CN113192915B - 三维集成电路模块及制作方法 - Google Patents

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Abstract

本发明涉及一种三维集成电路模块及制作方法。所述三维集成电路模块中，在半导体结构位于顶部的基片中形成有连接内部的指定金属层的导通孔，而且还形成有避开所述导通孔排布的沟槽，所述第一钝化层悬空覆盖所述沟槽，所述第一钝化层和所述沟槽围成热导流通道。所述热导流通道可以作为散热介质通道，在所述三维集成电路模块工作中促进散热，所述三维集成电路模块的散热能力较高，避免出现发热量过大或者散热不均匀的问题，有助于优化三维集成电路模块的性能和稳定性。所述制作方法可用于制作上述三维集成电路模块。

Description

三维集成电路模块及制作方法
技术领域
本发明涉及集成电路技术领域，尤其涉及一种三维集成电路模块及制作方法。
背景技术
电子产品的迅猛发展是当今封装技术进化的主要驱动力，小型化、高密度、高频高速、高性能、高可靠性和低成本是先进封装的主流发展方向，其中系统级封装是最重要也是最有潜力满足这种高密度系统集成的技术之一。系统级封装将多个具有不同功能或采用不同工艺制备的有源器件、无源器件、MEMS器件或者分立芯片(如光电芯片、生物芯片、存储芯片、逻辑芯片、计算芯片)等进行三维集成组装而形成三维集成电路(Three-DimensionalIntegrated Circuit，3D IC)模块，在实现强大的系统功能的同时使系统小型化。例如，目前用于一些新兴领域(如边缘计算、人工智能)中的一种三维集成电路模块即是由逻辑芯片和存储芯片通过三维集成形成的系统级芯片产品，其同时利用逻辑芯片进行高速运算和利用存储芯片进行高速存储。
上述三维集成电路模块虽然通过系统级封装在较小的面积内实现了优越功能，但是，模块单位面积内的功耗很高，容易出现散热不足的问题。例如，在边缘计算或人工智能领域，逻辑芯片的计算量巨大，功耗很高，模块总功率甚至达到100W以上，另外还会出现散热不均匀的问题。发热量过大或者散热不均匀的问题会造成芯片性能和稳定性下降，如模块中DRAM存储芯片会因逻辑芯片发热量过大而导致刷新时间不稳定。
发明内容
为了提高散热能力，本发明提供了一种三维集成电路模块。另外还提供一种三维集成电路模块的制作方法。
一方面，本发明提供一种三维集成电路模块，所述三维集成电路模块包括半导体结构及位于所述半导体结构上的第一钝化层，所述半导体结构包括从下至上依次叠加设置的至少两个基片，所述基片之间电性互连，并且，所述半导体结构在位于顶部的所述基片中形成有连接内部的指定金属层的导通孔；其中，所述半导体结构在位于顶部的所述基片中还形成有避开所述导通孔排布的沟槽，所述第一钝化层悬空覆盖所述沟槽，所述第一钝化层和所述沟槽围成热导流通道。
可选的，所述热导流通道包括至少一个散热介质进口和至少一个散热介质出口，散热介质从所述散热介质进口通入所述热导流通道并从所述散热介质出口流出；所述散热介质进口设置于所述半导体结构的侧面和/或上表面，所述散热介质出口设置于所述半导体结构的侧面和/或上表面。
可选的，位于顶部的所述基片包括衬底层和位于衬底层下方的互连层，所述指定金属层位于所述互连层中，所述导通孔贯穿所述衬底层且底面位于所述互连层中。
可选的，所述热导流通道的底面位于所述衬底层中。
可选的，所述导通孔中设置有焊垫金属层，所述焊垫金属层从所述导通孔内延伸覆盖在所述第一钝化层的上表面。
可选的，所述三维集成电路模块还包括位于所述第一钝化层上的第二钝化层，所述第二钝化层限定并露出部分所述焊垫金属层，以所述第二钝化层露出的所述焊垫金属层部分作为焊垫。
可选的，所述半导体结构的上表面包括用于设置所述热导流通道的热导流区和多个用于设置一组所述导通孔和焊垫的电连接区；其中，所述热导流区和多个所述电连接区穿插设置，或者，多个所述电连接区均设置在所述热导流区外围。
一方面，本发明提供一种三维集成电路模块的制作方法，包括以下步骤：
提供一半导体结构，所述半导体结构包括从下至上依次叠加形成的至少两个基片，所述基片之间电性互连；
从上向下刻蚀位于顶部的所述基片，形成开口朝上的至少一个接触孔以及避开所述接触孔排布的沟槽，所述接触孔用于设置所述半导体结构内部指定金属层的电连接，所述沟槽用于设置热导流通道，其中，控制所述接触孔的深度使得露出或者尚未露出所述指定金属层；
在所述半导体结构上形成第一钝化层，所述第一钝化层覆盖位于顶部的所述基片的上表面并悬空覆盖在所述沟槽上，所述第一钝化层和所述沟槽围成所述热导流通道；
去除所述接触孔处的所述第一钝化层，并通过所述接触孔露出所述指定金属层；以及，
在所述半导体结构上形成焊垫金属层，所述接触孔处的焊垫金属层与所述指定金属层电性连接而形成导通孔。
可选的，位于顶部的所述基片包括衬底层和位于衬底层下方的互连层，所述指定金属层位于所述互连层中，所述接触孔贯穿所述衬底层且底面位于所述互连层中。
可选的，所述沟槽的深度小于或等于所述接触孔的深度。
可选的，在形成所述接触孔和沟槽后、形成所述第一钝化层前，所述三维集成电路模块的制作方法还包括在所述半导体结构上保形地形成表面覆盖层，所述表面覆盖层覆盖所述接触孔和所述沟槽的内表面；其中，在刻蚀所述第一钝化层后且在形成所述焊垫金属层前，还刻蚀所述接触孔底面上的表面覆盖层，以使所述指定金属层至少部分通过所述接触孔露出。
可选的，所述制作方法还包括：
在所述半导体结构上形成第二钝化层，所述第二钝化层覆盖所述第一钝化层和所述焊垫金属层；以及，
刻蚀所述第二钝化层，以露出部分所述焊垫金属层，以所述第二钝化层露出的所述焊垫金属层部分作为焊垫。
本发明提供的三维集成电路模块中，在半导体结构位于顶部的基片中形成有连接内部的指定金属层的导通孔，而且还形成有避开所述导通孔排布的沟槽，所述第一钝化层悬空覆盖所述沟槽，所述第一钝化层和所述沟槽围成热导流通道。所述热导流通道可以作为散热介质通道，在所述三维集成电路模块工作中促进散热，所述三维集成电路模块的散热能力较高，避免出现发热量过大或者散热不均匀的问题，有助于优化三维集成电路模块的性能和稳定性。
本发明提供的三维集成电路模块的制作方法，先在半导体结构位于顶部的所述基片中形成至少一个接触孔以及避开所述接触孔的沟槽，然后在所述半导体结构上形成第一钝化层，所述第一钝化层覆盖所述半导体结构的上表面并在所述沟槽上悬空，所述第一钝化层和所述沟槽围成热导流通道，接着刻蚀所述第一钝化层以使所述半导体结构内部的指定金属层通过所述接触孔露出，所述接触孔处的焊垫金属层与所述指定金属层电性连接而形成导通孔。所述制作方法中，在半导体结构上形成导通孔的过程中，同时形成作为散热通道的热导流通道，制作方便，不会导致成本显著增加。所述热导流通道避开导通孔形成在半导体结构顶部，不需要额外增加模块体积。在三维集成电路模块工作时，可以通过向所述热导流通道中持续通入散热介质并流出而实现导热效果。
附图说明
图1是本发明实施例的三维集成电路模块的制作方法的流程示意图。
图2是本发明一实施例的三维集成电路模块的制作方法采用的半导体结构的剖面结构示意图。
图3A是本发明一实施例的三维集成电路模块的制作方法在形成接触孔和沟槽后的剖面结构示意图。
图3B是本发明一实施例的三维集成电路模块的制作方法在形成接触孔和沟槽后的平面示意图。
图3C是本发明一实施例的三维集成电路模块的制作方法在形成接触孔和沟槽后的平面示意图。
图4是本发明一实施例的三维集成电路模块的制作方法在形成第一钝化层后的剖面结构示意图。
图5是本发明一实施例的三维集成电路模块的制作方法在刻蚀第一钝化层后的剖面结构示意图。
图6是本发明一实施例的三维集成电路模块的制作方法在形成焊垫金属层后的剖面结构示意图。
图7A是本发明一实施例的三维集成电路模块的制作方法在形成第二钝化层及焊垫后的剖面结构示意图。
图7B是本发明一实施例的三维集成电路模块的制作方法在形成第二钝化层及焊垫后的平面示意图。
附图标记说明：
100-半导体结构；10-第一基片；20-第二基片；21-指定金属层；110-接触孔；120-沟槽；101-保护层；102-表面覆盖层；103-第一钝化层；104-焊垫金属层；105-第二钝化层；104a-焊垫；120a-热导流通道；110a-导通孔。
具体实施方式
以下结合附图和具体实施例对本发明的三维集成电路模块及制作方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
需要说明的是，下文中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够不同于本文所述的或所示的其它顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其它步骤可被添加到该方法。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的结构被倒置或者以其它不同方式定位(如旋转)，示例性术语“在……上”也可以包括“在……下”和其它方位关系。
图1是本发明实施例的三维集成电路模块的制作方法的流程示意图。参照图1，本发明实施例的三维集成电路模块的制作方法包括以下步骤：
S1：提供一半导体结构，所述半导体结构包括从下至上依次叠加形成的至少两个基片，所述基片之间电性互连；
S2：从上向下刻蚀位于顶部的所述基片，形成开口朝上的至少一个接触孔以及避开所述接触孔排布的沟槽，所述接触孔用于设置所述半导体结构内部的指定金属层的电连接，所述沟槽用于设置热导流通道，其中，控制所述接触孔的深度使得露出或者尚未露出所述指定金属层；
S3：在所述半导体结构上形成第一钝化层，所述第一钝化层覆盖位于顶部的所述基片的上表面并悬空覆盖在所述沟槽上，所述第一钝化层和所述沟槽围成所述热导流通道；
S4：去除所述接触孔处的所述第一钝化层，并通过所述接触孔露出所述指定金属层；
S5：在所述半导体结构上形成焊垫金属层，所述接触孔处的焊垫金属层与所述指定金属层电性连接而形成导通孔。
以下对结合具体实施例和其它附图对上述三维集成电路模块的制作方法进行说明。
图2是本发明一实施例的三维集成电路模块的制作方法采用的半导体结构的剖面结构示意图。参照图2，所述三维集成电路模块的制作方法包括步骤S1，提供一半导体结构100，所述半导体结构100包括从下至上依次叠加形成的至少两个基片，所述基片之间电性互连。
具体的，所述半导体结构100可以是采用三维集成组装技术获得的三维叠加结构。在三维集成组装技术中，多个具有不同功能或采用不同工艺制备的有源器件、无源器件、MEMS器件或者分立芯片(如光电芯片、生物芯片、存储芯片、逻辑芯片、计算芯片)等在三维方向(如正交坐标系的X方向、Y方向、Z方向)被组装在一起，并形成一个完整的电路系统。根据设计不同，所述半导体结构100中集成的器件(或芯片)的数量可以不同。本发明实施例中，步骤S1提供的半导体结构100包括从下至上依次叠加设置的至少两个基片。此处所述的“基片”指的是采用单独工艺分别制备得到的半导体基片，对于每个基片，均可以包括衬底层(例如硅衬底、SOI衬底等适合使用的衬底)以及基于所述衬底层制作形成的半导体器件、互连层、钝化层等(记为介质层)。为了形成所述半导体结构100，基片与基片之间可以通过粘合或键合等方式叠加在一起，例如可按照衬底层相对的方式粘合或键合，或者按照衬底层相背离的方式粘合或键合(如图2所示)，还可以将一个基片的衬底层与另一个基片的介质层粘合或键合。粘合或键合的具体过程采用本领域公开的方法。另外，为了使半导体结构100中的基片形成互连，在将多个基片连接在一起之前、连接过程中、或者在连接之后，三维集成组装技术还可通过诸如硅通孔(Via)以及再布线等互连方法使各个基片之间电性互连，具体互连工艺可以采用本领域公开的方法。此外，在将基片与基片连接之后，还可以根据需要对位于上表面和/或下表面的基片进行减薄处理，甚至将部分基片的衬底层全部去除，因此，步骤S1提供的半导体结构100中的部分基片也可以不包括衬底层。
以下实施例中的半导体结构以在基片表面垂向上集成了两个基片的半导体结构为例进行说明。如图2所示，一实施例中，步骤S1提供的半导体结构100包括从下至上依次叠加设置的第一基片10和第二基片20，第二基片20位于半导体结构100的顶部。所述第一基片10和第二基片20上可设置有各种芯片或器件类型，并且，根据三维集成电路模块设计的电路系统的需要，所述半导体结构100中，第一基片10和第二基片20中的每个均可以形成有一个或一个以上的芯片(或器件)。基于第一基片10和第二基片20的互连，所述半导体结构100可以包括一个或两个以上的功能单元(如存储单元、计算单元等)。作为示例，所述第一基片10包括存储芯片，所述存储芯片例如为动态随机存取存储器(Dynamic Random AccessMemory，DRAM)，所述第二基片20包括逻辑芯片(logic device)。
参照图2，所述第一基片10和第二基片20上均可以形成有包括互连金属层以及硅导通孔(Via)(如交叉线填充的图形所示)的互连层，在键合过程中或者键合之后，可以根据需要使所述第一基片10和第二基片20的互连层电性连接，从而在半导体结构100内部形成互连系统，第一基片10和第二基片20通过互连系统互连。作为互连系统的一部分，半导体结构中(本实施例例如在位于顶部的第二基片20内)形成有至少一指定金属层21，所述指定金属层21用于与半导体结构100的外部电性连接，即可利用所述指定金属层21向所述半导体结构100内的器件(或芯片)提供电源、发送信号或者接收来自所述半导体结构100内的器件(或芯片)发出的信号，所述指定金属层21用来进行电性引出的位置根据模块设计确定。本实施例中，要制作的三维集成电路模块例如计划在第二基片20上形成与半导体结构100内部的指定金属层21电性连接的焊垫，并且，为了降低焊垫的制作难度，同时提高散热效果，第二基片20的衬底层经过了减薄处理，减薄后第二基片20的衬底层约1μm～50μm厚。第二基片20的上表面作为半导体结构100的上表面，形状例如为矩形，该矩形的边长约3mm～50mm。
图3A是本发明一实施例的三维集成电路模块的制作方法在形成接触孔和沟槽后的剖面结构示意图。参照图3A，所述三维集成电路模块的制作方法包括步骤S2，从上向下刻蚀位于顶部的所述基片(本实施例指从第二基片20上表面向下刻蚀)，形成开口朝上的至少一个接触孔110以及避开所述接触孔110排布的沟槽120，所述接触孔110用于设置所述半导体结构内部的指定金属层21的电连接，所述沟槽120用于设置热导流通道，其中，控制所述接触孔110的深度使得露出或者尚未露出所述指定金属层21。
本实施例中，所述接触孔110用于设置将半导体结构100中的指定金属层21的电性引出的导通孔，而避开接触孔110排布的沟槽120则用于设置热导流通道，以便于在三维集成电路模块工作时利用所述热导流通道通入散热介质(如液体或气体)进行散热，所述沟槽120不需要与任何导电组件导通，并且，为了避免对半导体结构100内的互连系统的影响，所述沟槽120优选不暴露半导体结构100内的导电组件。
步骤S2在刻蚀第二基片20前，可以先在第二基底20上形成保护层101，所述保护层101可包括氧化硅、氮化硅、氮氧化硅或者它们的叠层。在刻蚀第二基片20时，所述保护层101可以作为硬掩模层。所述接触孔110和沟槽120的图形可以通过同一次光刻形成，也可以分两次光刻形成。优选方案中，二者通过同一次光刻及刻蚀工艺形成，具体可包括如下过程：首先，在保护层101上涂敷光刻胶层，并利用同一光罩进行曝光处理并显影，使所述光刻胶层图形化；接着，利用图形化的光刻胶层作为掩模，刻蚀保护层101，使保护层101图形化；然后，去除所述光刻胶层，利用图形化的保护层101作为掩模，刻蚀第二基片20，以形成所述接触孔110和沟槽120。
上述接触孔110和沟槽120通过从上向下刻蚀位于顶部的基片(本实施例为第二基片20)形成，所述接触孔110和沟槽120的开口朝上，并且，可将位于顶部的基片的上表面(本实施例为保护层101的上表面)与所述接触孔110的底面之间的距离作为所述接触孔110的深度，将位于顶部的基片的上表面与所述沟槽120的底面之间的距离作为所述沟槽120的深度。参照图3A，本实施例中，位于顶部的基片20包括衬底层和位于衬底层下方的互连层，所述指定金属层21位于所述互连层中，可以控制所述接触孔110的深度使其贯穿第二基片20的衬底层且底面位于所述互连层中，以便露出下方互连层中的部分指定金属层21，但不限于此，步骤S2得到的所述接触孔110也可以仅贯穿第二基片20的衬底层或者还穿过部分厚度的互连层，所述接触孔110底面与指定金属层21之间的互连层材料可以在后续刻蚀过程中去除，即可以控制所述接触孔110的深度使得露出或者尚未露出所述指定金属层21。
本实施例中，经过步骤S2得到的接触孔110和沟槽120均为硅通孔，所述沟槽120的深度和所述接触孔110的深度可以相同，也可以不同，例如沟槽120的深度可小于接触孔110的深度。所述沟槽120和所述接触孔110的深度约在5μm～10μm范围。参照图3A，所述接触孔110贯穿第二基片20的衬底层而沟槽120未贯穿第二基片20的衬底层(所述沟槽120的深度小于第二基片20的衬底层的厚度)。但不限于此，在另外的实施例中，所述沟槽120也可以贯穿第二基片20的衬底层，露出下方的介质层。
本实施例中，所述沟槽120后续被第一钝化层悬空覆盖来围成热导流通道，因此，所述沟槽120可设计得较窄，其宽度(指在平行于第二基片20的平面内，沟槽120的垂直于延伸方向上的尺寸)例如约0.3μm～100μm。所述接触孔110在平行于第二基片20平面内例如为圆形、椭圆形或者多边形，在平行于第二基片20平面内，所述沟槽120的宽度可设置为小于所述接触孔110的最大开口尺寸。
一些实施例中，半导体结构100中需要设置不止一个焊垫，每个焊垫可以用来与半导体结构100内相同或不同的指定金属层连接，此时可通过步骤S2形成与多个焊垫一一对应的接触孔110。对于用于设置热导流通道的沟槽120来说，其可以由多段彼此连通且在不同区域延伸的部分组成，或者也可以包括多段彼此不连通且在不同区域延伸的部分。所述沟槽120的端部设置有至少一个散热介质进口和至少一个散热介质出口(未示出)，散热介质可从所述散热介质进口通入所述热导流通道并从所述散热介质出口流出。所述散热介质进口和散热介质出口中的任何一个可以设置于第二基片20的侧面，但不限于此，所述散热介质进口和散热介质出口中的任何一个也可以设置在较沟槽120的平面升高或者下降的半导体结构100侧面位置，或者，所述散热介质进口和散热介质出口中的任何一个也可以设置在半导体结构100的上表面或者下表面。
所述半导体结构100的上表面可包括用于设置热导流通道的热导流区和用于设置一组导通孔和焊垫的电连接区，上述接触孔110设置在所述电连接区，上述沟槽120设置在所述热导流区。所述电连接区例如为一个或多个。以下结合图3B和图3C对第二基片20上接触孔110和沟槽120的排布作示例说明。图3B和图3C示出的例如是半导体结构100的部分上表面。
图3B是本发明一实施例的三维集成电路模块的制作方法在形成接触孔和沟槽后的平面示意图。参照图3B，一实施例中，多个所述电连接区Ⅰ位于半导体结构100的上表面的两个边缘，而热导流区Ⅱ设置为从半导体结构100的上表面的中心区域穿过，并延伸至另两个边缘，此时全部所述电连接区Ⅰ均设置在所述热导流区Ⅱ外围。图3B中，热导流区Ⅱ设置的沟槽120为网格状，但不限于此，可以根据散热的需要设计所述沟槽120在所述半导体结构100上表面内延伸的形状，例如还可以是螺旋状或者正弦波形状。
图3C是本发明一实施例的三维集成电路模块的制作方法在形成接触孔和沟槽后的平面示意图。参照图3C，一实施例中，接触孔110并不是集中在边缘设置，而是在半导体结构100的上表面分散设置，与接触孔110相应的导通孔和焊盘分散设置，因此多个电连接区Ⅰ也分区域设置。该实施例中，所述热导流区Ⅱ避开各个电连接区Ⅰ设置，即所述热导流区Ⅱ和多个所述电连接区Ⅰ在所述半导体结构100的上表面为穿插设置。
在半导体结构100上表面，接触孔110和沟槽120的排布不限于图3B和图3C所示的排布，在另外的实施例中，可以根据导通孔及焊垫的具体设计设置电连接区Ⅰ的范围，将电连接区Ⅰ以外的其它区域作为热导流区Ⅱ，并在热导流区Ⅱ设计沟槽120的排布。所述沟槽120在半导体结构100上表面的面积占比可以根据热导流区Ⅱ的面积占比以及散热需求设置，例如，所示沟槽120在半导体结构100上表面的面积占比的变化范围约0.1％～99％。
图4是本发明一实施例的三维集成电路模块的制作方法在形成第一钝化层后的剖面结构示意图。参照图4，所述三维集成电路模块的制作方法包括步骤S3，在所述半导体结构100上形成第一钝化层103，所述第一钝化层103覆盖位于顶部的所述基片的上表面并悬空覆盖在所述沟槽120上，所述第一钝化层103和所述沟槽120围成热导流通道120a。
可选实施方式中，在形成所述接触孔110和沟槽10后、形成第一钝化层103之前，所述三维集成电路模块的制作方法还可包括在所述半导体结构100上形成一表面覆盖层102的步骤。参照图4，所述表面覆盖层102保形地形成在设置有接触孔110和沟槽120的半导体结构100上表面上，即也覆盖所述接触孔110和所述沟槽120的内表面，所述表面覆盖层102未填满所述接触孔110和所述沟槽120。所述表面覆盖层102可以修复所述接触孔110和沟槽12的表面。在形成所述表面覆盖层102之前，所述保护层101也可以先去除。为了避免所述表面覆盖层102对热导流通道的散热能力的影响，所述表面覆盖层的厚度设置得较薄(如1000nm以下，例如10nm～100nm，且不能填满沟槽120)，所述表面覆盖层102的材料可以从含氮介电质、含氧介电质、硼氮化物、铝、含铝化合物、铝氮化物及类金刚石碳等材料中选择，优选散热性能较好的材料，如导热系数在30W/m·K以上的材料，此外，在所述表面覆盖层102的材料选择上，优选性质较为稳定而不易扩散的材料，以避免产生离子扩散导致器件失效。
在形成表面覆盖层102后，接着在所述半导体结构100上形成第一钝化层103。所述第一钝化层103可以采用氧化硅、氮化硅、或者氮氧化硅等材料，其形成方法可以采用化学气相沉积工艺。本实施例中，通过对沉积过程的控制(例如控制化学气相沉积的成膜速度)，使得第一钝化层103覆盖所述第二基片20的上表面并在所述沟槽120上悬空覆盖，使所述沟槽120及覆盖其顶部的第一钝化层103之间形成通道，本实施例将所述第一钝化层103和所述沟槽120围成的通道作为热导流通道120a，也即，以第一钝化层103作为热导流通道120a的顶层。在三维集成电路模块工作时，可以向所述热导流通道通入散热介质，散热介质经过热导流通道流出，将三维集成电路模块产生的热量带走，可以提高散热能力。在另一实施例中，步骤S3形成的第一钝化层103也可以填充沟槽120并覆盖在沟槽120上方，这种情况下，后续可以通过刻蚀第一钝化层103以形成露出沟槽内的第一钝化层材料的释放孔(例如可利用步骤S4的刻蚀工艺同时形成所述释放孔)，并通过所述释放孔刻蚀去除位于沟槽内的第一钝化层材料，在刻蚀结束后，再沉积介质材料覆盖住所述释放孔，最后在沟槽处也可以形成热导流通道。
图5是本发明一实施例的三维集成电路模块的制作方法在刻蚀第一钝化层后的剖面结构示意图。参见图5，所述三维集成电路模块的制作方法包括步骤S4，去除所述接触孔110处的第一钝化层103，并通过所述接触孔110露出所述半导体结构100内部的指定金属层21。刻蚀所述第一钝化层103可以采用本领域公开的刻蚀工艺。在去除位于所述接触孔110底部的所述第一钝化层103之后，如果所述接触孔110底部还未露出半导体结构100内部的指定金属层21，例如还形成有表面覆盖层102和/或半导体结构100中的介质层，则可以通过进一步的刻蚀，去除接触孔110底部的表面覆盖层102和/或半导体结构100中的介质层，使接触孔110底部露出所述指定金属层21，被露出的指定金属层21部分作为半导体结构100内部与外部进行输入和/或输出的一个端点。在刻蚀所述第一钝化层103的过程中，可以将所述接触孔110周围的区域(包括热导流通道120a的区域)覆盖起来(例如覆盖光阻)而使之不受影响。
一实施例中，在刻蚀第一钝化层103后，位于接触孔110下方的指定金属层21被表面覆盖层102和/或半导体结构100中的介质层覆盖，接着继续向下刻蚀时，不是从接触孔110底部整体向下刻蚀所述表面覆盖层102和/或半导体结构100中的介质层，而是通过图形化工艺使得仅露出接触孔110底部的部分范围，通过该部分范围向下刻蚀使所述接触孔110下方的指定金属层21露出即可。
图6是本发明一实施例的三维集成电路模块的制作方法在形成焊垫金属层后的剖面结构示意图。参见图6，所述三维集成电路模块的制作方法包括步骤S5，在所述半导体结构上形成焊垫金属层104，所述接触孔110处的焊垫金属层104与所述指定金属层21电性连接而形成导通孔110a。此处将覆盖焊垫金属层104的接触孔110称为导通孔110a，所述导通孔110a将半导体结构100中指定金属层21的电性引出到第一钝化层103上方。
所述焊垫金属层104的材料可包括铝、铜、镍、锌、锡、银、金、钨和镁等金属材料中的一种或多种金属或者包括铝、铜、镍、锌、锡、银、金、钨和镁等元素的合金。所述焊垫金属层104可以采用物理气相沉积(PVD)工艺、电镀或化学镀工艺沉积后再进行图形化处理获得。以电镀为例，形成所述焊垫金属层104可包括以下过程：首先，通过PVD或者溅射工艺在接触孔110以及第一钝化层103的上表面形成种子层；然后，将包括有种子层的半导体结构100放置在电解设备的电解槽，经设定时间后取出，在接触孔110以及第一钝化层103的上表面形成电镀材料层；接着，通过光刻及刻蚀工艺，去除半导体结构100上表面不需要的电镀材料层和种子层，形成所述焊垫金属层104。
可选实施方式中，上述三维集成电路模块的制作方法还可进一步包括形成焊垫的步骤。图7A是本发明一实施例的三维集成电路模块的制作方法在形成第二钝化层及焊垫后的剖面结构示意图。图7B是本发明一实施例的三维集成电路模块的制作方法在形成第二钝化层及焊垫后的平面示意图。图7B可以看作图3B所示的半导体结构100在形成焊垫104a后的平面示意图。参见图7A和图7B，一实施例中，上述三维集成电路模块的制作方法还可包括如下过程：首先在所述半导体结构100上形成第二钝化层105，所述第二钝化层105覆盖所述第一钝化层103和所述焊垫金属层104；然后刻蚀所述第二钝化层105，即对所述第二钝化层105进行图形化处理，以露出所述焊垫金属层104的部分区域，以所述第二钝化层105露出的所述焊垫金属层104部分作为焊垫104a。
所述第二钝化层105用于保护形成有焊垫金属层104的半导体结构100，并且，经过图形化处理的第二钝化层105中具有露出焊垫金属层104的开口，所述开口的位置根据焊垫金属层104中作为焊垫104a的部分的位置确定，本实施例中，以被第二钝化层105露出的焊垫金属层104的范围作为焊垫104a。所述焊垫104a可以直接与外部装置电性连接，或者也可以在所述焊垫104a上进一步制作焊垫凸块(solder bump，或称焊球)，利用焊垫凸块与外部装置电性连接。所述第二钝化层105的材料可采用与氧化硅、氮化硅、氮氧化硅等硅氧化物或硅氮化物，也可以采用氧化镁、氧化锆、氮化铝、锆钛酸铅、砷化镓等介质材料，所述第二钝化层105还可以采用有机材料，如聚酰亚胺系聚合物、丙炔醚系聚合物、环丁烯系聚合物、全氟烃环丁烯(PFCB)、苯并环丁烯(BCB)等，所述第二钝化层105也可以是多种材料的叠层。
经过上述步骤，即可得到三维集成电路模块。上述三维集成电路模块的制作方法中，在半导体结构100上形成导通孔110a的过程中，同时形成作为散热通道的热导流通道120a，制作方便，不会导致成本显著增加。所述热导流通道120a避开导通孔110a形成在半导体结构100顶部，不需要额外增大三维集成电路模块的体积。在三维集成电路模块工作时，可以通过向所述热导流通道120a中持续通入散热介质并流出来实现导热效果。供应及回收散热介质的装置可以与上述三维集成电路模块集成在一起，以形成具有自循环导热功能的集成电路模块，或者，供应及回收散热介质的装置也可以单独设置在所述三维集成电路模块工作的周围区域。
本发明实施例还涉及一种三维集成电路模块，该三维集成电路模块可以采用上述制作方法形成。参照图1至图7B，所述三维集成电路模块包括半导体结构100以及位于所述半导体结构100上的第一钝化层103，所述半导体结构100包括从下至上依次叠加设置的至少两个基片，所述基片之间电性互连，并且，所述半导体结构100在位于顶部的所述基片中形成有连接内部的指定金属层21的导通孔110a；其中，所述半导体结构100在位于顶部的所述基片中还形成有避开所述导通孔110a排布的沟槽120，所述第一钝化层103悬空覆盖所述沟槽120，所述第一钝化层103和所述沟槽120围成热导流通道120a。
上述半导体结构100中的每个基片均可以包括衬底层以及基于所述衬底层制作形成的半导体器件、互连层、钝化层等(记为介质层)。为了形成所述半导体结构100，基片与基片之间可以通过粘合或键合等方式叠加在一起，例如可按照衬底层相对的方式粘合或键合，或者按照衬底层相背离的方式粘合或键合(如图2所示)，还可以将一个基片的衬底层与另一个基片的介质层粘合或键合。对于在位于顶部的所述基片中形成的导通孔110a和沟槽120，可以在位于顶部的所述基片的衬底层和/或介质层中设置。参照图7A，一实施例中，位于顶部的基片20包括衬底层(例如硅衬底，Si)和位于衬底层下方的互连层，所述指定金属层位于所述互连层中，所述导通孔贯穿所述衬底层且底面位于所述互连层中。所述热导流通道120a的底面例如位于基片20的衬底层中。
具体的，所述导通孔110a包括在半导体结构100上形成的接触孔110及设置在接触孔110内表面的焊垫金属层104，所述焊垫金属层104从所述导通孔110a内延伸覆盖在所述第一钝化层103的上表面，所述导通孔110a可以贯穿所述第一钝化层103。所述三维集成电路模块还可包括位于所述第一钝化层103上的第二钝化层105，所述第二钝化层105限定并露出部分所述焊垫金属层104。所述三维集成电路模块以所述第二钝化层105露出的所述焊垫金属层104部分作为焊垫104a。
作为示例，此处仍以如图7A所示的包括第一基片10和第二基片20的半导体结构100为例，其中，所述第二基片20为位于半导体结构100顶部的基片，导通孔110a以及热导流通道120a形成在所述第二基片20中。关于所述导通孔110a和热导流通道120a在所述半导体结构100的上表面平面内(此处具体指第二基片20的平面内)的排布方式，可以根据具体设计确定。例如，一实施例中，所述半导体结构100的上表面包括用于设置所述热导流通道120a的热导流区Ⅱ和多个用于设置一组所述导通孔110a和焊垫104a的电连接区Ⅰ(参照图3B和图3C)；其中，所述热导流区Ⅱ和多个所述电连接区Ⅰ在所述半导体结构100的上表面穿插设置，或者，多个所述电连接区Ⅰ均设置在所述热导流区Ⅱ外围。根据设计不同，所述热导流通道120a可采用任意有助于散热且不影响三维集成电路模块正常工作的形状。
为了进行散热介质的输入及回收，所述热导流通道120a包括至少一个散热介质进口和至少一个散热介质出口，散热介质从所述散热介质进口通入所述热导流通道并从所述散热介质出口流出。所述散热介质进口可以设置于所述半导体结构的侧面和/或上表面，所述散热介质出口可以设置于所述半导体结构的侧面和/或上表面。
如上述制作方法描述的，所述热导流通道120a中的沟槽120可以和用于形成导通孔120a的接触孔110在同一光刻及刻蚀工艺形成，其中，所述沟槽120不需要露出半导体结构100内的指定金属层21。所述沟槽120的宽度即热导流通道120a的宽度约0.3μm～100μm。以位于顶部的基片的上表面(本实施例为保护层101的上表面)与所述接触孔110的底面之间的距离作为所述接触孔110的深度，以位于顶部的基片的上表面与所述沟槽120的底面之间的距离作为所述沟槽120的深度。所述沟槽120深度约5μm～10μm。所述热导流通道120a的深度可以小于或等于所述导通孔110a的深度。在所述半导体结构100的上表面内，所述热导流通道120a的面积占比可以根据可设置范围以及散热需要设置，具体可以在0.1％～99％范围内变化。在所述半导体结构100的上表面内，所述热导流通道120a可以按照一定规则均匀分布，也可以集中在部分范围内设置。例如，一实施例中，三维集成电路模块的上表面内的部分区域热量释放集中而容易导致热分布不均，则可以在热量释放集中的这些区域设置较为密集的热导流通道，以避免所述三维集成电路模块出现发热量过大或者散热不均匀的问题。
本发明实施例的三维集成电路模块中，在半导体结构100位于顶部的基片中形成有连接内部的指定金属层21的导通孔110a，而且还形成有避开所述导通孔110a排布的沟槽120，所述第一钝化层103悬空覆盖所述沟槽120，所述第一钝化层103和所述沟槽120围成热导流通道120a。所述热导流通道120a可以作为散热介质通道，在所述三维集成电路模块工作中促进散热，使所述三维集成电路模块的散热能力较高，避免出现发热量过大或者散热不均匀的问题，有助于优化三维集成电路模块的性能，提高稳定性。
需要说明的是，本说明书中的实施例采用递进的方式描述，每个部分重点说明的都是与前述部分的不同之处，各个部分之间相同和相似的地方互相参照即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (12)

1.一种三维集成电路模块，其特征在于，包括半导体结构及位于所述半导体结构上的第一钝化层，所述半导体结构包括从下至上依次叠加设置的至少两个基片，所述基片之间电性互连，并且，所述半导体结构中，位于顶部的所述基片具有相对的下表面和上表面，所述下表面与另一基片连接，所述上表面为所述半导体结构的顶表面，所述半导体结构从所述上表面一侧在位于顶部的所述基片中形成有连接内部的指定金属层的导通孔；其中，所述半导体结构从所述上表面一侧在位于顶部的所述基片中还形成有避开所述导通孔排布的沟槽，所述第一钝化层从所述上表面一侧悬空覆盖所述沟槽，所述第一钝化层和所述沟槽围成热导流通道。
2.如权利要求1所述的三维集成电路模块，其特征在于，所述热导流通道包括至少一个散热介质进口和至少一个散热介质出口，散热介质从所述散热介质进口通入所述热导流通道并从所述散热介质出口流出；所述散热介质进口设置于所述半导体结构的侧面和/或上表面，所述散热介质出口设置于所述半导体结构的侧面和/或上表面。
3.如权利要求1所述的三维集成电路模块，其特征在于，位于顶部的所述基片包括衬底层和位于衬底层下方的互连层，所述指定金属层位于所述互连层中，所述导通孔贯穿所述衬底层且底面位于所述互连层中。
4.如权利要求3所述的三维集成电路模块，其特征在于，所述热导流通道的底面位于所述衬底层中。
5.如权利要求1至4任一项所述的三维集成电路模块，其特征在于，所述导通孔中设置有焊垫金属层，所述焊垫金属层从所述导通孔内延伸覆盖在所述第一钝化层的上表面。
6.如权利要求5所述的三维集成电路模块，其特征在于，还包括位于所述第一钝化层上的第二钝化层，所述第二钝化层限定并露出部分所述焊垫金属层，以所述第二钝化层露出的所述焊垫金属层部分作为焊垫。
7.如权利要求6所述的三维集成电路模块，其特征在于，所述半导体结构的上表面包括用于设置所述热导流通道的热导流区和多个用于设置一组所述导通孔和焊垫的电连接区；其中，所述热导流区和多个所述电连接区穿插设置，或者，多个所述电连接区均设置在所述热导流区外围。
8.一种三维集成电路模块的制作方法，其特征在于，包括：
提供一半导体结构，所述半导体结构包括从下至上依次叠加形成的至少两个基片，所述基片之间电性互连，所述半导体结构中，位于顶部的所述基片具有相对的下表面和上表面，所述下表面与另一基片连接，所述上表面为所述半导体结构的顶表面；
从所述上表面一侧从上向下刻蚀位于顶部的所述基片，形成开口朝上的至少一个接触孔以及避开所述接触孔排布的沟槽，所述接触孔用于设置所述半导体结构内部指定金属层的电连接，所述沟槽用于设置热导流通道，其中，控制所述接触孔的深度使得露出或者尚未露出所述指定金属层；
从所述上表面一侧在所述半导体结构上形成第一钝化层，所述第一钝化层覆盖位于顶部的所述基片的上表面并悬空覆盖在所述沟槽上，所述第一钝化层和所述沟槽围成所述热导流通道；
去除所述接触孔处的所述第一钝化层，并通过所述接触孔露出所述指定金属层；以及，
在所述半导体结构上形成焊垫金属层，所述接触孔处的焊垫金属层与所述指定金属层电性连接而形成导通孔。
9.如权利要求8所述的制作方法，其特征在于，位于顶部的所述基片包括衬底层和位于衬底层下方的互连层，所述指定金属层位于所述互连层中，所述接触孔贯穿所述衬底层且底面位于所述互连层中。
10.如权利要求9所述的制作方法，其特征在于，所述沟槽的深度小于或等于所述接触孔的深度。
11.如权利要求8所述的制作方法，其特征在于，在形成所述接触孔和沟槽后、形成所述第一钝化层前，还包括：
在所述半导体结构上保形地形成表面覆盖层，所述表面覆盖层覆盖所述接触孔和所述沟槽的内表面，且未填满所述沟槽；
其中，在刻蚀所述第一钝化层后且在形成所述焊垫金属层前，还去除所述接触孔底面上的至少部分所述表面覆盖层，以使所述指定金属层通过所述接触孔露出。
12.如权利要求8所述的制作方法，其特征在于，在形成所述焊垫金属层后，还包括：
在所述半导体结构上形成第二钝化层，所述第二钝化层覆盖所述第一钝化层和所述焊垫金属层；以及，
刻蚀所述第二钝化层，以露出部分所述焊垫金属层，以所述第二钝化层露出的所述焊垫金属层部分作为焊垫。
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