TWI608575B - 半導體元件、半導體封裝及其製造方法 - Google Patents

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吳偉誠
陳憲偉
葉德強
吳集錫
余振華
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Description

半導體元件、半導體封裝及其製造方法
本揭露是關於一種半導體及其製造方法，特別是關於半導體元件及半導體封裝及其製造方法。
在封裝技術的領域中，如晶圓級封裝(wafer level packaging；WLP)、重分布層(redistribution layer；RDL)可形成於晶片上並與晶片之主動區電性連接。外部輸入/輸出(I/O)襯墊，例如銲球(solder ball)或球下金屬層(under bump metallurgy；UBM)則可藉由重分布層電性連接至晶片。這種封裝技術的優勢是在於可以形成扇出式(fan-out)封裝。因此，晶片上之輸入/輸出襯墊可重新分布至比晶片還大之區域。藉此，晶片表面之輸入/輸出襯墊的數量亦可增加。
在此封裝技術中，可形成模塑料(molding compound)於晶片之周圍，以提供支撐扇出內連接結構的表面。例如：重分布層可包含形成於晶片以及模塑料上方之一層或多層之聚合物層，並將晶片上之輸入/輸出襯墊電性連接至重分布層上方之外部輸入/輸出襯墊。外部輸入/輸出襯墊可配 置於晶片及模塑料之上方。
本揭露之一實施例為一種半導體元件，包含積體電路晶片、第一金屬化圖案、第二金屬化圖案。第一金屬化圖案位於積體電路晶片上，其中第一金屬化圖案包含第一虛設圖案，第一虛設圖案界定了第一通孔，第一通孔延伸穿越第一導電區域。第二金屬化圖案，位於第一金屬化圖案上方，其中第二金屬化圖案包含第二虛設圖案，第二虛設圖案界定了第二通孔，第二通孔延伸穿越第二導電區域，且其中第二通孔在投影上覆蓋第一通孔之一部分及第一導電區域之一部分。
本揭露之另一實施例為一種半導體封裝，包含積體電路晶片、封膠、貫穿導孔、第一介電層、第一虛設圖案、第二介電層及第二虛設圖案。封膠沿著積體電路晶片之側壁延伸。貫穿導孔延伸穿越封膠且電性連接至積體電路晶片。第一介電層位於積體電路晶片及封膠上方。第一虛設圖案，位於第一介電層內，其中第一虛設圖案包含第一導電材料以及複數個第一通孔，第一通孔延伸穿越第一導電材料且配置於第一行與第一列之第一交點上。第二介電層位於第一介電層上。第二虛設圖案位於第二介電層內，其中第二虛設圖案包含第二導電材料以及複數個第二通孔，第二通孔延伸穿越第二導電材料且配置於第二行與第二列之第二交點上，其中第二交點自第一交點偏移。
本揭露之又一實施例為一種形成半導體封裝的方 法，包含封裝積體電路晶片於封膠內。沉積第一介電層於積體電路晶片及封膠上。形成第一金屬化圖案於第一介電層上。沉積第二介電層於第一介電層及第一金屬化圖案上方。形成第二金屬化圖案。第一金屬化圖案包含第一虛設圖案，第一虛設圖案包含穿越第一導電材料之複數個第一通孔，其中第一導電材料包含配置於兩相鄰之第一通孔之間的第一虛設線，及第一訊號線，電性連接至積體電路晶片。第二金屬化圖案包含第二虛設圖案，第二虛設圖案包含穿越第二導電材料之複數個第二通孔，其中與第二介電層之主表面垂直之線延伸穿越第二通孔之其中一者及第一虛設線。
100‧‧‧承載基板
102‧‧‧釋放層
104、108、116、132、140、148、156、602、612、614、624‧‧‧介電層
106、138、146、154‧‧‧金屬化圖案
112、306‧‧‧貫穿導孔
114‧‧‧積體電路晶片
116‧‧‧黏膠
118、302、400‧‧‧基板
120‧‧‧內連接結構
122、162、303、304、402‧‧‧襯墊
124‧‧‧鈍化膜
126‧‧‧晶片連接器
128‧‧‧介電材料
130‧‧‧封膠
166、314‧‧‧導電連接器
190‧‧‧膠膜
200、300、500‧‧‧封裝
308、308A、308B‧‧‧堆疊晶片
310‧‧‧打線
312‧‧‧模塑料
600A、600B‧‧‧封裝區
604、616、626‧‧‧虛設圖案
606、618、628‧‧‧導電材料
606A、606B、618A、618B‧‧‧虛設線
608、620、630‧‧‧通孔
610A、610B、623B‧‧‧訊號線
614A‧‧‧主表面
618C、618D‧‧‧區域
622A、622B‧‧‧線
624A‧‧‧頂表面
623A‧‧‧導孔
632‧‧‧凹陷
22B-22B、23B-23B、23C-23C、23E-23E、24B-24B、24C-24C‧‧‧線段
D1、D2、D3、D4、D6、D7、D8、D9、D10、D11、D12‧‧‧尺寸
D5‧‧‧間距
T1‧‧‧厚度
閱讀以下詳細敘述並搭配對應之圖式，可了解本揭露之多個態樣。應注意，根據業界中的標準做法，多個特徵並非按比例繪製。事實上，多個特徵之尺寸可任意增加或減少以利於討論的清晰性。
第1圖至第21圖為本揭露之部分實施例之形成封裝結構之方法在各個步驟之截面圖。
第22A至22B圖、第23A至23E圖，及第24A至24C圖為本揭露之部分實施例之金屬化圖案之不同視圖。
以下揭露提供眾多不同的實施例或範例，用於實 施本案提供的主要內容之不同特徵。下文描述一特定範例之組件及配置以簡化本揭露。當然，此範例僅為示意性，且並不擬定限制。舉例而言，以下描述「第一特徵形成在第二特徵之上方或之上」，於實施例中可包括第一特徵與第二特徵直接接觸，且亦可包括在第一特徵與第二特徵之間形成額外特徵使得第一特徵及第二特徵無直接接觸。此外，本揭露可在各範例中重複使用元件符號及/或字母。此重複之目的在於簡化及釐清，且其自身並不規定所討論的各實施例及/或配置之間的關係。
此外，空間相對術語，諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等在本文中用於簡化描述，以描述如附圖中所圖示的一個元件或特徵結構與另一元件或特徵結構的關係。除了描繪圖示之方位外，空間相對術語也包含元件在使用中或操作下之不同方位。此設備可以其他方式定向(旋轉90度或處於其他方位上)，而本案中使用之空間相對描述詞可相應地進行解釋。
本揭露之不同實施例在文中將以一特定結構作描述，如一個具有特定結構之積體扇出式(integrated fan-out；InFO)封裝。然而，不同實施例亦可應用於其他半導體元件，如配置於介電材料內之具有堆疊層之金屬化圖案。
第1圖至第21圖為本揭露之部分實施例之形成封裝結構之方法在各個步驟之截面圖。第1圖繪示了承載基板100(carrier substrate)以及形成於承載基板100上之釋放層 102(release layer)。第一封裝區600A及第二封裝區600B分別用於形成第一封裝及第二封裝。
承載基板100可為玻璃承載基板、陶瓷承載基板，或相似者。承載基板100可為晶圓，使得多個封裝可同時形成於承載基板100上。釋放層102可由聚合物基材料形成，釋放層102與承載基板100將自後續步驟中所形成之上方的結構中移除。於部分實施例中，釋放層102為樹脂基熱釋放(epoxy-based thermal-release)材料，這種材料在加熱時會喪失黏性，加熱製程可為光熱轉換(light-to-heat conversion；LTHC)。於其他實施例中，釋放層102可為紫外光膠，這種材料在曝露於紫外光時會喪失黏性。釋放層102可由散布液體再進行固化，亦可為形成於承載基板100上之薄層，或相似者。釋放層102之上表面可為平坦，且具有高度共平面性。
第2圖中，在釋放層102上形成介電層104。介電層104之下表面可與釋放層102接觸。於部分實施例中，介電層104可為聚合物，如聚苯噁唑(polybenzoxazole；PBO)、聚醯亞胺(polyimide)、苯並環丁烯(Benzocyclobutene；BCB)，或相似者。於其他實施例中，介電層104可為氮化物，如氮化矽；氧化物，如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)，或相似者。介電層104可由適合的沉積製程形成，如旋塗、化學氣相沉積、貼合、相似者，或上述之組合。
第2圖中，形成金屬化圖案106。金屬化圖案106 形成於介電層104上。舉例而言，形成金屬化圖案106的方法可為，在介電層104上形成晶種層(seed layer)。於部分實施例中，晶種層可為金屬層，且可為單層結構或是由不同材料之子層所組成的多層結構。於部分實施例中，晶種層包含鈦(titanium)層及位於鈦層上的銅(copper)層。晶種層可使用物理氣相沉積或類似之方法形成。接著，於晶種層上形成光阻。光阻可由旋塗或類似之方法形成，而藉由曝光進行圖案化。光阻之圖案對應到金屬化圖案106之圖案。圖案化製程在光阻上形成開口，以曝露下方之晶種層。形成導電材料於光阻之開口內以及晶種層之曝露的部分。導電材料可由電鍍形成，如電解電鍍(electro plating)或無電解電鍍(electroless plating)，或類似之方法。導電材料可包含金屬，如銅(Cu)、鈦(Ti)、鎢(W)、鋁(Al)，或相似者。接著，光阻層以及上方未形成導電材料之晶種層被移除。光阻層的移除可透過適當的灰化(ashing)或剝離(stripping)製程，例如使用氧電漿或類似者。當光阻移除後，曝露之晶種層亦移除，可藉由如蝕刻等適當的方式移除，如濕蝕刻或乾蝕刻。剩餘之晶種層以及導電材料形成金屬化圖案106。金屬化圖案106包含訊號線(如：電源、接地，及/或傳遞至積體電路晶片114之電訊號)，以及填充至訊號線之間的虛設圖案，詳細內容將在第22A圖至第23E圖描述。
第3圖中，形成介電層108於金屬化圖案106以及介電層104上方。於部分實施例中，介電層108為聚合物，且為感光(photo-sensitive)材料，如聚苯噁唑(polybenzoxazole；PBO)、聚醯亞胺(polyimide)、苯並環丁 烯(Benzocyclobutene；BCB)，或相似者，並可透過微影遮罩進行圖案化。於其他實施例中，介電層108可為氮化物，如氮化矽；氧化物，如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)，或相似者。介電層108可由適合的沉積製程形成，如旋塗、化學氣相沉積、貼合、相似者，或上述之組合。接著，圖案化介電層108以形成開口並曝露部分之金屬化圖案106。圖案化製程可透過適合之製程，例如將具有感光材料之介電層108曝露至光下，或使用蝕刻等方法，如非等向性蝕刻。
介電層104、108及金屬化圖案106可視為背側(back-side)重分布結構。如圖所示，背側重分布結構具有兩介電層104、108及金屬化圖案106。於其他實施例中，背側重分布結構可包含任意數量之介電層、金屬化圖案，及導孔(via)。可透重複形成金屬化圖案106及介電層108之步驟，將一個或多個之金屬化圖案及介電層可形成於背側重分布結構上。導孔可在形成金屬化圖案的期間形成，藉由形成金屬化圖案之晶種層及導電材料於下方之介電層的開口中。因此，導孔可內連接及電性耦接不同金屬化圖案。
第3圖中，形成貫穿導孔112。舉例而言，貫穿導孔112的形成方法可在背側重分布結構(如介電層108及曝露之金屬化圖案106上)上形成晶種層。於部分實施例中，晶種層為金屬層，且可為單層結構或是由不同材料之子層所組成的多層結構。於部分實施例中，晶種層包含鈦(titanium)層及位於 鈦層上的銅(copper)層。晶種層可使用物理氣相沉積或類似之方法形成。接著，於晶種層上形成光阻。光阻可由旋塗或類似之方法形成，而藉由曝光進行圖案化。光阻之圖案對應到貫穿導孔112之圖案。圖案化製程在光阻上形成開口，以曝露下方之晶種層。形成導電材料於光阻之開口內以及晶種層之曝露的部分。導電材料可由電鍍形成，如電解電鍍(electro plating)或無電解電鍍(electroless plating)，或類似之方法。導電材料可包含金屬，如銅(Cu)、鈦(Ti)、鎢(W)、鋁(Al)，或相似者。接著，光阻層以及上方未形成導電材料之晶種層被移除。光阻層的移除可透過適當的灰化(ashing)或剝離(stripping)製程，例如使用氧電漿或類似者。當光阻移除後，曝露之晶種層亦移除，可藉由如蝕刻等適當的方式移除，如濕蝕刻或乾蝕刻。剩餘之晶種層以及導電材料形成貫穿導孔112。
第4圖中，透過黏膠116將積體電路晶片114黏貼至介電層116上。如圖所示，分別黏貼兩個積體電路晶片114至第一封裝區600A及第二封裝區600B。於其他實施例中，可黏貼較多或較少之晶片於各封裝區中。積體電路晶片114可為邏輯晶片(如中央處理單元、微控制器等等)、記憶體晶片(如動態隨機存取記憶體(dynamic random access memory；DRAM)、靜態隨機存取記憶體(static random access memory；SRAM)等等)、電源管理晶片(如電源管理積體電路(power management integrated circuit；PMIC))晶片等等)、射頻(radio frequency；RF)晶片、感應晶片、微機電系統(micro electro mechanical system；MEMS)晶片、訊號處 理晶片(如數位訊號處理(digital signal processing；DSP)晶片等等)、前端晶片(如類比前端(analog front-end；AFE)晶片)、相似者，或上述之組合。此外，於部分實施例中，積體電路晶片114可為不同大小。於其他實施例中，積體電路晶片114可具有相同大小。
在黏貼至介電層108之前，可先執行適當之製程將積體電路製造於積體電路晶片114中。例如，積體電路晶片114包含半導體基板118，如矽、摻雜或未摻雜，或絕緣體上半導體基板(semiconductor-on-insulator)之主動層。半導體基板118可包含其他半導體材料，如鍺；化合物半導體，如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)，及/或銻化銦(indium antimonide)；合金半導體，如矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(InGaAs)、磷化鎵銦(GaInP)，及/或磷砷化銦鎵(GaInAsP)；或上述之組合。亦可使用其他基板，如多層基板或梯度(gradient)基板。元件如電晶體、二極體、電容、電阻等可形成於半導體基板118內及/或上方，且可透過內連接結構120連接。內連接結構120的形成可藉由在半導體基板118上方之一個或多個介電層內形成金屬化圖案以形成積體電路。
積體電路晶片114進一步包含襯墊122，如鋁墊，以連接至外部。襯墊122可視為是積體電路晶片114之主動側。鈍化膜124位於積體電路晶片114以及部分襯墊122上。鈍 化膜124之間的開口曝露襯墊122。晶片連接器126，如導電柱(可為金屬，如銅)，位於鈍化膜124之開口內並分別與襯墊122物理及電性耦接。晶片連接器126可藉由電鍍或相似者形成。晶片連接器126分別與積體電路晶片114電性耦接。
介電材料128位於積體電路晶片114之主動側，如位於鈍化膜124及晶片連接器126上。介電材料128在側向封裝晶片連接器126，且在縱向與分別的積體電路晶片114連接。介電材料128可為聚合物，如聚苯噁唑(polybenzoxazole；PBO)、聚醯亞胺(polyimide)、苯並環丁烯(Benzocyclobutene；BCB)，或相似者；氮化物，如氮化矽；氧化物，如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)，或相似者。介電材料128可由適合的沉積製程形成，如旋塗、化學氣相沉積、貼合、相似者。
黏膠116位於積體電路晶片114背側，並將積體電路晶片114黏貼至背側重分布結構110(如圖中之介電層108)。黏膠116可為適合之黏膠、樹酯、晶片黏膜(die attach film；DAF)，或相似者。黏膠116可應用於積體電路晶片114背側，如各半導體晶圓之背側，亦可應用於承載基板100之表面。積體電路晶片114可被分割，如藉由切割或切片等方式，再由撿放工具(pick-and-place tool)透過黏膠116黏貼至介電層108上。
第5圖中，在多個元件上形成封膠130。封膠130 可為模塑料、樹酯，或相似者。並可透過壓縮成形(compression molding)、轉移成形(transfer molding)，或相似者形成。在固化之後，封膠130可進行研磨製程以曝露貫穿導孔112及晶片連接器126。在研磨之後，貫穿導孔112、晶片連接器126及封膠130之上表面為共平面。於部分實施例中，若貫穿導孔112與晶片連接器126已曝露，則研磨製程可省略。
第6圖至第16圖中，形成前側重分布結構160。如第16圖中所描繪，前側重分布結構160包含介電層132、140、148及156以及金屬化圖案138、146及154。
第6圖中，於封膠130、貫穿導孔112及晶片連接器126上方沉積介電層132。於部分實施例中，介電層132為聚合物，且為感光材料，如聚苯噁唑(polybenzoxazole；PBO)、聚醯亞胺(polyimide)、苯並環丁烯(Benzocyclobutene；BCB)，或相似者，並可透過微影遮罩進行圖案化。於其他實施例中，介電層132可為氮化物，如氮化矽；氧化物，如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)，或相似者。介電層132可由適合的沉積製程形成，如旋塗、化學氣相沉積、貼合、相似者，或上述之組合。
第7圖中，接著圖案化介電層132。圖案化製程形成開口以曝露貫穿導孔112及晶片連接器126。圖案化製程可透過適合之製程，例如將具有感光材料之介電層132曝露至光下，或使用蝕刻等方法，如非等向性蝕刻。若介電層132為感 光材料，則介電層132可在曝光後進行顯影。
第8圖中，於介電層132上方形成具有導孔之金屬化圖案138。舉例而言，形成金屬化圖案138的方法可為，在介電層132上以及介電層132之開口內形成晶種層。於部分實施例中，晶種層可為金屬層，且可為單層結構或是由不同材料之子層所組成的多層結構。於部分實施例中，晶種層包含鈦(titanium)層及位於鈦層上的銅(copper)層。晶種層可使用物理氣相沉積或類似之方法形成。接著，於晶種層上形成光阻。光阻可由旋塗或類似之方法形成，而藉由曝光進行圖案化。光阻之圖案對應到金屬化圖案138之圖案。圖案化製程在光阻上形成開口，以曝露下方之晶種層。形成導電材料於光阻之開口內以及晶種層之曝露的部分。導電材料可由電鍍形成，如電解電鍍(electro plating)或無電解電鍍(electroless plating)，或類似之方法。導電材料可包含金屬，如銅(Cu)、鈦(Ti)、鎢(W)、鋁(Al)，或相似者。接著，光阻層以及上方未形成導電材料之晶種層被移除。光阻層的移除可透過適當的灰化(ashing)或剝離(stripping)製程，例如使用氧電漿或類似者。當光阻移除後，曝露之晶種層亦移除，可藉由如蝕刻等適當的方式移除，如濕蝕刻或乾蝕刻。剩餘之晶種層以及導電材料形成金屬化圖案138及導孔。導孔形成在介電層132之開口內，開口連通至如貫穿導孔112及/或晶片連接器126。
金屬化圖案138可包含訊號線(如：連接至積體電路晶片114之電源、接地，及/或電訊號)，以及虛設圖案。虛設圖案形成於填補訊號線之間的空間，並將在後續之第22A圖 至第23E圖中描述。
第9圖中，於金屬化圖案138及介電層132上沉積介電層140。於部分實施例中，介電層140可為聚合物，如聚苯噁唑、聚醯亞胺、苯並環丁烯，或相似者。於其他實施例中，介電層140可為氮化物，如氮化矽；氧化物，如氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽玻璃，或相似者。介電層140可由適合的沉積製程形成，如旋塗、化學氣相沉積、貼合、相似者，或上述之組合。
第10圖中，接著圖案化介電層140。圖案化製程形成開口，並曝露部分之金屬化圖案138。圖案化製程可透過適合之製程，例如將具有感光材料之介電層140曝露至光下，或使用蝕刻等方法，如非等向性蝕刻。若介電層140為感光材料，則介電層140可在曝光後進行顯影。
第11圖中，於介電層140上形成帶有導孔之金屬化圖案146。舉例而言，形成金屬化圖案146的方法可為，在介電層140上及介電層140之開口內形成晶種層。於部分實施例中，晶種層可為金屬層，且可為單層結構或是由不同材料之子層所組成的多層結構。於部分實施例中，晶種層包含鈦層及位於鈦層上的銅層。晶種層可使用物理氣相沉積或類似之方法形成。接著，於晶種層上形成光阻。光阻可由旋塗或類似之方法形成，而藉由曝光進行圖案化。光阻之圖案對應到金屬化圖案146之圖案。圖案化製程在光阻上形成開口，以曝露下方之晶種層。形成導電材料於光阻之開口內以及晶種層之曝露的部分。導電材料可由電鍍形成，如電解電鍍或無電解電鍍，或類 似之方法。導電材料可包含金屬，如銅、鈦、鎢、鋁，或相似者。接著，光阻層以及上方未形成導電材料之晶種層被移除。光阻層的移除可透過適當的灰化或剝離製程，例如使用氧電漿或類似者。當光阻移除後，曝露之晶種層亦移除，可藉由如蝕刻等適當的方式移除，如濕蝕刻或乾蝕刻。剩餘之晶種層以及導電材料形成金屬化圖案146及導孔。導孔形成於介電層140內，導孔連通至如部分之金屬化圖案138。金屬化圖案146包含訊號線(如：電源、接地，及/或傳遞至積體電路晶片114之電訊號)，以及填充至訊號線之間的虛設圖案，詳細內容將在第22A圖至第23E圖描述。
第12圖中，於金屬化圖案146及介電層140上沉積介電層148。於部分實施例中，介電層140可為聚合物，如聚苯噁唑、聚醯亞胺、苯並環丁烯，或相似者。於其他實施例中，介電層148可為氮化物，如氮化矽；氧化物，如氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽玻璃，或相似者。介電層148可由適合的沉積製程形成，如旋塗、化學氣相沉積、貼合、相似者，或上述之組合。
第13圖中，接著圖案化介電層148。圖案化製程形成開口，並曝露部分之金屬化圖案146。圖案化製程可透過適合之製程，例如將具有感光材料之介電層148曝露至光下，或使用蝕刻等方法，如非等向性蝕刻。若介電層148為感光材料，則介電層140可在曝光後進行顯影。
第14圖中，於介電層148上形成帶有導孔之金屬化圖案154。舉例而言，形成金屬化圖案154的方法可為，在 介電層148上及介電層148之開口內形成晶種層。於部分實施例中，晶種層可為金屬層，且可為單層結構或是由不同材料之子層所組成的多層結構。於部分實施例中，晶種層包含鈦層及位於鈦層上的銅層。晶種層可使用物理氣相沉積或類似之方法形成。接著，於晶種層上形成光阻。光阻可由旋塗或類似之方法形成，而藉由曝光進行圖案化。光阻之圖案對應到金屬化圖案154之圖案。圖案化製程在光阻上形成開口，以曝露下方之晶種層。形成導電材料於光阻之開口內以及晶種層之曝露的部分。導電材料可由電鍍形成，如電解電鍍或無電解電鍍，或類似之方法。導電材料可包含金屬，如銅、鈦、鎢、鋁，或相似者。接著，光阻層以及上方未形成導電材料之晶種層被移除。光阻層的移除可透過適當的灰化或剝離製程，例如使用氧電漿或類似者。當光阻移除後，曝露之晶種層亦移除，可藉由如蝕刻等適當的方式移除，如濕蝕刻或乾蝕刻。剩餘之晶種層以及導電材料形成金屬化圖案154及導孔。導孔形成於介電層148內，導孔連通至如部分之金屬化圖案146。金屬化圖案154包含訊號線(如：電源、接地，及/或傳遞至積體電路晶片114之電訊號)，以及填充至訊號線之間的虛設圖案，詳細內容將在第22A圖至第23E圖描述。
第15圖中，於金屬化圖案154及介電層148上沉積介電層156。於部分實施例中，介電層156可為聚合物，如聚苯噁唑、聚醯亞胺、苯並環丁烯，或相似者。於其他實施例中，介電層148可為氮化物，如氮化矽；氧化物，如氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽玻璃，或相似者。介電層148 可由適合的沉積製程形成，如旋塗、化學氣相沉積、貼合、相似者，或上述之組合。
第16圖中，接著圖案化介電層156。圖案化製程形成開口，並曝露部分之金屬化圖案154。圖案化製程可透過適合之製程，例如將具有感光材料之介電層156曝露至光下，或使用蝕刻等方法，如非等向性蝕刻。若介電層156為感光材料，則介電層140可在曝光後進行顯影。
上述為前側重分布結構160之範例。於其他實施例中，可形成更多或更少之介電層及金屬化圖案於前側重分布結構160中。若形成較少之介電層及金屬化圖案，則可省略部分之上述步驟及製程。若欲形成較多之介電層及金屬化圖案，則可重複進行上述之步驟及製程。本領域之技術人員應了解上述之步驟及製程可省略或重複。
第17圖中，於前側重分布結構160之外側形成襯墊162。襯墊162用於耦接至導電連接器166(第18圖所示)，亦可稱為球下金屬層(under bump metallurgy；UBM)。於本實施例中，襯墊162形成於介電層156之開口，且開口連通至金屬化圖案154。舉例而言，形成襯墊162的方法可為，在介電層156上形成晶種層。於部分實施例中，晶種層可為金屬層，且可為單層結構或是由不同材料之子層所組成的多層結構。於部分實施例中，晶種層包含鈦層及位於鈦層上的銅層。晶種層可使用物理氣相沉積或類似之方法形成。接著，於晶種層上形成光阻。光阻可由旋塗或類似之方法形成，而藉由曝光進行圖案化。光阻之圖案對應到襯墊162之圖案。圖案化製程在光阻 上形成開口，以曝露下方之晶種層。形成導電材料於光阻之開口內以及晶種層之曝露的部分。導電材料可由電鍍形成，如電解電鍍或無電解電鍍，或類似之方法。導電材料可包含金屬，如銅、鈦、鎢、鋁，或相似者。接著，光阻層以及上方未形成導電材料之晶種層被移除。光阻層的移除可透過適當的灰化或剝離製程，例如使用氧電漿或類似者。當光阻移除後，曝露之晶種層亦移除，可藉由如蝕刻等適當的方式移除，如濕蝕刻或乾蝕刻。剩餘之晶種層以及導電材料形成襯墊162。
第18圖中，導電連接器166形成於襯墊162上。導電連接器166可為球柵陣列(ball grid array；BGA)、錫球、金屬柱、可控塌陷晶片連接(controlled collapse chip connection；C4)、微凸塊、無電鍍鎳鈀金(electroless nickel-electroless palladium/immersion gold；ENEPIG)技術所形成之凸塊，或相似者。導電連接器166可包含導電材料如焊錫、銅、鋁、金、鎳、銀、鈀、錫、相似者，或上述之組合。於部分實施例中，導電連接器166的作法為預先形成一層焊錫(solder)，並使用習知的方法形成，如蒸鍍、電鍍、打印、焊錫轉移、植球，或相似者。在結構上形成一層焊錫後，可執行回流(reflow)以將材料塑形至所欲的凸塊形狀。於另一實施例中，導電連接器166為金屬柱(如：銅柱)，可由濺鍍、打印、電極電鍍、無電極電鍍、化學氣相沉積，或相似者。金屬柱可不具有焊錫，且具有實質上垂直之側壁。於部分實施例中，於導電連接器166上方形成金屬封端層。金屬封端層可包含鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金、相似者， 或上述之組合，並透過電鍍形成。
第19圖中，執行承載基板剝離製程以將承載基板100自背側重分布結構(如介電層104)分離。於部分實施例中，剝離製程包含照射光(如雷射光或紫外光)至釋放層102，使得釋放層102在光的溫度下分解而承載基板100即可移除。此結構亦進行翻轉並置放於膠膜190上(tape)。
第19圖中，於介電層104中形成開口以曝露部分金屬化圖案106。開口可透過如雷射鑽孔、蝕刻，或相似者形成。
第20圖為沿著切割線(如第一封裝區600A與第二封裝區600B的相鄰區域)進行分離製程所切割之分離封裝200。切割製程將第一封裝區600A與第二封裝區600B分離。分離製程所產生的封裝200可源自於第一封裝區600A或第二封裝區600B。封裝200亦可稱為積體扇出封裝。
第21圖為一封裝500，包含封裝200(亦可稱為第一封裝200)、第二封裝300，及基板400。第二封裝300包含基板302及耦接至基板302之一個或多個堆疊晶片308(308A及308B)。基板302可包含其他半導體材料，如矽、鍺、鑽石，或相似者。於部分實施例中，可使用化合物半導體，如矽鍺、碳化矽、砷化鎵、磷化銦、砷化銦、碳化矽鍺、磷砷化鎵、磷化鎵銦，上述之組合，或相似者。此外，基板302可為絕緣體上半導體基板。一般而言，絕緣體上半導體基板包含一層半導體材料如磊晶矽、鍺、矽鍺、絕緣體上半導體、絕緣體上矽鍺，或上述之組合。於一替代實施例中，基板302植基於一絕緣芯 上，如玻璃纖維強化樹酯芯(fiberglass reinforced resin core)。芯材料的一範例為玻璃纖維樹酯，如FR4。芯材料的另一範例為雙馬來醯亞胺-三氮雜苯樹脂(bismaleimide-triazine resin；BT)，或可為印刷電路板材料(printed circuit board；PCB)或薄膜。建構薄膜(build up film)如ABF(Ajinomoto Build-up Film)，亦可使用於基板302。
基板302可包含主動元件及被動元件(未圖示於第21圖中)。本領域之技術人員應了解，元件具有廣泛的變化，如電晶體、電容、電阻，上述之組合，或相似者，可用於封裝300之結構及功能需求的設計。而元件可使用適合的方法形成。
基板302亦可包含金屬化層(未圖示)及貫穿導孔306。金屬化層可形成於主動元件及被動元件上以連接不同元件並形成功能電路。金屬化層可由交替之介電層(如低介電常數材料)及導電材料(如銅)形成，並透過導孔內連接導電材料，金屬化層可由任何適合之製程形成，如沉積、鑲嵌、雙鑲嵌，或相似者。於部分實施例中，基板302不具有主動元件及被動元件。
基板302可具有連接襯墊303及連接襯墊304。連接襯墊303位於基板302之第一側，用於耦接至堆疊晶片308。而連接襯墊304位於基板302之相對於第一側之一側，用於連接導電連接器314。於部分實施例中，連接襯墊303及連接襯墊304之作法為在基板302之第一側及第二側之介電層內形成溝槽(未圖示)。溝槽的形成係用於將連接襯墊303及連接襯墊 304嵌入至介電層內。於其他實施例中，連接襯墊303及連接襯墊304可直接形成於介電層上，而可省略溝槽。於部分實施例中，連接襯墊303及連接襯墊304包含薄晶種層(未圖示)，可由銅、鈦、鎳、金屬、鈀，相似者，或上述之組合形成。連接襯墊303及連接襯墊304之導電材料可沉積於薄晶種層上。導電材料可由電極化學電鍍製程、無電極電鍍製程、化學氣相沉積、原子層沉積、物理氣相沉積，相似者，或上述之組合形成。於一實施例中，連接襯墊303及連接襯墊304之導電材料為銅、鎢、鋁、銀、金、相似者，或上述之組合。
於一實施例中，連接襯墊303及連接襯墊304為球下金屬層，包含三層導電材料，如一層鈦、一層銅，及一層鎳。然而，本領域之技術人員應了解材料層之間可作適當的排列，如排列為鉻/鉻銅合金/銅/金、鈦/鈦鎢/銅，或銅/鎳/金等適合用於形成連接襯墊303及連接襯墊304之排列。任何適合用於連接襯墊303及連接襯墊304之材料或層皆包含在本案所欲保護的範疇中。於部分實施例中，貫穿導孔306延伸穿越基板302並連接至少一連接襯墊303至至少一連接襯墊304。
於本實施例中，堆疊晶片308透過打線310連接至基板302，然而亦可使用其他連接方法，如導電凸塊。於一實施例中，堆疊晶片308為堆疊記憶晶片。例如，堆疊晶片308可包含低功耗(low power；PW)雙倍資料傳輸(double data rate；DDR)記憶體模組，如LPDDR1、LPDDR2、LPDDR3，或相似之記憶體模組。
於部分實施例中，堆疊晶片308及打線310可由模 塑料312進行封裝。模塑料312可透過如壓模的方式模塑於堆疊晶片308及打線310上。於部分實施例中，模塑料312可為模塑材料、聚合物、環氧樹酯、氧化矽填充材料，相似者，或上述之組合。可執行固化製程以固化模塑料312，其中固化可為熱固化、紫外光固化、相似者，或上述之組合。
於部分實施例中，堆疊晶片308及打線310被埋入至模塑料312中。在模塑料312固化後，執行平坦化步驟，如研磨，以移除模塑料之過多的部分並提供封裝300實質上平坦的表面。
在第二封裝300形成後，第二封裝300透過導電連接器314、連接襯墊304，及金屬化圖案106連接至第一封裝200。於部分實施例中，堆疊晶片308可透過打線310、連接襯墊303及304、貫穿導孔306、導電連接器314及貫穿導孔112連接至積體電路晶片114。
導電連接器314與上述之導電連接器166相似，下方將不再贅述，即便導電連接器314與導電連接器166不必相同。於部分實施例中，在連接導電連接器314之前，導電連接器314先塗佈焊劑(flux)，如免清洗焊劑(no-clean flux)。導電連接器314可浸泡在焊劑中，或將焊劑噴灑於導電連接器314上。於其他實施例中，焊劑可應用於金屬化圖案106的表面。
於部分實施例中，在回流之前，導電連接器314可具有形成於其上之樹酯焊劑(未圖示)，而在第二封裝300黏貼至第一封裝200之後，樹酯焊劑之至少一些樹酯部分保留。 剩餘的樹酯部分可作為底部填充劑(underfill)以降低應力並保護接合點(joint)在回流導電連接器314時不受破壞。於部分實施例中，底部填充劑可形成於第二封裝300與第一封裝200之間並環繞導電連接器314。底部填充劑可在第二封裝300黏貼之後，以毛細流動製程(capillary flow process)形成。或者，底部填充劑可在第二封裝300黏貼之前，以適當的沉積技術形成。
第二封裝300與第一封裝200之連接可為焊接連接獲是直接的金屬至金屬連接(metal-to-metal)，如銅-銅或錫-錫連接。於一實施例中，第二封裝300藉由回流製程與第一封裝200連接。在回流製程期間，導電連接器314與連接襯墊304及金屬化圖案106接觸，進而將第二封裝300物理及電性耦接至第一封裝200。在連接製程後，可形成內金屬材料(未圖示)於金屬化圖案106與導電連接器314之交界面，以及導電連接器314與連接襯墊304之交界面。
半導體封裝500包括封裝200及300，封裝200及300配置於基板400上。基板400可視為封裝基板400。封裝300透過導電連接器166配置於基板400上。
封裝基板400可為半導體材料，如矽、鍺、鑽石，或相似者。於部分實施例中，可使用化合物半導體，如矽鍺、碳化矽、砷化鎵、磷化銦、砷化銦、碳化矽鍺、磷砷化鎵、磷化鎵銦，上述之組合，或相似者。此外，基板400可為絕緣體上半導體基板。一般而言，絕緣體上半導體基板包含一層半導體材料如磊晶矽、鍺、矽鍺、絕緣體上半導體、絕緣體上矽鍺， 或上述之組合。於一替代實施例中，基板400植基於一絕緣芯上，如玻璃纖維強化樹酯芯(fiberglass reinforced resin core)。芯材料的一範例為玻璃纖維樹酯，如FR4。芯材料的另一範例為雙馬來醯亞胺-三氮雜苯樹脂(bismaleimide-triazine resin；BT)，或可為印刷電路板材料(printed circuit board；PCB)或薄膜。建構薄膜(build up film)如ABF(Ajinomoto Build-up Film)，亦可使用於基板400。
基板400可包含主動元件及被動元件(未圖示於第21圖中)。本領域之技術人員應了解，元件具有廣泛的變化，如電晶體、電容、電阻，上述之組合，或相似者，可用於封裝500之結構及功能需求的設計。而元件可使用適合的方法形成。
基板400亦可包含金屬化層(未圖示)及貫穿導孔(未圖示)及連接襯墊402。金屬化層可形成於主動元件及被動元件上以連接不同元件並形成功能電路。金屬化層可由交替之介電層(如低介電常數材料)及導電材料(如銅)形成，並透過導孔內連接導電材料，金屬化層可由任何適合之製程形成，如沉積、鑲嵌、雙鑲嵌，或相似者。於部分實施例中，基板400不具有主動元件及被動元件。
於部分實施例中，導電連接器166可透過回流將封裝200連接於連接襯墊402。導電連接器166物理及/或電性地將基板400(包含基板400內之金屬化圖案)耦接至第一封裝200。
於部分實施例中，在回流之前，導電連接器166 可具有形成於其上之樹酯焊劑(未圖示)，而在封裝200黏貼至基板400之後，樹酯焊劑之至少一些樹酯部分保留。剩餘的樹酯部分可作為底部填充劑(underfill)以降低應力並保護接合點(joint)在回流導電連接器166時不受破壞。於部分實施例中，底部填充劑可形成於第一封裝200與基板400之間並環繞導電連接器166。底部填充劑可在封裝200黏貼之後，以毛細流動製程(capillary flow process)形成。或者，底部填充劑可在封裝200黏貼之前，以適當的沉積技術形成。
如上述所提及，任何重分布層(如106、138、146及/或154)內之金屬化圖案包含訊號線(如：電源、接地，及/或傳遞至積體電路晶片114之電訊號)，以及填充至訊號線之間的虛設圖案。一般而言，詞彙「虛設圖案」是指導電特徵，然而這些導電特徵是用於繞線以外的用途。例如，於一實施例中，虛設圖案在封裝中與其他導電特徵電性絕緣，且虛設圖案不與任何主動元件電性連接。於其他實施例中，導電導孔，如連接虛設圖案之上層與下層之訊號線的導電導孔可貫穿虛設圖案，而虛設圖案可在其他層與訊號線連接。然而，在這些實施例中，虛設圖案在虛設圖案所在的層中不提供任何電性繞線之特徵。
虛設圖案可包含提供更均勻的金屬化圖案以增進不同介電層的平坦度，這些介電層分別為金屬化圖案106、138、146及/或154所在之層。於多個實施例中，虛設圖案可在不同訊號線形成的期間，使用適合的製程(如上述所提及)形成或圖案化。因此，可以節省虛設圖案之多餘的製程開銷。於 其他實施例中，虛設圖案及訊號線可分開形成(如虛設圖案及訊號線可由依任意適合之順序形成)及/或使用不同製程形成(如虛設圖案可由沉積導電層並接著在導電層內蝕刻開口)。
由於虛設圖案及位於金屬化圖案內的訊號線可同時形成，故虛設圖案與訊號線之材料可相同。於多個實施例中，虛設圖案包含貫穿虛設圖案之導電材料的通孔。例如，虛設圖案可包含網點(mesh grid)，行與列的交點上具有通孔。虛設圖案之通孔可用於降低完成後之封裝內之不同介電層內之金屬化圖案所產生的應力。例如，於部分實施例中，虛設圖案內之通孔的整體面積約為虛設圖案之面積的30%至40%。很清楚地，當通孔具有上述之面積，應力可被降低至一個程度。因此，可減少製造上的缺陷且封裝的可靠度亦可上升。於其他實施例中，通孔佔據虛設圖案之面積的比例可不同。
第22A、22B、23A、23B、23C、23D、23E、24A及24B圖為金屬化圖案之不同視圖，其中金屬化圖案包含虛設圖案及訊號線。此處所描述之金屬化圖案的特定配置僅為範例，於其他實施例中可具有其他的配置。
首先，第22A及22B圖為虛設圖案604之一部分的不同視圖，其中虛設圖案604配置於介電層602中。第22A圖為上視圖，而第22B圖為截取第22A圖之線段22B-22B之截面圖。虛設圖案604包含複數個通孔608，通孔608貫穿虛設圖案604之導電材料606。通孔608可配置為行與列上的交點，而陣列上之各行各列具有相同數量或不同數量之通孔608。各通孔608可填補有部分的介電層602。在虛設圖案604之上視圖中， 各通孔608可配置於具有尺寸為D1*D2之矩形。例如，尺寸D1可為沿著矩形之第一方向的長(或寬)，而尺寸D2可為沿著矩形之第二方向的寬(或長)。於部分實施例中，尺寸D1為約10微米至約30微米，而尺寸D2為約10微米至約30微米。於其他實施例中，尺寸D1及/或尺寸D2具有不同的值。
當通孔608實質上為平面矩形之輪廓(通孔608之平面圖的輪廓)時，通孔608之上視圖的面積可在最終元件之特定的空間限制中進行最大化(如在一個技術世代之特定的臨界尺寸)。藉由最大化各通孔608之尺寸，通孔608在虛設圖案604上之降低應力的特性可增加。於其他實施例中，通孔608之形狀可不同，如為圓形、卵形，或其他適合形狀。
導電材料606可配置為多個行與列交錯之圖案，藉此定義其中之複數個通孔608。透過描述，配置於通孔608周圍之導電材料606亦可視為虛設線，如虛設線606A及虛設線606B。在第22A圖之方向中，虛設線606A之縱軸與Y軸平行，而虛設線606B之縱軸與X軸平行，其中X軸與Y軸正交。虛設線606A及虛設線606B包圍通孔608之四邊。例如虛設線606A分隔了同一列上之不同行之相鄰的通孔608，而虛設線606B隔了同一行上之不同列之相鄰的通孔608。虛設線606A之尺寸為D3，尺寸D3亦為相鄰不同行之通孔608的間距。虛設線606B之尺寸為D4，尺寸D4亦為相鄰不同列之通孔608的間距。於多個實施例中，尺寸D3及尺寸D4可為相同或不相同。此外，尺寸D3及尺寸D4可等於或大於該技術世代之最小線寬。例如，尺寸D3可為約5微米至約50微米，而尺寸D4可為約5微米 至約50微米。於其他實施例中，尺寸D3及尺寸D4可具有其他值。
第22A圖及22B圖進一步而言，訊號線(如訊號線610A及610B)亦可配置於介電層602中。訊號線610A及610B可電性連接至其他封裝特徵之電子電路及主動元件(如第21圖之電路晶片114內的電子電路及/或主動元件)。例如，如第22B圖所示，訊號線610B電性連接至介電層602下方之介電層612之通孔。訊號線610A及610B可用於提供最終封裝之電源、接地，及/或電子繞線(如第21圖之封裝500)。
參照回第22A圖，訊號線610A及610B與虛設圖案604之間被分隔，且分隔至少具有最小間隔。此主動特徵與虛設特徵之最小間隔由布局設計者設計，以避免虛設圖案604與訊號線610A及610B之間的干擾(如訊號及/或製造上的干擾)。例如，訊號線610A與虛設圖案604具有間距D5，於部分實施例中，間距D5可為約5微米至20微米。於其他實施例中，間距D5可具有不同值。此外，訊號線610A及610B可具有尺寸D6(如線寬)，尺寸D6可等於或大於該技術世代之最小線寬。例如，尺寸D6可為約5微米至約50微米。於其他實施例中，尺寸D6可具有其他值。
第23A、23B，及23C圖為虛設圖案616之一部分的不同視圖。其中虛設圖案616位於介電層614中，而介電層614位於介電層602及虛設圖案604上。第23A圖為上視圖，而第23B及23C圖分別為沿著第23A圖之線段23B-23B及線段23C-23C之截面圖。第23A圖中，介電層602(第22A圖)內之 金屬化圖案(如虛設圖案604及訊號線610A)以虛線表示。
虛設圖案616包含複數個通孔620，通孔620延伸穿越虛設圖案616之導電材料618。各通孔620可填補有部分之介電層614。通孔620可配置為行與列上的交點，而陣列上之各行各列具有相同數量或不同數量之通孔620。例如，在第23A圖中，通孔620在虛設圖案616之某些特定的行/列中可省略，以提供導電材料618之區域618C及618D中不具有通孔620。區域618C及618D之面積至少相當於一個通孔620。區域618C及618D的位置的選擇可基於虛設圖案616之下方的金屬化圖案而決定。例如，參照第23B圖，區域618C直接位於訊號線610B上方且覆蓋訊號線610B。藉由配置固體導電區域618C於訊號線610B上方，區域618C的優勢是可以作為下方訊號線之電磁遮罩。於一實施例中，導電材料618完全覆蓋整個下方之訊號線610B。其他範例中，如第23C圖所示，區域618D位於部分訊號線610A之上方，且導孔623A延伸穿越區域618D。因此，區域618D可將導孔623A電性連接至訊號線610A，並將訊號線610A電性連接至上方的電訊號(如電源線、接地線，或其他電子繞線)，如第24C圖中之訊號線623B。
參照回第23A圖之上視圖，各通孔620可配置有尺寸D7*D8之矩形。例如，尺寸D7可為沿著矩形之第一方向的長(或寬)，而尺寸D8可為沿著矩形之第二方向的寬(或長)。於部分實施例中，尺寸D7為約10微米至約30微米，而尺寸D8為約10微米至約30微米。於其他實施例中，通孔620具有不同之尺寸及/或形狀，可與虛設圖案604中之通孔608具有相同或 不相同尺寸及/或形狀。
導電材料618可配置於相鄰之通孔620之間。透過描述，配置於通孔620周圍之導電材料618亦可視為虛設線，如虛設線618A及虛設線618B。在第23A圖之方向中，虛設線618A之縱軸與Y軸平行，而虛設線618B之縱軸與X軸平行，其中X軸與Y軸正交。虛設線618A及虛設線618B包圍通孔620之四邊。例如虛設線618A分隔了同一列上之不同行之相鄰的通孔620，而虛設線618B隔了同一行上之不同列之相鄰的通孔620。虛設線618A之尺寸為D9，尺寸D9亦為相鄰不同行之通孔620的間距。虛設線618B之尺寸為D10，尺寸D10亦為相鄰不同列之通孔620的間距。於多個實施例中，尺寸D9及尺寸D10可為相同或不相同。此外，尺寸D9及尺寸D10可等於或大於該技術世代之最小線寬。例如，尺寸D9可為約5微米至約50微米，而尺寸D10可為約5微米至約50微米。於其他實施例中，尺寸D9及尺寸D10可具有其他值。
此外，虛設圖案616之網點與虛設圖案604之網點互相偏移。例如，在虛設圖案604與虛設圖案616重疊的區域上，虛設圖案616之通孔620與虛設圖案604之通孔608偏移，且，虛設圖案616之通孔620直接配置於至少部分之虛設圖案604之導電材料606上。換句話說，虛設圖案616所定義出之通孔620在投影上與至少部分之虛設圖案604之導電材料606重疊。參照第23B圖，線622A與介電層614之主表面614A垂直並延伸穿越虛設線618A之中心，且亦延伸穿越虛設線618A下方之通孔608。舉另一例子來說，線622B與介電層614之主表 面614A垂直並延伸穿越虛設線606A之中心，且亦延伸穿越虛設線606A上方之投影覆蓋的通孔620。於部分實施例中，線622A及622B分別延伸穿越通孔608及620之中心。於其他實施例中，如第23D及23E圖，第23E圖為沿著第23D圖之線段23E-23E截取之截面圖，其中線622A及622B並不延伸穿越通孔608及620之中心。
此外，參照回第23A圖，虛設線618A之中心與其最靠近之虛設線606A之中心的間隔為一非零之尺寸D11，尺寸D11沿著第一方向(如X軸之方向)。而虛設線618B之中心與其最靠近之虛設線606B之中心的間隔為一非零之尺寸D12，尺寸D12沿著第二方向(如Y軸之方向)。於一實施例中，尺寸D11可大於通孔620之沿著第一方向(如X軸之方向)之尺寸D7的一半。例如，當尺寸D7為約10微米時，尺寸D11可大於約5微米。此外，尺寸D12可大於通孔620之沿著第二方向(如Y軸之方向)之尺寸D8的一半。例如，當尺寸D8為約10微米時，尺寸D12可大於約5微米。應了解當尺寸D7、D8、D11及D12具有上述之關係及/或值的時候，介電層614及其上方之介電層(如第24B圖之介電層624)的平整度將上升。於其他實施例中，尺寸D11及D12具有其他值。
第24A、24B，及24C圖為虛設圖案626之一部分的不同視圖。其中虛設圖案626位於介電層624中，而介電層624位於介電層614及虛設圖案616上。第24A圖為上視圖，而第24B及24C圖分別為沿著第24A圖之線段24B-24B及線段24C-24C之截面圖。第24A圖中，介電層614(第23A圖)內之 金屬化圖案(如虛設圖案616)以虛線表示。
虛設圖案626可與虛設圖案616及604(第22A圖)相似。例如，虛設圖案626包含複數個通孔630，通孔630延伸穿越虛設圖案626之導電材料628。各通孔630可填補有部分之介電層624。通孔630可配置為行與列上的交點，而陣列上之各行各列具有相同數量或不同數量之通孔630。通孔630之形狀及/或尺寸可與通孔620(第23A圖)及通孔608(第22A圖)之形狀及/或尺寸相同或不相同。如第24A圖所示，通孔630與介電層624之正下方的介電層(如介電層614)之虛設圖案616的通孔620偏移且不對齊。於部分實施例中，如第24B圖所示，虛設圖案626可與虛設圖案604對齊。於其他實施例中，通孔630側壁可與虛設圖案604的偏移且不對齊，且通孔630與通孔608具有偏移。此外，於部分實施例中(如第24C圖)，穿越虛設圖案616之導孔623A可將介電層624之訊號線623B電性連接至介電層602之訊號線610A。
清楚地，藉由偏移相鄰之介電層內的通孔，最頂層之介電層(如介電層624)的平整度將會提升。例如，於一實施例中，介電層624之頂表面624A(第24B圖及第2C圖)實質上是相同水平。即便在部分狀況下，頂表面624A具有凹陷(如第24B圖之凹陷632)，介電層624之最小厚度T1仍足以覆蓋介電層624之導電特徵。因此，藉由交錯排列重分布層之虛設圖案之網點，製程上之缺陷可以降低，且同時可以提供虛設圖案用以增加平整度，及提供虛設圖案內之通孔以降低應力。
本揭露之一實施例為一種半導體元件，包含積體 電路晶片、第一金屬化圖案、第二金屬化圖案。第一金屬化圖案位於積體電路晶片上，其中第一金屬化圖案包含第一虛設圖案，第一虛設圖案界定了第一通孔，第一通孔延伸穿越第一導電區域。第二金屬化圖案，位於第一金屬化圖案上方，其中第二金屬化圖案包含第二虛設圖案，第二虛設圖案界定了第二通孔，第二通孔延伸穿越第二導電區域，且其中第二通孔在投影上覆蓋第一通孔之一部分及第一導電區域之一部分。
本揭露之另一實施例為一種半導體封裝，包含積體電路晶片、封膠、貫穿導孔、第一介電層、第一虛設圖案、第二介電層及第二虛設圖案。封膠沿著積體電路晶片之側壁延伸。貫穿導孔延伸穿越封膠且電性連接至積體電路晶片。第一介電層位於積體電路晶片及封膠上方。第一虛設圖案，位於第一介電層內，其中第一虛設圖案包含第一導電材料以及複數個第一通孔，第一通孔延伸穿越第一導電材料且配置於第一行與第一列之第一交點上。第二介電層位於第一介電層上。第二虛設圖案位於第二介電層內，其中第二虛設圖案包含第二導電材料以及複數個第二通孔，第二通孔延伸穿越第二導電材料且配置於第二行與第二列之第二交點上，其中第二交點自第一交點偏移。
本揭露之又一實施例為一種形成半導體封裝的方法，包含封裝積體電路晶片於封膠內。沉積第一介電層於積體電路晶片及封膠上。形成第一金屬化圖案於第一介電層上。沉積第二介電層於第一介電層及第一金屬化圖案上方。形成第二金屬化圖案。第一金屬化圖案包含第一虛設圖案，第一虛設圖 案包含穿越第一導電材料之複數個第一通孔，其中第一導電材料包含配置於兩相鄰之第一通孔之間的第一虛設線，及第一訊號線，電性連接至積體電路晶片。第二金屬化圖案包含第二虛設圖案，第二虛設圖案包含穿越第二導電材料之複數個第二通孔，其中與第二介電層之主表面垂直之線延伸穿越第二通孔之其中一者及第一虛設線。
上文概述了若干實施例的特徵，以便本領域熟習此項技藝者可更好地理解本揭示案的態樣。本領域熟習此項技藝者應當瞭解到他們可容易地使用本揭示案作為基礎來設計或者修改其他製程及結構，以實行相同目的及/或實現相同優勢的。本領域熟習此項技藝者亦應當瞭解到，此類等效構造不脫離本揭示案的精神及範疇，以及在不脫離本揭示案的精神及範疇的情況下，其可對本文進行各種改變、取代及變更。
604、616‧‧‧虛設圖案
606‧‧‧導電材料
606A、606B、618A、618B‧‧‧虛設線
608‧‧‧通孔
610A‧‧‧訊號線
614‧‧‧介電層
618‧‧‧導電材料
618C、618D‧‧‧區域
23B-23B、23C-23C‧‧‧線段
D7、D8、D9、D10、D11、D12‧‧‧尺寸

Claims (10)

  1. 一種半導體元件，包含：一積體電路晶片；一第一金屬化圖案，位於該積體電路晶片上，其中該第一金屬化圖案包含一第一虛設圖案，該第一虛設圖案界定了一第一通孔，該第一通孔延伸穿越一第一導電區域；以及一第二金屬化圖案，位於該第一金屬化圖案上方，其中該第二金屬化圖案包含一第二虛設圖案，該第二虛設圖案界定了一第二通孔，該第二通孔延伸穿越一第二導電區域，且其中該第二通孔在投影上覆蓋該第一通孔之一部分及該第一導電區域之一部分，其中該第一金屬化圖案更包含與該積體電路晶片電性連接之一第一訊號線，該第二導電區域覆蓋該第一訊號線。
  2. 如請求項1所述之半導體元件，其中該第一導電區域包含界定該第一通孔之一側的一第一虛設線，且其中在該半導體元件之截面圖中，延伸穿越該虛設線之中心的一線亦延伸穿越該第二通孔之中心。
  3. 如請求項1所述之半導體元件，其中該第一導電區域包含界定該第一通孔之一側的一第一虛設線，且其中在該半導體元件之截面圖中，延伸穿越該虛設線之中心的一線並不延伸穿越該第二通孔之中心。
  4. 如請求項1所述之半導體元件，其中該半導 體元件更包含延伸穿越該第二金屬化圖案之一導孔，且其中該導孔將該第一訊號線電性連接至位於該第二金屬化圖案上方之一第二訊號線。
  5. 一種半導體封裝，包含：一積體電路晶片；一封膠，沿著該積體電路晶片之側壁延伸；一貫穿導孔，延伸穿越該封膠且電性連接至該積體電路晶片；一第一介電層，位於該積體電路晶片及該封膠上方；一第一虛設圖案，位於該第一介電層內，其中該第一虛設圖案包含：一第一導電材料；複數個第一通孔，延伸穿越該第一導電材料且配置於一第一行與一第一列之一第一交點上；以及一訊號線，電性連接至該積體電路晶片一第二介電層，位於該第一介電層上；以及一第二虛設圖案，位於該第二介電層內，其中該第二虛設圖案包含：一第二導電材料；及複數個第二通孔，延伸穿越該第二導電材料且配置於一第二行與一第二列之一第二交點上，其中該第二交點自該第一交點偏移，其中該第二導電材料覆蓋該訊號線。
  6. 如請求項5所述之半導體封裝，更包含：一第三介電層，位於該第二介電層上；以及一第三虛設圖案，位於該第三介電層內，其中該第三虛設圖案包含：一第三導電材料；以及複數個第三通孔，延伸穿越該第三導電材料且配置於一第三行與一第三列之一第三交點上，其中該第三交點自該第二交點偏移。
  7. 如請求項5所述之半導體封裝，其中該第一虛設圖案在該第一介電層中並未提供特徵之間的電子繞線，且其中該第二虛設圖案在該第二介電層中並未提供特徵之間的電子繞線。
  8. 一種形成半導體封裝的方法，包含：封裝一積體電路晶片於一封膠內；沉積一第一介電層於該積體電路晶片及該封膠上；形成一第一金屬化圖案於該第一介電層上，其中該第一金屬化圖案包含：一第一虛設圖案，包含穿越一第一導電材料之複數個第一通孔，其中該第一導電材料包含配置於兩相鄰之該些第一通孔之間的一第一虛設線；以及一第一訊號線，電性連接至該積體電路晶片；沉積一第二介電層於該第一介電層及該第一金屬化圖案上方；以及 形成一第二金屬化圖案，其中該第二金屬化圖案包含一第二虛設圖案，該第二虛設圖案包含穿越一第二導電材料之複數個第二通孔，其中與該第二介電層之一主表面垂直之一線延伸穿越該些第二通孔之其中一者及該第一虛設線，其中該第二導電材料覆蓋該第一訊號線。
  9. 如請求項8所述之方法，更包含：沉積一第三介電層於該第二金屬化圖案上方；形成一第三金屬化圖案於該第二金屬化圖案上方，其中該第三金屬化圖案包含：一第三虛設圖案，包含延伸穿越一第三導電材料之複數個第三通孔，其中該第三導電材料包含位於兩相鄰之該些第三通孔之間的一第二虛設線，且其中該線延伸穿越該第二虛設線；以及一第二訊號線，電性連接至該第一訊號線。
  10. 如請求項9所述之方法，其中形成該第三金屬化圖案包含：圖案化一開口於該第三介電層中以曝露與該第一訊號線電性連接之該第二虛設圖案之一部分；以及以一導電材料填補該開口。
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