TWI755861B - 重布線結構及其形成方法 - Google Patents

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Abstract

一種重布線結構，包括：第一重布線層。第一重布線層包括介電層；至少一導體結構，位於所述介電層中，所述至少一導體結構具有寬度L；以及至少一虛設結構，位於所述至少一導體結構旁，且位於所述介電層中，且所述虛設結構具有寬度D，其中所述虛設結構與所述至少一導體結構之間具有間隙寬度S，且所述第一重布線層的平坦度DOP大於或等於95，其中DOP=[1-(h/T)]*100%， h是指所述介電層的頂表面的最高的高度與最低的高度之間的差；以及T是指所述至少一導體結構的厚度。

Description

重布線結構及其形成方法
本發明是有關於數種封裝及其製造方法，且是有關於數種重布線結構及其形成方法。
重布線層(Redistribution Layer，RDL)是封裝的關鍵部分。然而，在重布線層的金屬走線形成之後，塗佈在金屬走線上的介電層會因金屬走線的圖形因素而造成介電層的表面高低起伏(Topography)，導致其上層的金屬走線的圖形在製程中失效，並造成上層的金屬走線的電性損失。
本發明的實施例提供一種重布線層，其可以改善介電層塗佈後之平坦性，同時可改善上層金屬走線的製程良率，減少上層金屬走線的電性損失。
本發明的實施例提出一種重布線結構，包括：第一重布線層。第一重布線層包括：介電層；至少一導體結構，位於所述介 電層中，所述至少一導體結構具有寬度L；以及至少一虛設結構，位於所述至少一導體結構旁，且位於所述介電層中，且所述虛設結構具有寬度D，其中所述虛設結構與所述至少一導體結構之間具有間隙寬度S，且所述第一重布線層的平坦度DOP大於或等於95，其中DOP=[1-(h/T)]*100%，h是指所述介電層的頂表面的最高的高度與最低的高度之間的差；以及T是指所述至少一導體結構的厚度。
本發明的實施例還提出一種重布線結構的形成方法，包括：形成第一重布線層。形成第一重布線層包括形成至少一導體結構；依據所述至少一導體結構的厚度T與寬度L，在所述至少一導體結構旁形成至少一虛設結構；以及塗佈介電層於所述至少一導體結構以及所述至少一虛設結構之間以及之上，藉由所述至少一虛設結構的形成，以使得所述第一重布線層的平坦度DOP大於或等於95，其中DOP=[1-(h/T)]*100%，h是指所述介電層的頂表面的最高的高度與最低的高度之間的差；以及T是指所述至少一導體結構的所述厚度。
基於上述，本發明的實施例藉由在重布線層的導體結構周圍加入虛設結構，以改善介電層塗佈後之平坦性，同時可改善上層的導體結構的製程良率，減少上層的導體結構的電性損失。
10:基底
12:離型層
14:連接端
16:晶粒
CV0、CV1、CV2、CV3、CV4:導體結構
D0、D1、D2、L、L0、L1、L2、L3:寬度
DY0、DY1、DY2、DY3:虛設結構
H1、H2、H3、T1、T2、T3:厚度
PM0、PM1、PM2、PM3:介電層
RDL1、RDL2、RDL3:重布線層
RDLS:重布線結構
UBM:凸塊下金屬層結構
h0、h1、h2、h3:高度差
S0、S1、S2、S3:間隙寬度
S10、S12、S14、S16、S20、S22、S24、S30、S32、S34、S40、S42、S44、S52、S54、S56:步驟
I-I’:線
t1、t2、t3:走線
v1、v2、v3:通孔
圖1A至圖1C分別為依據本發明實施例的一種重布線結構的剖面示意圖。
圖2A至圖2C、圖3A至圖3C、圖4A至圖4C以及圖5A至圖5C分別為依據本發明的實施例的數種重布線結構的上視示圖。
圖6、圖7分別為依據本發明實施例的兩種重布線結構的剖面示意圖。
圖8、圖13、圖18分別為依據本發明實施例的兩種重布線結構及凸塊下金屬層結構的剖面示意圖。
圖9至圖12、圖14至圖17以及圖19至圖22分別為依據本發明的實施例的數種重布線結構及凸塊下金屬層結構的上視圖。
圖23與圖24為依據本發明實施例的一種重布線結構及凸塊下金屬層結構的製造流程圖。
圖25A至圖25H是依照本發明實施例之一種封裝結構的製造方法的流程剖面圖。
圖26為依據本發明的實施例之重布線層的平坦度與介入損失之間的關係圖。
在本文中提及的範圍是包含其端點值，例如“1/2至12/1”表示在1/2至12/1之間，且包含1/2以及12/1兩個端點值。
參照圖1A、2A、3A、4A及5A，本發明實施例提出一種重布線層RDL1。圖2A、3A、4A及5A的線I-I’的剖面如圖1A 所示。重布線層RDL1位於基底10上，且重布線層RDL1上方的導體結構CV2為關鍵圖案。關鍵圖案例如是高頻訊號線。基底10例如是載板。重布線層RDL1包括至少一個導體結構CV1、至少一個虛設結構DY1以及介電層PM1。在圖1A所示的實施例中，是以包括一個導體結構CV1、多個虛設結構DY1以及介電層PM1的重布線層RDL1來說明，但本發明不限於此。在另一實施例中，重布線層RDL1包括多個導體結構CV1、多個虛設結構DY1以及介電層PM1。在又一實施例中，重布線層RDL1包括多個導體結構CV1、一個虛設結構DY1以及介電層PM1。
導體結構CV1又可稱為導體特徵，為具有實際功能的電路。導體結構CV1可包括走線，其位於基底10上。導體結構CV1可與後續形成的構件或與另一導體結構CV1電性連接。虛設結構DY1設置於所述多個導體結構CV1之間。虛設結構DY1為浮置，與導體結構CV1電性絕緣。導體結構CV1具有寬度L1。寬度L1例如是導體結構CV1的關鍵尺寸。導體結構CV1包括銅或是銅鋁合金。
虛設結構DY1為導體材料，因此又可稱為虛設導體結構。虛設結構DY1的材料可與導體結構CV1的材料相同或相異。虛設結構DY1可與導體結構CV1同時形成，或是分別形成。虛設結構DY1包括銅或是銅鋁合金。虛設結構DY1具有寬度D1。虛設結構DY1的寬度D1例如是導體結構CV1的寬度L1的1/10至 1。虛設結構DY1與導體結構CV1之間以及虛設結構DY1彼此之間具有間隙寬度S1。介電層PM1可以在導體結構CV1與虛設結構DY1形成之後才形成。介電層PM1覆蓋導體結構CV1與虛設結構DY1之間及其表面上。介電層PM1包括聚合物。在一些實施例中，介電層PM1的分子量與黏滯係數愈高，介電層PM1的平坦度愈低。因此，也可以藉由選擇合適的介電層PM1的分子量與黏滯係數來做為介電層PM1。介電層PM1例如是感光型聚醯亞胺(Photosensitive PI；PSPI)、聚醯亞胺(polyimide)、聚苯並唑(PBO)以及苯並環丁烯(BCB)等。介電層PM1為未經平坦化製程(例如是化學機械研磨製程)的塗覆層。介電層PM1形成方法例如是旋轉塗佈法。在形成塗覆層之後，可再進行固化製程，以形成介電層PM1。導體結構CV1的厚度T1與介電層PM1的厚度H1的比例例如是1：1.1至1：1.6。介電層PM1的厚度H1是指介電層PM1的底表面的最低的高度至介電層PM1的頂表面的最低的高度之間的距離。
在一些實施例中，導體結構CV1的寬度L1與間隙寬度S1的比例L1/S1為1/2至12/1。在另一些實施例中，導體結構CV1的寬度L1與間隙寬度S1的比例L1/S1為1/2至10/1。導體結構CV1的寬度L1與虛設結構DY1的寬度D1的比例L1/D1例如是在1至10之間。藉由導體結構CV1與虛設結構DY1的厚度T1以及比例L1/S1、L1/D1的控制，本發明的重布線層RDL1的平坦 度(degree of planarization)DOP1可大於或等於95%。平坦度DOP1的定義如下：DOP1=[1-(h1/T1)]*100%
h1是指介電層PM1的頂表面的最高的高度與最低的高度之間的差；以及T1是指導體結構CV1的厚度。
在製程上，在形成重布線層RDL1的導體結構CV1與虛設結構DY1之後，可測量導體結構CV1的厚度T1。之後，再形成介電層PM1。其後，可對介電層PM1進行測量而得到H1與高度差h1。依據所得到的厚度T1與高度差h1可計算得到平坦度DOP1。當h1愈大時，平坦度DOP1愈小，表示重布線層RDL1的頂表面愈不平坦，介入損失(insertion loss)愈大。當h1愈小時，平坦度DOP1愈大，表示重布線層RDL1的頂表面愈平坦，介入損失愈小。當DOP1大於或等於95%時，電性損失可降到設計需求之內。
此外，當導體結構CV1的寬度L1愈大，則可使得平坦度DOP1達到95%的所述比例L1/D1的區間範圍愈大。導體結構CV1的寬度L1愈小，則可使得平坦度DOP1達到95%的所述比例L1/D1的區間範圍愈小。舉例來說，對於厚度為1至4微米、寬度L為大於100微米的導體結構而言，L1/D1控制在1/1至10/1的區間範圍內均可以使得平坦度DOP1達到95%；而對於厚度同為1至4微米但寬度L為10至20微米的導體結構而言，L1/D1 必須控制在1~2/1才可以使得平坦度DOP1達到95%。
當導體結構CV1的寬度L1寬度愈小，比例L1/S1達到愈小的數值以上即可以使得所述平坦度DOP1達到95%。當導體結構CV1的寬度L1寬度愈大，比例L1/S1必須愈大的數值才可以使得所述平坦度DOP1達到95%。舉例來說，對於厚度為4至8微米、寬度L介於10至20微米的導體結構而言，比例L1/S1大於或等於2即可以使得平坦度DOP達到95%；而對於同樣厚度為4至8微米、寬度L大於100微米的導體結構而言，比例L/S必須大於或等於10才可以使得平坦度DOP達到95%。
在一些實施例中，虛設結構DY1設置在每一個導體結構CV1的周圍。不同區域的導體結構CV1的周圍的虛設結構DY1的尺寸與密度可以相同或者不同。舉例來說，關鍵區(平坦度DOP大)的導體結構CV1的周圍設置的虛設結構DY1的尺寸較小於及/或密度較大於非關鍵區(平坦度DOP小)的導體結構CV1的周圍設置的小的虛設結構DY1的尺寸及/或密度。在另一些實施例中，虛設結構DY1設置在部分的導體結構CV1的周圍，而另一部分的導體結構CV1的周圍並未設置虛設結構。舉例來說，可以在關鍵區的導體結構CV1的周圍設置虛設結構DY1，而非關鍵區的導體結構CV1的周圍則無須設置虛設結構DY1。也就是說，非關鍵區的平坦度DOP1可以小於或等於關鍵區的平坦度DOP1。關鍵區例如是對於導體結構CV2有影響(例如是電性損失)的區域。 非關鍵區例如是對於導體結構CV2沒有影響的區域。
圖2A、3A、4A及5A的線I-I’的剖面如圖1A所示。參照圖1A、2A、3A、4A及5A，虛設結構DY1的形狀包括方形、圓形、多邊形、長條形及其組合。在重布線層RDL1中的虛設結構DY1可以具有單一種形狀的虛設結構DY1，或是具有多種形狀的虛設結構DY1。此外，虛設結構DY1的尺寸、長度等可以相同或是相異。在圖2A、3A、4A及5A中，虛設結構DY1排列成陣列或彼此平行排列，且虛設結構DY1具有單一種形狀且分別呈正方形、圓形、多邊形與長條狀。
虛設結構DY1的寬度D1可以相同或是相異。在一些實施例中，重布線層RDL1具有單一種寬度D1的虛設結構DY1。在另一些實施例中，重布線層RDL1具有2種或更多種寬度D1的虛設結構DY1。舉例來說，在平坦度要求較低之處的重布線層RDL1的虛設結構DY1的寬度D1可以大於平坦度要求較高之處的重布線層RDL1的虛設結構DY1的寬度D1。虛設結構DY1的寬度D1例如是小於40微米，例如是10微米至40微米之間，或是小於10微米。
虛設結構DY1可以是以固定的間隙寬度S1或是多種的間隙寬度S1設置於導體結構CV1之間。在一些實施例中，在重布線層RDL1的虛設結構DY1與導體結構CV1之間具有單一間隙寬度S1。在另一些實施例中，在重布線層RDL1的虛設結構DY1 與導體結構CV1之間具有2種或更多種間隙寬度S1。
在重布線層RDL1具有單一種寬度D1的虛設結構DY1的實施例中，以固定的間隙寬度S1設置虛設結構DY1，虛設結構DY1的寬度D1愈小，可以設置愈多的虛設結構DY1，虛設結構的分布愈平均，平坦度DOP1愈大，重布線層RDL1的表面高低起伏愈小，表面較為平整。反之，虛設結構DY1的寬度D1愈大，平坦度DOP1愈小，重布線層RDL1的高低起伏愈大，表面較不平整。
在重布線層RDL1具有單一種寬度D1的虛設結構DY1的實施例中，以固定的間隙寬度S1設置虛設結構DY1，則間隙寬度S1愈小，可以設置愈多的虛設結構DY1，虛設結構的分布愈平均，所塗佈的介電層PM1的高低起伏愈小，平坦度DOP1愈大。反之，間隙寬度S1愈大，所塗佈的介電層PM1的高低起伏愈大，平坦度DOP1愈小。虛設結構DY1與導體結構CV1之間的間隙寬度S1例如是小於80微米，例如是5微米至40微米之間。間隙寬度S1大於40微米，對於重布線層RDL1的平坦度的改善則變得非常有限。
藉由虛設結構DY1的設置以及比例L1/S1與比例L1/D1的控制，重布線層RDL1的平坦度DOP1可以從60%提升到75%以上，例如是75%至95%，甚至更高。
本發明實施例可以用於多層重布線層所組成的重布線結 構中。在重布線結構中，可以在其中的一層或多層重布線層中設置虛設結構，也可以在每一層的重布線層中設置虛設結構，如圖1B與1C所示。
請參照圖1B，重布線結構RDLS位於基底10上。重布線結構RDLS包括重布線層RDL1與重布線層RDL2。重布線層RDL2上方的導體結構CV3為關鍵圖案。關鍵圖案例如是高頻訊號線。
重布線層RDL1的平坦度DOP1可以小於或等於95%，例如65%或更低。在一些實例中，重布線層RDL1的結構與形成方法可以例如是以上述實施例所述之具有至少一個導體結構CV1、至少一個虛設結構DY1與介電層PM1的重布線層RDL1。在另一些實例中，重布線層RDL1的結構可以包括導體結構CV1，而不包括虛設結構DY1。在本實施例中，是以重布線層RDL具有導體結構CV1、虛設結構DY1以及介電層PM1來說明之。
在重布線層RDL1形成之後，未對介電層PM1進行額外的平坦化製程，直接於介電層PM1上形成重布線層RDL2。重布線層RDL2的結構可與重布線層RDL1相似或相異。
重布線層RDL2包括至少一個導體結構CV2、至少一個虛設結構DY2以及介電層PM2。在圖1B所示的實施例中，是以包括一個導體結構CV2、多個虛設結構DY2以及介電層PM2的重布線層RDL2來說明，但本發明不限於此。在另一實施例中， 重布線層RDL2包括多個導體結構CV2以及介電層PM2。在又一實施例中，重布線層RDL2包括多個導體結構CV2、一個虛設結構DY2以及介電層PM2。
導體結構CV2包括走線，其位於介電層PM1上。導體結構CV2還包括通孔(未示出)，其貫穿介電層PM1，連接導體結構CV2的走線與導體結構CV1的走線。虛設結構DY2設置於導體結構CV2周圍。虛設結構DY2為浮置，與導體結構CV2中的走線電性絕緣，且與導體結構CV1的走線或後續形成的構件電性絕緣。導體結構CV2具有寬度L2。寬度L2例如是導體結構CV2的關鍵尺寸。虛設結構DY2具有寬度D2。虛設結構DY2與導體結構CV2之間以及虛設結構DY2彼此之間具有間隙寬度S2。在另一些實施例中，重布線層RDL2也可以不包括多個虛設結構DY2，如圖7所示，其後再詳述之。
介電層PM2覆蓋導體結構CV2與虛設結構DY2之間及其表面上。介電層PM2包括聚合物，例如是感光型聚醯亞胺(PSPI)、聚醯亞胺(polyimide)、聚苯並唑(PBO)以及苯並環丁烯(BCB)等。介電層PM2為未經平坦化製程(例如是化學機械研磨製程)的塗覆層。介電層PM2形成方法例如是旋轉塗佈法。導體結構CV2的厚度T2與介電層PM2厚度H2的比例例如是1：1.1至1：1.6。介電層PM2的厚度H2是指介電層PM2的底表面的最低高度至介電層PM2的頂表面的最低的高度之間的距離。
本發明實施例的重布線層RDL2的平坦度DOP2可大於或等於95%。重布線層RDL2的平坦度DOP2的定義如下：DOP2=[1-(h2/T2)]*100%
h2是指介電層PM2的頂表面的最高的高度與最低的高度之間的差；以及T2是指導體結構CV2的厚度。
虛設結構DY2的形狀、尺寸、設置方式可以與虛設結構DY1的形狀、尺寸、設置方式相似，於此不再贅述。
虛設結構DY2的寬度D2可與導體結構CV2的寬度L2相等，但不以此為限。導體結構CV2的寬度L2與虛設結構DY2的寬度D2的比例L2/D2例如是在1至10之間。當導體結構CV2的寬度L2愈大，則可使得平坦度DOP2達到95%的所述比例L2/D2的區間範圍愈大。導體結構CV2的寬度L2愈小，則可使得平坦度DOP2達到95%的所述比例L2/D2的區間範圍愈小。
導體結構CV2的寬度L2與間隙寬度S2的比例L2/S2例如是為1/2至12/1。在另一些實施例中，導體結構CV2的寬度L2與間隙寬度S2的比例L2/S2為1/2至10/1。當導體結構CV2的寬度L2寬度愈小，比例L2/S2達到愈小的數值以上即可以使得所述平坦度DOP2達到95%。當導體結構CV2的寬度L2寬度愈大，比例L2/S2必須愈大的數值才可以使得所述平坦度DOP2達到95%。
在一些實施例中，藉由虛設結構DY2的設置，重布線層 RDL2的平坦度DOP2可以從60%提升到75%以上，例如是75%至95%，甚至更高。重布線層RDL2的平坦度DOP2可以等於或高於重布線層RDL1的平坦度DOP1。
此外，在圖1B中，導體結構CV2與導體結構CV1，在縱向上完全重疊。虛設結構DY2與虛設結構DY1部分重疊。導體結構CV2與虛設結構DY1未重疊。虛設結構DY2與導體結構CV1未重疊。然而，本發明實施例不限於此。導體結構CV2與導體結構CV1的延伸方向可以相同或相異，在縱向上可以完全重疊、部分重疊或未重疊。虛設結構DY2與虛設結構DY1可以在縱向上完全重疊、部分重疊或未重疊。導體結構CV2與虛設結構DY1可以在縱向上完全重疊、部分重疊或未重疊。虛設結構DY2與導體結構CV1可以在縱向上完全重疊、部分重疊或未重疊。圖2B、3B、4B、5B繪示出數個實施例來說明各種重布線結構RDLS。
請參照圖2B、3B、4B、5B，本發明實施例的重布線層RDL1與RDL2的導體結構CV1與導體結構CV2的延伸方向相異，在縱向上部分重疊。虛設結構DY2與虛設結構DY1可以在縱向上部分重疊或未重疊。導體結構CV2與虛設結構DY1在縱向上未重疊。虛設結構DY2與導體結構CV1在縱向上完全重疊。
在實施例中，虛設結構DY1與DY2分別呈正方形塊狀、圓形、多邊形與長條狀，如圖2B、3B、4B、5B所示。虛設結構DY1與虛設結構DY2分別具有單一種形狀或多種形狀。虛設結構 DY1與虛設結構DY2的形狀可以相同或相異。虛設結構DY2的尺寸小於虛設結構DY1的尺寸，但不以此為限。虛設結構DY1的寬度與導體結構CV1的相等，虛設結構DY2的寬度與導體結構CV2的相等，但不以此為限。
導體結構CV1的寬度L1與間隙寬度S1的比例以及導體結構CV2的寬度L2與間隙寬度S2的比例分別為1/2至12/1。在另一些實施例中，導體結構CV1的寬度L1與間隙寬度S1的比例以及導體結構CV2的寬度L2與間隙寬度S2的比例為1/2至10/1。重布線層RDL1與RDL2的平坦度DOP1與平坦度DOP2可大於75%，甚至達到95%，或更大。
將虛設結構DY1與DY2分別設置在導體結構CV1與CV2的周圍，可使得重布線層RDL1與RDL2具有平整的頂表面，有助於RDL3製程的進行，提升製程的良率，並可使得作為高頻訊號傳輸線的導體結構CV3具有良好的電性。
參照圖1C，在一些實施例中，重布線結構RDLS包括重布線層RDL1、RDL2與RDL3。重布線層RDL3位於重布線層RDL2上。重布線層RDL3上方的導體結構CV4為關鍵圖案。關鍵圖案例如是高頻訊號線。
重布線層RDL1、RDL2的平坦度DOP1與DOP2可以小於或等於95%，例如65%或更低。在一些實施例中，重布線層RDL1、RDL2的結構與形成方法可以例如是以上述實施例所述之 具有至少一個導體結構CV1、至少一個虛設結構DY1與介電層PM1的重布線層RDL1以及具有至少一個導體結構CV2、至少一個虛設結構DY2與介電層PM2的重布線層RDL2。在另一些實實例中，重布線層RDL1的結構可以包括導體結構CV1，而不包括虛設結構DY1；重布線層RDL2的結構也可以包括導體結構CV2，而不包括虛設結構DY2。在本實施例中，是以重布線層RDL1具有一個導體結構CV1、多個虛設結構DY1與介電層PM1以及重布線層RDL2具有一個導體結構CV2、多個虛設結構DY2以及介電層PM2來說明之。
在重布線層RDL2形成之後，未對介電層PM2進行額外的平坦化製程，直接於介電層PM2上形成重布線層RDL3。重布線層RDL3的結構可與重布線層RDL2相似或相異。
重布線層RDL3包括至少一個導體結構CV3、至少一個虛設結構DY3以及介電層PM3。在圖1C所示的實施例中，是以包括一個導體結構CV3、多個虛設結構DY3以及介電層PM3的重布線層RDL3來說明，但本發明不限於此。在另一實施例中，重布線層RDL3包括多個導體結構CV3、多個虛設結構DY3以及介電層PM3。
導體結構CV3包括走線，其位於介電層PM2上。導體結構CV3還包括通孔(未示出)，其貫穿介電層PM2，連接導體結構CV3的走線與導體結構CV2的走線。虛設結構DY3設置在導 體結構CV3周圍。虛設結構DY3為浮置，與導體結構CV3中的走線電性絕緣，且與導體結構CV2的走線或後續形成的構件電性絕緣。導體結構CV3具有寬度L3。寬度L3例如是導體結構CV3的關鍵尺寸。虛設結構DY3具有寬度D3。虛設結構DY3與導體結構CV3之間以及虛設結構DY3彼此之間具有間隙寬度S3。在另一些實施例中，重布線層RDL3不包括多個虛設結構DY3(未示出)。
介電層PM3覆蓋導體結構CV3與虛設結構DY3之間及其表面上。介電層PM3的材料與形成方法可與介電層PM2相同或相異。介電層PM3為未經平坦化製程(例如是化學機械研磨製程)的塗覆層。導體結構CV3的厚度T3與介電層PM3厚度H3的比例例如是1：1.1至1：1.6。介電層PM3厚度H3是指介電層PM3的底表面的最低高度至介電層PM3的頂表面的最低的高度之間的距離。
同樣地，經由測量可以得到介電層PM3的厚度H3、介電層PM3的頂表面的最高的高度與最低的高度之間的差h3以及導體結構CV3的高度T3，進而得到重布線層RDL3的平坦度DOP3。重布線層RDL3的平坦度DOP3的定義如下：DOP3=[1-(h3/T3)]*100%
h3是指介電層PM3的頂表面的最高的高度與最低的高度之間的差；以及 T3是指導體結構CV3的厚度。
重布線層RDL3的平坦度DOP3可以與重布線層RDL1的平坦度DOP1相同或相異，也可以與重布線層RDL2的平坦度DOP2相同或相異。在一些實施例中，平坦度DOP3大於或等於平坦度DOP2或DOP1。舉例來說，平坦度DOP1與平坦度DOP2為小於75%，平坦度DOP3為95%或大於95%。
以下參照圖2C、3C、4C、5C，舉數個實施例來說明各種重布線結構RDLS。
參照圖2C、3C、4C、5C，在一些實施例中，晶片將設置於重布線層RDL3上，考量電性傳遞問題，因而將高頻訊號傳輸線設計於重布線層RDL3上方，以縮短高頻訊號傳輸線與晶片的距離。也就是，重布線層RDL3上方的導體結構CV4(未示出)為關鍵圖案。此處所述的關鍵圖案可以是指其下方的層或結構必須具有足夠的平坦度。由於虛設結構DY1、DY2的設置已可以使得重布線層RDL2具有足夠的的平坦度，因此，重布線層RDL3已無須配置虛設結構DY3，且導體結構CV3可設計需求任意配置，因此在此例中未將導體結構CV3繪示出來。
在一些實施例中，導體結構CV1、CV2、CV3均呈長條狀。導體結構CV1、CV2、CV3的寬度可以相同或相異。導體結構CV1、CV2、CV3的延伸方向可以相同或是相異，在縱向上可以完全重疊、部分重疊或未重疊。虛設結構DY2與虛設結構DY1 可以在縱向上完全重疊、部分重疊或未重疊。導體結構CV3與虛設結構DY2可以在縱向上完全重疊、部分重疊或未重疊。
若不設置虛設結構DY1與/或DY2，重布線層RDL1與RDL2將因為平坦度DOP1與DOP2過低而導致重布線層RDL1與RDL2的高低起伏過大，導致RDL3的製程不易進行，造成製程良率上的問題，或使得導體結構CV3的電性發生問題。
在以上的實施例中，在重布線層RDL1與RDL2均分別設置虛設結構DY1與DY2。然而，可以選擇性在重布線層RDL1或RDL2設置虛設結構DY1或DY2，如圖6與圖7所示。
參照圖6，在一些實施例中，在重布線層RDL2設置虛設結構DY2，而重布線層RDL1不設置虛設結構DY1，只要做為關鍵圖案(例如高頻訊號傳輸線)的導體結構CV3所著陸的重布線層RDL2的平坦度DOP2可以達到所需(例如95%)即可。
參照圖7，在另一些實施例中，在重布線層RDL1設置虛設結構DY1，而重布線層RDL2不設置虛設結構DY2，只要關鍵圖案(例如高頻訊號傳輸線)的導體結構CV3所著陸的重布線層RDL2的平坦度可以達到所需(例如95%)即可。
此外，在以上的實施例中，虛設結構是設置於重布線結構中。在其他實施例中，於重布線結構下方的凸塊下金屬層結構UBM中也可以設置虛設結構，如圖8、圖13與圖18所示。
參照圖8、圖13與圖18，重布線結構RDLS包括重布線 層RDL1、RDL2與RDL3。重布線層RDL3的導體結構CV3為關鍵圖案，例如為高頻訊號傳輸線。重布線層RDL1下方的凸塊下金屬層結構UBM中除導體結構CV0與介電層PM0之外，還包括虛設結構DY0。
凸塊下金屬層結構UBM包括至少一個導體結構CV0、至少一個虛設結構DY0以及介電層PM0。在圖8、13、18所示的實施例中，是以包括一個導體結構CV0、多個虛設結構DY0以及介電層PM0的凸塊下金屬層結構UBM來說明，但本發明不限於此。在另一實施例中，凸塊下金屬層結構UBM包括多個導體結構CV0以及介電層PM0。在又一實施例中，凸塊下金屬層結構UBM包括多個導體結構CV0、一個虛設結構DY0以及介電層PM0。
導體結構CV0位於基底10上。導體結構CV0例如是銅柱。虛設結構DY0設置於所述多個導體結構CV0之間。虛設結構DY0為浮置，與導體結構CV0電性絕緣，且與後續形成的導體結構CV1電性絕緣。導體結構CV0具有寬度L0。寬度L0例如是導體結構CV0的關鍵尺寸。虛設結構DY0具有寬度D0。虛設結構DY0與導體結構CV0之間以及虛設結構DY0彼此之間具有間隙寬度S0。
介電層PM0覆蓋導體結構CV0與虛設結構DY0之間及其表面上。介電層PM0包括聚合物，例如是感光型聚醯亞胺(Photosensitive PI；PSPI)、聚醯亞胺(polyimide)、聚苯並唑(PBO) 以及苯並環丁烯(BCB)等。介電層PM0為未經平坦化製程(例如是化學機械研磨製程)的塗覆層。介電層PM0形成方法例如是旋轉塗佈法。
本發明實施例的重布線層凸塊下金屬層結構UBM的平坦度DOP0可大於或等於95%。平坦度DOP0的定義如下：DOP0=[1-(h0/T0)]*100%
h0是指介電層PM0的頂表面的最高的高度與最低的高度之間的差；以及T0是指導體結構CV0的高度。
在一些實施例中，導體結構CV0的寬度L0與間隙寬度S0的比例為1/2至12/1。在另一些實施例中，導體結構CV0的寬度L0與間隙寬度S0的比例為1/2至10/1。在本實施例中，藉由虛設結構DY0的設置，凸塊下金屬層結構UBM的平坦度DOP0可以從60%提升到75%以上，例如是75%至95%，甚至更高。凸塊下金屬層結構UBM的平坦度DOP0可以與重布線層RDL1的平坦度DOP1或重布線層RDL2的平坦度DOP2相同或相異。在一些實施例中，平坦度DOP0大於或等於平坦度DOP1或平坦度DOP2。在另一些實施例中，平坦度DOP0小於或等於平坦度DOP1或平坦度DOP2。
虛設結構DY0可以具有單一種形狀或多種形狀。虛設結構DY0的形狀呈正方形塊狀、多邊形或圓點狀與長條狀，分別如圖9至圖12、圖14至圖17以及圖19至圖22所示。
虛設結構DY0的寬度L0可以與導體結構CV0的寬度相等，但不以此為限。各個虛設結構DY0的寬度D0可以相同或是相異。導體結構CV0的寬度L0與虛設結構DY0的寬度D0的比例L0/D0例如是在1至10之間。
在一些實施例中，凸塊下金屬層結構UBM的虛設結構DY0具有單一種寬度D0。在另一些實施例中，凸塊下金屬層結構UBM具有2種或更多種寬度D0的虛設結構DY0。虛設結構DY0可以是以固定的間隙寬度S0或是多種的間隙寬度S0設置於導體結構CV0之間。在一些實施例中，在凸塊下金屬層結構UBM的虛設結構DY0與導體結構CV0之間具有單一間隙寬度S0。在另一些實施例中，在凸塊下金屬層結構UBM的虛設結構DY0與導體結構CV0之間具有2種或更多種間隙寬度S0。在一些實施例中，導體結構CV0的寬度L0與間隙寬度S0的比例為1/2至12/1。在另一些實施例中，虛設結構DY0的寬度L0與間隙寬度S0的比例為1/2至10/1。
當導體結構CV0的寬度L0愈大，則可使得平坦度DOP0達到95%的所述比例L0/D0的區間範圍愈大。導體結構CV0的寬度L0愈小，則可使得平坦度DOP0達到95%的所述比例L0/D0的區間範圍愈小。當導體結構CV0的寬度L0寬度愈小，比例L0/S0達到愈小的數值以上即可以使得所述平坦度DOP0達到95%。當導體結構CV0的寬度L0寬度愈大，比例L0/S0必須愈大的數值 才可以使得所述平坦度DOP0達到95%。
在本發明的實施例中，藉由虛設結構DY0的設置，凸塊下金屬層結構UBM的平坦度DOP0可以從60%提升到75%以上，例如是75%至95%，甚至更高。
在凸塊下金屬層結構UBM的上方可以只覆蓋單一層重布線層(未示出)或是覆蓋具有多層重布線層的重布線結構RDLS，如圖8至圖22所示。
參照圖8、圖13與圖18，在凸塊下金屬層結構UBM的上方的重布線結構RDLS包括重布線層RDL1、RDL2與RDL3。
在圖8中的凸塊下金屬層結構UBM包括多個導體結構CV0、虛設結構DY0以及介電層PM0。重布線層RDL1包括多個導體結構CV1、虛設結構DY1以及介電層PM1。重布線層RDL2包括多個導體結構CV2、虛設結構DY2以及介電層PM2。重布線層RDL3包括多個導體結構CV3以及介電層PM3。
參照圖8，凸塊下金屬層結構UBM以及重布線層RDL1、RDL2、RDL3的導體結構CV0、CV1、CV2、CV3例如均呈長條狀。導體結構CV0的寬度L0與CV1、CV2、CV3的寬度L1、L2、L3可以相同或相異。導體結構CV0的延伸方向可以與CV1、CV2、CV3的延伸方向可以相同或是相異。導體結構CV0與導體結構CV1，在縱向上完全重疊。虛設結構DY0與虛設結構DY1完全重疊。導體結構CV0與虛設結構DY1未重疊。虛設結構DY0與導 體結構CV1未重疊。然而，本發明實施例不限於此。導體結構CV0與導體結構CV1的延伸方向可以相同或相異，在縱向上可以完全重疊、部分重疊或未重疊。虛設結構DY0與虛設結構DY1可以在縱向上完全重疊、部分重疊或未重疊。導體結構CV0與虛設結構DY1可以在縱向上完全重疊、部分重疊或未重疊。虛設結構DY0與導體結構CV1可以在縱向上完全重疊、部分重疊或未重疊。圖9至12繪示出數個實施例來說明各種重布線結構RDLS。
在圖9至圖12的實施例中，虛設結構DY0與DY1分別呈正方形塊狀、圓形、多邊形與長條狀。虛設結構DY0與DY1分別具有單一種形狀，但不以此為限。虛設結構DY1的寬度D1小於虛設結構DY0的寬度D0，但不以此為限。虛設結構DY0的寬度與導體結構CV0的相等，虛設結構DY1的寬度與導體結構CV1的相等，但不以此為限。虛設結構DY0與虛設結構DY1的位置可以完全重疊、部分重疊或未重疊。同樣地，虛設結構DY0與導體結構CV1的位置可以完全重疊、部分重疊或未重疊。
在本例中，藉由虛設結構DY0與DY1的設置，重布線層RDL2已可達到所需的平坦度，因此，重布線層RDL2可以不需要設置虛設結構DY2且重布線層RDL2、RDL3的導體結構CV2、CV3可以依據設計或需要配置在任意的位置，因而，在圖9至圖12中並未將重布線層RDL2、RDL3繪示出來。
凸塊下金屬層結構UBM的平坦度DOP0、重布線層RDL1 的平坦度DOP1以及重布線層RDL2的平坦度DOP2可達到95%，或更大。重布線層RDL3的平坦度DOP3可大於75%，甚至達到95%，或更大。
參照圖13，在另一些實施例中，重布線層RDL2不具有虛設結構DY2。藉由凸塊下金屬層結構UBM的虛設結構DY0以及重布線層RDL1的虛設結構DY1的設置，重布線層RDL2即可具有高的平坦度DOP2，使得重布線層RDL3的導體結構CV3可以形成在平坦的重布線層RDL2上。圖14、15、16與17繪示出數個實施例來說明各種重布線結構RDLS。
請參照圖14、15、16與17，凸塊下金屬層結構UBM、重布線層RDL1的導體結構CV0與CV1均呈長條狀，但延伸方向相異，而部分重疊。導體結構CV0的寬度L0與CV1的寬度L1可以相同或相異。在圖14至圖17的實施例中，虛設結構DY0與DY1的形狀與寬度，可參照以上參照圖9至圖12的虛設結構DY0與DY1的說明，於此不再贅述。在本例中，藉由虛設結構DY0與DY1的設置，重布線層RDL2已可達到所需的平坦度，因此，重布線層RDL2可以不需要設置虛設結構DY2且重布線層RDL2、RDL3的導體結構CV2、CV3可以依據設計或需要配置在任意的位置，因而，在圖14至圖17中並未將重布線層RDL2、RDL3繪示出來。
凸塊下金屬層結構UBM的平坦度DOP0與重布線層 RDL1的平坦度DOP1可達到95%，或更大。重布線層RDL2的平坦度DOP2與重布線層RDL3的平坦度DOP3可大於75%，甚至達到95%，或更大。
參照圖18，在一些實施例中，重布線層RDL1不包括虛設結構，藉由在凸塊下金屬層結構UBM、重布線層RDL2中設置虛設結構DY0、DY2，重布線層RDL2即可具有高的平坦度DOP2，使得重布線層RDL3的導體結構CV3可以形成在具有高平坦度的重布線層RDL2上。因此，在重布線層RDL1的導體結構CV1周圍可以不設置虛設結構DY1。圖19至22繪示出數個實施例來說明各種重布線結構RDLS。
參照圖19至圖22，凸塊下金屬層結構UBM、重布線層RDL1、RDL2的導體結構CV0、CV1、CV2均呈長條狀。導體結構CV0、CV2、CV1的寬度可以相同或相異。在圖19至圖22的實施例中，導體結構CV0、CV1、CV2的延伸方向可以相同或是相異。導體結構CV0的延伸方向與導體結構CV1、CV2的延伸方向相異，而且與導體結構CV1、CV2部分重疊。導體結構CV2與CV1的延伸方向相同，而部分重疊。
在圖19至圖22的實施例中，虛設結構DY0與DY2分別呈正方形、圓形、多邊形與長條狀。虛設結構DY0與DY2分別具有單一種形狀，但不以此為限。虛設結構DY2的尺寸小於虛設結構DY0的尺寸，但不以此為限。虛設結構DY0的寬度可以與導體 結構CV0的相等，虛設結構DY2的寬度與導體結構CV2的相等，但不以此為限。虛設結構DY0與虛設結構DY2的位置可以完全重疊、部分重疊或未重疊。同樣地，虛設結構DY0與導體結構CV2的位置可以完全重疊、部分重疊或未重疊。虛設結構DY0與導體結構CV1的位置可以完全重疊、部分重疊或未重疊。在圖19至22中，虛設結構DY0與虛設結構DY2的位置可以完全重疊或部分重疊。虛設結構DY0與導體結構CV2的位置未重疊。虛設結構DY0與導體結構CV1的位置部分重疊，但不以此為限。為避免圖面過於複雜，在圖19至圖22中並未將重布線層RDL3繪示出來。
凸塊下金屬層結構UBM的平坦度DOP0與重布線層RDL1的平坦度DOP1以及重布線層RDL2的平坦度DOP2可達到95%，或更大。重布線層RDL3的平坦度DOP3可大於75%，甚至達到95%，或更大。在本例中，藉由虛設結構DY0與DY2的設置，重布線層RDL2已可達到所需的平坦度，因此，重布線層RDL1可以不需要設置虛設結構DY1且重布線層RDL2、RDL3的導體結構CV2、CV3可以依據設計或需要配置在任意的位置，因而，在圖19至圖22中並未將重布線層RDL3繪示出來。
在一些實施例中，以上所述的凸塊下金屬層結構UBM與重布線結構RDLS是獨立的構件。在另一些實施例中，以上所述的凸塊下金屬層結構UBM也可以視為重布線結構RDLS的一部分。
圖23與圖24為依據本發明實施例的一種重布線結構及凸塊下金屬層結構的製造流程圖，請參照圖23的步驟S10，本發明實施例之重布線層與球下金屬層的製造方法，可以先依據實際的需要設計凸塊下金屬層結構UBM以及各層重布線層的導線結構。步驟S12，確認關鍵圖案的位置。關鍵圖案例如是設置在重布線層RDL3的高頻訊號線。步驟S14，確認關鍵圖案下方各導體結構的厚度、線寬與間隙寬度，例如是凸塊下金屬層結構UBM、RDL1、RDL2的厚度、線寬與間隙寬度。步驟S16，確認各介電層的厚度及其材料之黏滯係數。
步驟S20，進行凸塊下金屬層結構UBM的虛設結構的設置。在進行凸塊下金屬層結構UBM的虛設結構的設置時，包括設定虛設結構的尺寸(例如寬度、長度、直徑)、虛設結構與導體結構之間的間隙寬度以及虛設結構之間的間隙寬度。
步驟S22，將各層的製程參數帶入模擬結構中，以模擬關鍵圖案的電性。
若步驟S22所模擬關鍵圖案的電性符合所需則可直接將凸塊下金屬層結構UBM、RDL1、RDL2以及RDL3的圖面產出，而無須再於重布線層RDL1、RDL2或RDL3中設置虛設結構，如步驟S24所述。
若步驟S22所模擬關鍵圖案的電性不符合所需，則進行步驟S30或步驟S40，或重新回到步驟S20。重新回到步驟S20， 可以以不同寬度的虛設結構以及不同間隙寬度設置虛設結構。
在一些實施例中，可以省略步驟S20至24，而在步驟S16之後，直接進行步驟S30或步驟S40。
步驟S30，進行重布線層RDL1的虛設結構的設置。在進行RDL1的虛設結構的設置時，包括設定虛設結構的尺寸(例如寬度、長度、直徑)、虛設結構與導體結構之間的間隙寬度以及虛設結構之間的間隙寬度。
步驟S32，將各層的製程參數帶入模擬結構中，以模擬關鍵圖案的電性。
若步驟S32所模擬關鍵圖案的電性符合所需則可直接將凸塊下金屬層結構UBM、RDL1、RDL2以及RDL3的圖面產出，而無須再於重布線層RDL2或RDL3中設置虛設結構，如步驟S34所述。
若步驟S32所模擬關鍵圖案的電性不符合所需，則進行步驟S40，或重新回到步驟S20或步驟S30。重新回到步驟S20或S30，可以以不同寬度的虛設結構以及不同間隙寬度設置虛設結構。
步驟S40，進行RDL2的虛設結構的設置。在進行RDL2的虛設結構的設置時，包括設定虛設結構的尺寸(例如寬度、長度、直徑)、虛設結構與導體結構之間的間隙寬度以及虛設結構之間的間隙寬度。
步驟S42，將各層的製程參數帶入模擬結構中，以模擬關鍵圖案的電性。
若步驟S42所模擬關鍵圖案的電性符合所需，則可直接將凸塊下金屬層結構UBM、RDL1、RDL2以及RDL3的圖面產出，而無須再於重布線層RDL3中設置虛設結構，如步驟S44所述。
若步驟S42所模擬關鍵圖案的電性不符合所需，則重新回到步驟S20、S30或S40，以不同寬度的虛設結構以及不同間隙寬度設置虛設結構。
參照圖24，在圖面產出之後，進行步驟S52，將圖面的圖案轉移到光罩上，再進行步驟S54，將光罩的圖案轉移到光阻層。之後，進行步驟S56，再將圖案化的阻層的圖案經由蝕刻製程轉移到導體層，以形成導體結構與虛設結構。這一些步驟可以配合圖25A至圖25H來說明之。
圖25A至圖25H是依照本發明實施例之一種封裝結構的製造方法的流程剖面圖。
請參照圖25A，於基底10上先形成離型層12，之後再形成凸塊下金屬層結構UBM。凸塊下金屬層結構UBM包括導體結構CV0、虛設結構DY0與介電層PM0。導體結構CV0與虛設結構DY0電性不連接。導體結構CV0與虛設結構DY0可以依照圖24之步驟S52至S56來形成之。介電層PM0是在導體結構CV0與虛設結構DY0形成之後才形成。
請參照圖25B與25C，將未經過平坦化的介電層PM0圖案化，以界定通孔開口(未示出)。之後，在介電層PM0上以及通孔開口之中形成導體結構CV1與虛設結構DY1，之後再形成介電層PM1。導體結構CV1、虛設結構DY1與介電層PM1形成重布線層RDL1。導體結構CV1包括走線t1與通孔v1。導體結構CV1的走線t1藉由通孔v1與導體結構CV0電性連接。虛設結構DY1設置於導體結構CV1周圍。虛設結構DY1為浮置，與導體結構CV1以及CV0電性絕緣，且與虛設結構DY0電性絕緣。導體結構CV1與虛設結構DY1可以依照圖24之步驟S52至S56來形成之。介電層PM1是在導體結構CV1與虛設結構DY1形成之後才形成，以覆蓋導體結構CV1與虛設結構DY1。
請參照圖25D至25G，依照重布線層RDL1的方法形成重布線層RDL2與RDL3。重布線層RDL2包括彼此電性不連接的導體結構CV2與虛設結構DY2以及介電層PM2。導體結構CV2包括走線t2與通孔v2。導體結構CV2的走線t2藉由通孔v2與導體結構CV1電性連接。虛設結構DY2設置於導體結構CV2周圍。虛設結構DY2為浮置，與導體結構CV2以及CV1電性絕緣。介電層PM2覆蓋導體結構CV2與虛設結構DY2。重布線層RDL3包括導體結構CV3與介電層PM3。導體結構CV3包括走線t3與通孔v3。導體結構CV3的走線t3藉由通孔v3與導體結構CV2電性連接。介電層PM3覆蓋導體結構CV3。
請參照圖25H，將未經過平坦化的介電層PM3圖案化，以界定通孔開口的位置。之後，在介電層PM0上以及通孔開口之中形成連接端14。其後，再將連接端14與晶粒16接合。
在本實施例中，凸塊下金屬層結構UBM的平坦度DOP0、重布線層RDL1的平坦度DOP1以及重布線層RDL2的平坦度DOP2可達到95%，或更大。因此，重布線層RDL3的導體結構CV3可以形成在具有高平坦度的重布線層RDL2上。
模擬例一
模擬各種重布線層RDL的平坦度DOP對上層走線的電性的影響，其結果如圖26所示。依據圖26的結果顯示隨著DOP降低，則介入損失明顯增加。當DOP超過95%時，電性損失可降到設計需求之內。
模擬例二
分別以厚度為10μm、寬度L的正方形或長條形銅導體結構做為重布線層RDL的虛設結構，並以寬度L的1倍以及2倍的間隙寬度S將虛設結構分別排列成陣列。之後，塗佈厚度為導體結構的厚度的1.1倍至1.6倍的PSPI介電層，以模擬重布線層RDL的平坦度DOP，結果如表1所示。
Figure 109132250-A0305-02-0033-1
Figure 109132250-A0305-02-0034-2
模擬比較例一
在不同寬度的單一銅導體結構上塗佈厚度為導體結構的厚度的1.1倍至1.6倍的PSP1介電層，以模擬重布線層RDL的平坦度DOP，結果如表2所示。
Figure 109132250-A0305-02-0034-3
由表1與2的結果顯示銅導體結構的寬度愈小，平坦度 DOP愈大。但是寬度為10μm的銅接墊的平坦度DOP仍無法達到95%。具有多個虛設結構設置的重布線層RDL的平坦度DOP大於只有單個虛設結構的重布線層RDL的平坦度DOP。虛設結構的寬度L與間隙寬度S的比例為1：1的重布線層RDL的平坦度DOP大於虛設結構的寬度L與間隙寬度S的比例為1：2的重布線層RDL的平坦度DOP。此外，具有正方形的虛設結構的重布線層RDL的平坦度DOP略大於具有長方形的虛設結構的重布線層RDL的平坦度DOP。
模擬例三
將不同寬度L的正方形銅導體結構做為虛設結構，並以不同的間隙寬度S排列成陣列。之後，塗佈厚度為導體結構的厚度的1.1倍至1.6倍的PSPI介電層，以模擬重布線層RDL的平坦度DOP，結果如表3所示。
Figure 109132250-A0305-02-0035-4
Figure 109132250-A0305-02-0036-5
表3的結果顯示：在虛設結構的寬度相同的情況下，間隙的寬度愈小時，虛設結構的密度愈高，平坦度DOP愈大。例如在虛設結構的寬度為10微米的例子中，間隙的寬度從20微米改變為5微米，平坦度DOP從86.9%上升到99.4%。
再者，對於寬度為10微米的虛設結構而言，將比例L/S控制在1，平坦度DOP可以達到95.9%。對於寬度為20微米的虛設結構而言，將比例L/S控制在1，平坦度DOP可以達到83.3%。對於寬度為40微米的虛設結構而言，將比例L/S控制在1，平坦 度DOP才59.8%。換言之，寬度小的虛設結構所得到的平坦度DOP會大於寬度大的虛設結構所得到的平坦度DOP。寬度小的虛設結構具有小的比例L/S即可得到相當大的平坦度DOP，寬度大的虛設結構必須具有較大的比例L/S才能得到相同的平坦度DOP。
模擬例四
以不同厚度以及不同寬度L的銅做為RDL的導體結構，並在導體結構周圍以不同的間隙寬度S設置虛設結構，之後，塗佈厚度為導體結構的厚度的1.1至1.6倍的PSPI介電層。模擬平坦度DOP為95%所需的導體結構的寬度L與間隙寬度S的比例L/S以及導體結構的寬度L與虛設結構的寬度D的比例範圍，結果如表4所示。
Figure 109132250-A0305-02-0037-6
Figure 109132250-A0305-02-0038-7
表4的結果顯示，對厚度為1至8微米，甚至大於8微米的導體結構而言，將導體結構的寬度L與間隙的寬度S的比例控制在大於1/2，平坦度DOP可達到95%。
再者，對寬度大於100微米的導體結構而言，厚度1至4微米的導體結構的比例L/S控制在大於或等於8，重布線層RDL的平坦度DOP即可達到95%；而厚度大於或等於8微米的導體結構的比例L/S則必須控制在大於或等於12，重布線層RDL的平坦度DOP才可達到95%。相對於厚度小的導體結構，厚度大的導體結構必須具有較大的比例L/S，重布線層RDL才能具有相同的平坦度。
此外，對於相同厚度的導體結構而言，導體結構的寬度L愈大，則比例L/S必須愈大才可以使得平坦度DOP達到95%。舉例來說，對於厚度為4至8微米、寬度L小於10微米的導體結構而言，比例L/S大於或等於3/2即可以使得平坦度DOP達到95%；而對於同樣厚度為4至8微米、寬度L大於100微米的導體結構而言，比例L/S必須大於或等於10/1才可以使得平坦度DOP達到95%。
對厚度為1至8微米，甚至大於8微米的導體結構而言，將導體結構的寬度L與虛設結構的寬度D的比例控制在1：1至10：1之間，平坦度DOP可達到95。
此外，相對於厚度相同但寬度L較小的導體結構，寬度L較大的導體結構其比例L/D在一個較寬的區間範圍內，即可以使得平坦度DOP達到95%。相對於厚度相同但寬度L較大的導體結構，寬度L較小的導體結構的比例L/D的區間範圍必須縮小，才可以使得平坦度DOP達到95%。也就是說，導體結構寬度L愈大，則可使得平坦度DOP達到95%的比例L/D的區間範圍愈大。
舉例來說，對於厚度為4至8微米、寬度L為大於100微米的導體結構而言，比例L/D控制在1/1至10/1的區間範圍內均可以使得平坦度DOP達到95%；而對於厚度同為4至8微米但寬度L小於10微米的導體結構而言，比例L/D必須控制在1才可以使得平坦度DOP達到95%。
模擬例五
以厚度T1為9μm以及寬度L1為10μm的銅做為RDL的導體結構CV1，並在導體結構周圍以10μm的間隙寬度S1設置寬度D1為10μm的銅，以做為RDL1的虛設結構DY1。之後，塗佈厚度為導體結構CV1的厚度的1.1至1.6倍的PSPI介電層PM1，以形成重布線層RDL1。之後，在重布線層RDL1上形成重布線層RDL2。RDL2的導體結構CV2為厚度T2為5μm、寬度L2為5μm、間隙寬度S2為3μm的銅。介電層PM2為導體結構CV2的厚度的1.1至1.6倍的PSPI。其後，在RDL2上形成重布線層RDL3。RDL3的導體結構CV3為厚度T3為2μm、寬度L3為2μm、間隙寬度S3 為2μm的銅。介電層PM3為導體結構CV3的厚度的1.1至1.6倍的PSPI。
模擬比較例二
模擬比較例二的RDL1、RDL2與RDL3相似於模擬例五的RDL1、RDL2與RDL3，但RDL1不包含虛設結構DY1。
結果顯示：在模擬比較例二中，不包含虛設結構DY1的重布線層RDL1的平坦度為60%。而在模擬例五中包含虛設結構DY1的重布線層RDL1的平坦度可達到95%。這表示虛設結構DY1的設置有助於提升重布線層RDL1的平坦度。
本發明實施例藉由在重布線層的導體結構周圍加入虛設結構，藉由虛設結構的寬度以及其與導體結構之間的間隙寬度的控制，可以將重布線層的平坦度提升至95%，藉以改善上層的導體結構的製程良率，減少上層的導體結構的電性損失。
雖然本申請已以實施例揭露如上，然其並非用以限定本申請，任何所屬技術領域中具有通常知識者，在不脫離本申請的精神和範圍內，當可作些許的更動與潤飾，故本申請的保護範圍當視後附的申請專利範圍所界定者為準。
10:基底
CV1、CV2:導體結構
D1、L1:寬度
DY1:虛設結構
H1、T1:厚度
PM1:介電層
RDL1:重布線層
h1:差
S1:間隙寬度

Claims (20)

  1. 一種重布線結構，包括：第一重布線層，包括：介電層；至少一導體結構，位於所述介電層中，所述至少一導體結構具有寬度L；以及多個虛設結構，所述至少一導體結構置於所述多個虛設結構之間，且位於所述介電層中，所述多個虛設結構與所述至少一導體結構由所述介電層所隔離，且所述虛設結構具有寬度D，其中所述多個虛設結構與所述至少一導體結構之間具有間隙寬度S，且所述第一重布線層的平坦度DOP大於或等於95%，其中DOP=[1-(h/T)]*100% h是指所述介電層的頂表面的最高的高度與最低的高度之間的差；以及T是指所述至少一導體結構的厚度。
  2. 如請求項1所述的重布線結構，其中所述寬度L與所述間隙寬度S的比例L/S為1/2至12/1。
  3. 如請求項1所述的重布線結構，其中所述寬度L與所述間隙寬度S的比例L/S為1/2至10/1。
  4. 如請求項1所述的重布線結構，其中所述寬度L與所述多個虛設結構的所述寬度D的比例L/D為1/1至10/1。
  5. 如請求項1所述的重布線結構，其中所述第一重布線層的所述平坦度DOP大的區域的所述多個虛設結構的所述寬度D小於所述第一重布線層的所述平坦度DOP小的區域的所述多個虛設結構的所述寬度D。
  6. 如請求項1所述的重布線結構，其中所述第一重布線層的所述平坦度DOP大的區域的所述多個虛設結構的密度大於所述第一重布線層的所述平坦度DOP小的區域的所述多個虛設結構的密度。
  7. 如請求項1所述的重布線結構，更包括第二重布線層，所述第二重布線層的平坦度小於或等於所述第一重布線層的所述平坦度DOP。
  8. 如請求項1所述的重布線結構，所述至少一導體結構包括多個導體結構，且所述多個虛設結構的一者置於所述多個導體結構之間。
  9. 如請求項1所述的重布線結構，更包括凸塊下金屬層結構，位於所述第一重布線層下方，所述凸塊下金屬層結構的平坦度小於或等於所述第一重布線層的所述平坦度DOP。
  10. 一種重布線結構的形成方法，包括：形成第一重布線層，包括：形成至少一導體結構；依據所述至少一導體結構的厚度T與寬度L，形成多個虛設結構，其中所述至少一導體結構置於所述多個虛設結構之間；以及 塗佈介電層於所述至少一導體結構以及所述多個虛設結構之間以及之上，以使得所述多個虛設結構與所述至少一導體結構由所述介電層所隔離，且藉由所述多個虛設結構的形成，以使得所述第一重布線層的平坦度DOP大於或等於95%，其中DOP=[1-(h/T)]*100% h是指所述介電層的頂表面的最高的高度與最低的高度之間的差；以及T是指所述至少一導體結構的所述厚度。
  11. 如請求項10所述的重布線結構的形成方法，其中所述多個虛設結構的一者與所述至少一導體結構之間具有間隙寬度S，所述寬度L與所述間隙寬度S的比例L/S為1/2至12/1。
  12. 如請求項11所述的重布線結構的形成方法，其中當所述至少一導體結構的所述寬度L愈大，所述比例L/S愈大才可以使得所述平坦度DOP達到95%。
  13. 如請求項10所述的重布線結構的形成方法，其中所述至少一導體結構的所述寬度L與所述多個虛設結構的寬度D的比例L/D為1/1至10/1。
  14. 如請求項13所述的重布線結構的形成方法，其中當所述至少一導體結構的所述寬度L愈大，則可使得所述平坦度DOP達到95%的所述比例L/D的區間範圍愈大。
  15. 如請求項10所述的重布線結構的形成方法，更包括：在形成所述第一重布線層之前形成第二重布線層，所述第二重布線層的平坦度小於或等於所述第一重布線層的平坦度DOP。
  16. 如請求項10所述的重布線結構的形成方法，更包括：在形成所述第一重布線層之前形成凸塊下金屬層結構，所述凸塊下金屬層結構的平坦度小於或等於所述第一重布線層的所述平坦度DOP。
  17. 如請求項10所述的重布線結構的形成方法，其中所述多個虛設結構的寬度愈小，所述第一重布線層的所述平坦度DOP愈大。
  18. 如請求項10所述的重布線結構的形成方法，其中所述多個虛設結構的密度愈高，所述第一重布線層的所述平坦度DOP愈大。
  19. 如請求項10所述的重布線結構的形成方法，其中所述第一重布線層的所述平坦度DOP大的區域的所述多個虛設結構的寬度小於所述第一重布線層的所述平坦度DOP小的區域的所述多個虛設結構的寬度。
  20. 如請求項10所述的重布線結構的形成方法，其中所述第一重布線層的所述平坦度DOP大的區域的所述多個虛設結構的密度大於所述第一重布線層的所述平坦度DOP小的區域的所述多個虛設結構的密度。
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