CN115497916A - 半导体结构及形成半导体器件的方法 - Google Patents

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Abstract

一种形成半导体器件的方法包括：利用第一粘合剂将第一局部内连线组件贴合到第一衬底；在第一局部内连线组件的第一侧之上形成第一重布线结构；以及从第一衬底移除第一局部内连线组件及第一重布线结构且将第一重布线结构贴合到第二衬底。方法还包括：从第一局部内连线组件移除第一粘合剂且在第一局部内连线组件的第二侧及第一包封体之上形成内连线结构，第二侧与第一侧相对。内连线结构的第一导电特征在实体上耦合及电耦合到第一局部内连线组件的第二导电特征。

Description

半导体结构及形成半导体器件的方法
技术领域
本公开是涉及一种半导体结构、半导体器件及其形成方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改善，半导体行业已经历快速增长。在很大程度上，集成密度的改善源自于最小特征大小(minimum feature size)的反复减小，此使得更多的组件能够集成到给定面积中。随着对缩小电子器件的需求的增长，已出现对更小且更具创造性的半导体管芯封装技术的需要。此种封装系统的实例是叠层封装(Package-on-Package，PoP)技术。在PoP器件中，顶部半导体封装被堆叠在底部半导体封装的顶部上，以提供高集成水平及组件密度。PoP技术一般能够生产功能性得到增强且在印刷电路板(printed circuit board，PCB)上覆盖面积小的半导体器件。
发明内容
本公开实施例阐述一种半导体器件的方法，所述方法包括以下步骤。在第一衬底上形成第一穿孔及第二穿孔。将第一局部内连线组件贴合到第一衬底，第一局部内连线组件设置在第一穿孔与第二穿孔之间，第一局部内连线组件利用第一粘合剂贴合到第一衬底。利用第一包封体包封第一局部内连线组件、第一穿孔及第二穿孔。移除第一包封体的顶部部分及第一局部内连线组件的顶部部分。在第一局部内连线组件的第一侧、第一穿孔、第二穿孔及第一包封体之上形成第一重布线结构。从第一衬底移除第一局部内连线组件、第一包封体、第一穿孔、第二穿孔及第一重布线结构且将第一重布线结构贴合到第二衬底。从第一局部内连线组件移除第一粘合剂。在第一局部内连线组件的第二侧、第一穿孔、第二穿孔及第一包封体之上形成内连线结构，第二侧与所述相对，内连线结构的第一导电特征在实体上耦合及电耦合到第一局部内连线组件的第二导电特征。
本公开实施例阐述一种半导体器件的方法，所述方法包括以下步骤。在第一衬底上形成第一多个重布线层，第一多个重布线层包括第一多个导电焊盘，第一多个导电焊盘暴露在第一多个重布线层的顶表面上。在第一多个重布线层之上形成粘合剂。将第一衬底、第一多个重布线层及粘合剂单体化成多个局部内连线组件，多个局部内连线组件中的第一局部内连线组件包括：第一衬底的单体化部分；第一多个重布线层的单体化部分，位于第一衬底的单体化部分上；第一多个导电焊盘中的第一导电焊盘及第一多个导电焊盘中的第二导电焊盘，延伸到第一多个重布线层的单体化部分的顶表面；以及粘合剂的单体化部分，覆盖第一多个重布线层的单体化部分。将第一局部内连线组件贴合到第二衬底。利用第一包封体包封第一局部内连线组件。移除第一包封体的顶部部分且从第一局部内连线组件移除第一衬底的单体化部分。在第一局部内连线组件的第一侧及第一包封体之上形成第一重布线结构。从第二衬底移除第一局部内连线组件、第一包封体及第一重布线结构且将第一重布线结构贴合到第三衬底。移除粘合剂的单体化部分以暴露出第一导电焊盘及第二导电焊盘。在第一局部内连线组件的第二侧及第一包封体之上形成第二重布线结构，第二侧与第一侧相对，第二重布线结构包括第三导电焊盘及第四导电焊盘，第三导电焊盘结合到第一导电焊盘，第四导电焊盘结合到第二导电焊盘。
本公开实施例阐述一种半导体结构，包括第一重布线结构、局部内连线组件以及第一内连线结构。第一重布线结构包括第一介电层及第一多个导电特征。局部内连线组件设置在第一重布线结构上，局部内连线组件的侧壁被底部填充胶环绕，局部内连线组件包括第一多个重布线层。第一多个重布线层层包括第二多个导电特征、第三多个导电特征及第四多个导电特征。第二多个导电特征位于局部内连线组件的第一侧上，第一侧在实体上接触所述第一重布线结构，第一多个导电特征中的每一者在实体上耦合及电耦合到第二多个导电特征中的相应导电特征。第三多个导电特征及第四多个导电特征位于局部内连线组件的与第一侧相对的第二侧上。第一内连线结构位于局部内连线组件的第二侧之上，第一内连线结构包括第五多个导电特征及第六多个导电特征，第三多个导电特征中的每一导电特征结合到第五多个导电特征中的相应导电特征，第四多个导电特征中的每一导电特征结合到第六多个导电特征中的相应导电特征。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出根据一些实施例的封装组件的剖视图。
图2示出根据一些实施例的图1所示剖视图的一部分的详细视图。
图3示出根据一些实施例的封装组件的平面图。
图4到图11示出根据一些实施例的用于形成局部内连线组件的工艺期间的中间步骤的剖视图。
图12到图24及图27到图30示出根据一些实施例的用于形成封装组件的工艺期间的中间步骤的剖视图。
图25示出根据一些实施例的晶片衬底上的封装区的布局的平面图。
图26示出根据一些实施例的面板衬底上的封装区的布局的平面图。
[符号的说明]
90、108、114、206、210、222、234：介电层
92、110、208、226、232：导电线
94、106、112、116、202、204、212、228、320：导通孔
100：单体化封装组件/封装组件
101A：第一封装区/封装区
101B：第二封装区/封装区
101C、101D、101E、101F、101G、101H、101I：封装区
102：载体衬底/衬底
118：穿孔/模制穿孔(TMV)
120：局部内连线组件/第一局部内连线组件/第二局部内连线组件/第三局部内连线组件/第四局部内连线组件/第五局部内连线组件/第六局部内连线组件/第七局部内连线组件/内连管芯/局部内连线结构/单体化局部内连线组件
122、188、390：导电连接件
200、220、340B：重布线结构
214：导电焊盘
224：开口
236：导电特征/导通孔/导电连接件/导电焊盘
250：切割道
260：底部重布线层/重布线层
262、270A、270B、281、282、283：重布线层
264：凸块下金属(UBM)/焊盘
270：内连线结构/重布线结构/背侧重布线结构
280：粘合剂
284：内连线结构/重布线结构
300、300A、300B：芯体衬底
310：中心芯体/芯体
320A：导电材料
320B：填充材料
330、330A、330B：凸块下金属(UBM)
340：重布线结构
340A：重布线结构/底部重布线结构
350A、350B：阻焊剂
401、402：线
420：包封体/底部填充胶
500：集成电路封装
512：集成电路管芯/管芯/逻辑管芯/第一逻辑管芯/第二逻辑管芯
514：集成电路管芯/管芯/存储器管芯/第一存储器管芯/第二存储器管芯/第三存储器管芯/第四存储器管芯
516：集成电路管芯/管芯/输入/输出(I/O)管芯/第一I/O管芯/第二I/O管芯
518：结合焊盘
520：包封体
610：底部填充胶
620：外部连接件
702、802：载体衬底
804：载体
1000、1002、1004：区
具体实施方式
以下公开内容提供用于实施本揭露的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，且自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...之下”、“在...下方”、“下部的”、“在...上方”、“上部的”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。
本文中论述的实施例可在特定的上下文(即包括一个或多个集成电路管芯的封装组件)中论述。在一些实施例中，封装组件是系统集成衬底(system-on-integrated-substrate，SoIS)封装。封装组件包括嵌置在重布线结构中的双侧局部内连线组件。嵌置的双侧局部内连线组件可增加集成电路管芯与其他贴合封装(例如(诸如)芯体衬底)之间的通信带宽，此对于高性能计算可能是有用的。在不具有粘合剂(例如管芯贴合膜(dieattach film，DAF))的条件下形成双侧局部内连线组件可使得可靠性窗口能够扩大。在封装组件的制作期间，使用粘合剂(例如(诸如)管芯贴合膜(DAF))将局部内连线组件贴合到载体衬底可使得能够避免焊接接头贴合工艺(solder joint attachment process)(包括例如在局部内连线组件上形成微凸块及在载体衬底上形成微凸块焊盘)，此可简化工艺流程，增加通量，且减少由微凸块及微凸块焊盘的后续移除引起的裂纹形成。从低的接触电阻得到的更高的可靠性及改善的电性能至少部分归因于嵌置的双侧局部内连线组件与重布线结构之间的无焊料连接。通过在最终结构中不具有焊料连接，可减少焊接接头的电迁移问题。
重布线结构连接到集成电路管芯且在集成电路管芯与芯体衬底之间和/或在集成电路管芯之间提供电连接。芯体衬底另外连接到一组外部导电特征。以这种方式，集成电路管芯电连接到芯体衬底，且通过芯体衬底及重布线结构最终电连接到外部导电特征。
根据一些实施例，在对完成的封装组件进行组装之前，可单独制作及测试重布线结构、嵌置的双侧局部内连线组件、芯体衬底及集成电路管芯。此进一步提高组件及板级可靠性(board level reliability)。
由于由双侧局部内连线组件提供的集成电路管芯之间的增加的通信带宽，因此在集成电路管芯与重布线结构之间不需要中介层。通过消除对中介层的需求来减少芯片封装相互作用问题，可拓宽可靠性窗口。集成电路封装(包括集成电路管芯)与芯体衬底封装(包括芯体衬底及重布线结构)之间的翘曲失配可减少，因为这两个封装结构之间的热膨胀系数(coefficient of thermal expansion，CTE)失配减少。
图1示出根据一些实施例的单体化封装组件100的剖视图。图2示出根据一些实施例的图1所示剖视图的区1000的详细视图。单体化封装组件100包括多个集成电路管芯、具有一个或多个重布线层的重布线结构200、芯体衬底300、及外部连接件620以及其他元件。集成电路管芯可包括一个或多个管芯，例如逻辑管芯(例如，中央处理器(centralprocessing unit，CPU)、图形处理单元(graphic processing unit，GPU)、系统芯片(system-on-a-chip，SoC)、应用处理器(application processor，AP)、微控制器等)、存储器管芯(例如，动态随机存取存储器(dynamic random access memory，DRAM)管芯、静态随机存取存储器(static random access memory，SRAM)管芯等)、功率管理管芯(例如，功率管理集成电路(power management integrated circuit，PMIC)管芯)、射频(radiofrequency，RF)管芯、传感器管芯、微机电系统(micro-electro-mechanical-system，MEMS)管芯、信号处理管芯(例如，数字信号处理(digital signal processing，DSP)管芯)、前端管芯(例如，模拟前端(analog front-end，AFE)管芯)、类似物、或者其组合。在一些实施例中，半导体器件可为集成电路管芯。
如图所示，为了例示的目的，所述多个集成电路管芯包括一个或多个逻辑管芯512、一个或多个存储器管芯514以及一个或多个输入/输出(input/output，I/O)管芯516(图1中未示出，但参见图3)。集成电路管芯可形成在一个或多个晶片中，所述一个或多个晶片可包括在后续步骤中被单体化的不同器件区。集成电路管芯可使用已知的制造技术与其他类似或不同的集成电路管芯封装在一起。
在一些实施例中，集成电路管芯512、514及516中的一者或多者可为包括多个半导体衬底的堆叠器件。举例来说，存储器管芯514可为包括多个存储器管芯的存储器器件，例如混合存储器立方体(hybrid memory cube，HMC)模块、高带宽存储器(high bandwidthmemory，HBM)模块、或类似物。在此种实施例中，存储器管芯514包括通过衬底穿孔(through-substrate via，TSV)而内连的多个半导体衬底。半导体衬底中的每一者可(或者可不)具有内连线结构。包封体520可环绕集成电路管芯512、514及516。
管芯512、514及516具有结合到导电连接件188的结合焊盘518。在一些实施例中，结合焊盘518由导电材料制成且可类似于以下阐述的导电线(参见，例如导电线110)。
导电连接件188可在重布线结构200与集成电路管芯512、514及516之间提供电连接。可包括底部填充胶610，以将集成电路管芯512、514及516牢固地结合到重布线结构200且提供结构支撑及环境保护。
如以下更详细论述的，重布线结构200通过导电连接件390而在集成电路管芯512、514及516与芯体衬底300之间提供电路径及连接。在一些实施例中，重布线结构200具有一个或多个重布线层，所述一个或多个重布线层包括：金属化图案，包括例如导电线92及110以及导通孔94、106、112及116；以及介电层90、108及114，位于导电线92及110的顶部侧及底部侧上。导电线92及110以及导通孔94、106、112及116可电耦合到集成电路管芯512、514及516。
如以下更详细论述的，重布线结构200包括一个或多个局部内连线组件120。局部内连线组件120在集成电路管芯512、514及516之间提供电布线及连接且可被称为内连管芯120或局部内连线结构120。如图1及图2中所示，局部内连线组件120的导电特征236以无焊料连接的方式在实体上耦合及电耦合到重布线结构200的导通孔112，此可减少焊接接头的电迁移问题。局部内连线组件120会增加集成电路管芯512到516之间的通信带宽，同时保持低的接触电阻及高的可靠性。低的接触电阻及高的可靠性至少部分是由于嵌置的局部内连线组件120与重布线结构200之间的无焊料连接。
由于由局部内连线组件提供的集成电路管芯之间的增加的通信带宽，因此在集成电路管芯与重布线结构之间不需要中介层。通过消除对中介层的需要，集成电路封装(包括集成电路管芯)与芯体衬底封装(包括芯体衬底及重布线结构)之间的翘曲失配减少，这是因为这两个封装结构之间的热膨胀系数(CTE)失配减少。
局部内连线组件120还通过导电连接件390而在局部内连线组件120的底部侧上电连接到芯体衬底300。集成电路管芯512、514及516到芯体衬底300的此种双侧连接可提供具有较低电阻的高带宽通信，此可增加信号及功率完整性。
如以下更详细论述的，局部内连线组件120可由包封体420包封，包封体420也被称为底部填充胶420，包封体420可由模制化合物、环氧树脂、或类似物形成，且可通过压缩模制、转移模制、或类似模制来施加。穿孔118可延伸穿过邻近局部内连线组件120的包封体420且可通过延伸穿过介电层114的导通孔116电耦合到导电线110。
如以下更详细论述的，局部内连线组件120、穿孔118及包封体420可设置在一个或多个重布线层上，所述一个或多个重布线层包括：金属化图案，包括例如导电线208以及导通孔202、204及212；以及介电层206及210，位于导电线208的顶部侧及底部侧上。穿孔118可在底部侧上在实体上耦合及电耦合到导通孔204。局部内连线组件120的底部侧上的导电连接件122(例如金属柱(例如铜柱))可通过金属对金属结合(例如(诸如)铜对铜结合)而结合到导通孔202。在一些实施例中，局部内连线组件120通过混合结合而结合到导通孔202及介电层206。
导通孔202及204可电耦合到导电线208，导电线208可电耦合到延伸到介电层210的底表面的导通孔212。位于重布线结构200的底部侧上的导电焊盘214可电耦合到导通孔212。
重布线结构200可电贴合及机械贴合到芯体衬底300。芯体衬底300可包括：中心芯体310，其中导通孔320延伸穿过中心芯体310；以及附加的可选重布线结构340，沿着中心芯体310的相对的侧。一般来说，芯体衬底300为组件封装提供结构支撑，以及在集成电路封装与外部连接件620之间提供电信号路由，外部连接件620可在实体上耦合及电耦合到导电焊盘214。
包封体520可包括在重布线结构200与芯体衬底300之间，以牢固地结合相关联的元件且提供结构支撑及环境保护。包封体520可由有机材料(例如模制化合物、模制底部填充胶、环氧树脂、树脂、或类似物)形成或包含所述有机材料。
图3示出根据一些实施例的封装组件的平面图。图3中所示的实施例包括两个逻辑管芯512、四个存储器管芯514、两个I/O管芯516及七个局部内连线组件120。在此实施例中，第一逻辑管芯512通过第一局部内连线组件120(参见上文，图1到图2)连接到第一存储器管芯514，第一逻辑管芯512通过第二局部内连线组件120连接到第二存储器管芯514，第一逻辑管芯512通过第三局部内连线组件120连接到第三存储器管芯514，且第一逻辑管芯512通过第四局部内连线组件120连接到第四存储器管芯514。第二逻辑管芯512通过第五局部内连线组件120连接到第一I/O管芯516且第二逻辑管芯512通过第六局部内连线组件120连接到第二I/O管芯516。另外，第一逻辑管芯512与第二逻辑管芯512通过第七局部内连线组件120连接在一起。在一些实施例中，逻辑管芯512通过单个局部内连线组件120连接到彼此且其他管芯通过重布线结构200中的重布线层连接到彼此。其他实施例可包括更多或更少的逻辑管芯512、存储器管芯514、I/O管芯516及局部内连线组件120。在一些实施例中，集成电路管芯中的每一者通过局部内连线组件连接到每一邻近的集成电路管芯。
图4到图11示出根据一些实施例的制作局部内连线组件(参见图10)的各个中间阶段。为了易于例示，图4到图16中已简化各个特征的例示。
首先参照图4，提供载体衬底102。载体衬底102可为玻璃载体衬底、陶瓷载体衬底、半导体衬底(例如块状半导体)、或类似物。载体衬底102可为晶片，使得多个重布线结构可同时形成在载体衬底102上。载体衬底102可包含经掺杂或未经掺杂的硅、或者绝缘体上半导体(semiconductor-on-insulator，SOI)衬底的有源层。载体衬底102可包含：其他半导体材料，例如锗；化合物半导体，包括碳化硅、镓砷、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或者其组合。在一些实施例中，载体衬底102可由陶瓷材料、聚合物膜、磁性材料、类似物或其组合制成。也可使用其他衬底(例如多层衬底或梯度衬底)。载体衬底102具有有效表面(例如，图4中面朝上的表面)(有时被称为前侧)及非有效表面(例如，图4中面朝下的表面)(有时被称为后侧)。
在图5中，可在载体衬底102上形成介电层222。介电层222的底表面可与载体衬底102的顶表面接触。介电层222可由聚酰亚胺、可光成像介电质(photo-imageabledielectric，PID)、预浸料、味之素构成膜(Ajinomoto Build-up Film，ABF)、涂布有树脂的铜(resin coated copper，RCC)、模制化合物、模制膜、环氧树脂、或类似物形成，且可通过压缩模制、转移模制、其组合、或类似模制来施加。可通过任何可接受的沉积工艺(例如旋转涂布、化学气相沉积(chemical vapor deposition，CVD)、层压、类似工艺或其组合)来形成介电层222。
在一些实施例中，介电层222具有介于0.5μm到30μm的范围内(例如4μm)的厚度。具有介于0.5μm到30μm的范围内的厚度的介电层222可能是有用的，因为它对于内连线阻抗控制可能是有利的。具有小于0.5μm的厚度的介电层222可能是不利的，因为它可能导致较低的可靠性及较高的良率损耗风险。具有大于30μm的厚度的介电层222可能是不利的，因为它可能导致串化器/解串器(Serializer/Deserializer，SerDes)阻抗控制失配。
在图6中，然后将介电层222图案化以形成暴露出载体衬底102的顶表面的部分的开口224。可通过可接受的工艺(例如包括当介电层222是感光性材料时将介电层222暴露于光的光刻工艺，或者通过使用例如各向异性刻蚀进行刻蚀)来执行图案化。如果介电层222是感光性材料，则介电层222可在曝光之后显影。
在图7中，金属化图案包括导电元件，例如沿着介电层222的主表面延伸的导电线226及延伸穿过介电层222以填充开口224的导电连接件122。作为形成金属化图案的实例，在介电层222之上及开口224中形成延伸穿过介电层222的晶种层。在一些实施例中，晶种层是金属层，晶种层可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于钛层之上的铜层。可使用例如物理气相沉积(physical vapordeposition，PVD)、或类似工艺来形成晶种层。然后在晶种层上形成光致抗蚀剂且将光致抗蚀剂图案化。可通过旋转涂布或类似工艺来形成光致抗蚀剂且可将光致抗蚀剂暴露于光以进行图案化。光致抗蚀剂的图案对应于金属化图案的导电线226。图案化形成穿过光致抗蚀剂的开口以暴露出晶种层。然后在光致抗蚀剂的开口中及晶种层的暴露部分上形成导电材料。可通过镀覆(例如电镀或无电镀覆、或者类似镀覆)来形成导电材料。导电材料可包括金属(如铜、钛、钨、铝、或类似物)。导电材料与晶种层的下伏部分的组合形成导电连接件122(例如金属柱(例如铜柱))以及金属化图案的导电线226。移除光致抗蚀剂及晶种层的上面未形成导电材料的部分。可通过可接受的灰化工艺或剥除工艺(例如使用氧等离子体或类似物)来移除光致抗蚀剂。一旦光致抗蚀剂被移除，便例如使用可接受的刻蚀工艺(例如通过湿式刻蚀或干式刻蚀)来移除晶种层的暴露部分。
在一些实施例中，导电连接件122具有介于2μm到35μm的范围内的宽度，此对于提供较低的内连线电阻可能是有用的。具有小于2μm的宽度的导电连接件122可能是不利的，因为它可能导致更高的电阻及更差的可靠性窗口。具有大于35μm的宽度的导电连接件122可能是不利的，因为它可能导致不期望的密集布线。
在一些实施例中，导电连接件122具有介于2μm到30μm的范围内的高度，此对于提供较低的内连线电阻可能是有用的。具有小于2μm的高度的导电连接件122可能是不利的，因为它可能导致因泄漏引起的良率损耗。具有大于30μm的高度的导电连接件122可能是不利的，因为它可能导致更差的可靠性窗口。
在一些实施例中，导电线226具有介于0.5μm到10μm的范围内(例如2μm)的厚度。具有介于0.5μm到10μm的范围内的厚度的导电线226可用于提供较低的内连线电阻。具有小于0.5μm的厚度的导电线226可能是不利的，因为它可能导致增加的内连线电阻。具有大于10μm的厚度的导电线226可能是不利的，因为它可能导致因刻蚀不足而引起的良率损耗。
在一些实施例中，导电线226在相邻的导电线226之间具有介于0.5μm到10μm的范围内(例如2μm)的间距。具有介于0.5μm到10μm的范围内的间距的导电线226对于改善布线性能可能是有用的。具有小于0.5μm的间距的导电线226可能是不利的，因为它可能导致因重布线层内的短路而引起良率损耗。具有大于10μm的间距的导电线226可能是不利的，因为它可能导致更差的布线密度。
在一些实施例中，导电线226具有介于0.5μm到10μm的范围内(例如2μm)的宽度。具有介于0.5μm到10μm的范围内的宽度的导电线226可用于提供较低的内连线电阻。具有小于0.5μm的宽度的导电线226可能是不利的，因为它可能导致增加的内连线电阻。具有大于10μm的宽度的导电线226可能是不利的，因为它可能导致更差的布线密度。
在图8中，在导电线226上形成导通孔228。作为形成导通孔228的实例，在结构之上形成光致抗蚀剂且将光致抗蚀剂图案化。可通过旋转涂布或类似工艺来形成光致抗蚀剂且可将光致抗蚀剂暴露于光以进行图案化。图案化形成穿过光致抗蚀剂的开口以暴露出导电线226，其中光致抗蚀剂中的开口对应于导通孔228。然后在光致抗蚀剂的开口中及导电线226的暴露部分上形成导电材料。可通过镀覆(例如电镀或无电镀覆、或者类似镀覆)来形成导电材料。导电材料可包括金属(如铜、钛、钨、铝、或类似物)。导电材料形成导通孔106。移除光致抗蚀剂及晶种层的上面未形成导电材料的部分。可通过可接受的灰化工艺或剥除工艺(例如使用氧等离子体或类似物)来移除光致抗蚀剂。一旦光致抗蚀剂被移除，便例如使用可接受的刻蚀工艺(例如通过湿式刻蚀或干式刻蚀)来移除晶种层的暴露部分。
在一些实施例中，导通孔228具有介于2μm到55μm的范围内(例如7μm)的宽度。具有介于2μm到55μm的范围内的宽度的导通孔228可用于提供较低的内连线电阻。具有小于2μm的宽度的导通孔228可能是不利的，因为它可能导致增加的内连线电阻。具有大于55μm的宽度的导通孔228可能是不利的，因为它可能导致更差的布线密度。
在一些实施例中，导通孔228具有介于0.5μm到30μm的范围内(例如4μm)的高度。具有介于0.5μm到30μm的范围内的高度的导通孔228可用于改善布线能力。具有小于0.5μm的高度的导通孔228可能是不利的，因为它可能导致因泄漏而引起的良率损耗。具有大于30μm的高度的导通孔228可能是不利的，因为它可能导致更差的可靠性窗口。
在图9中，通过在介电层222及导电线226上形成附加的重布线层来制作重布线结构220，附加的重布线层包括介电层以及嵌置的金属化图案，金属化图案包括导电线及通孔。在一些实施例中，附加介电材料可具有与介电层222相同的材料成分及尺寸。在其他实施例中，重布线结构包含混合介电质，其中附加的介电层中的一些附加的介电层可具有与介电层222不同及与彼此不同的成分。作为实例，介电层222可包含聚合物(例如(诸如)聚酰亚胺)且介电层234可包含模制化合物或模制膜。举例来说，在一些实施例中，交替的介电层是聚酰亚胺及模制化合物。
导电线及通孔被布置成使得重布线结构220可随后被单体化成局部内连线组件(参见下文，图10到图11)。在所示实施例中，在重布线结构220中形成五个重布线层，但可形成任何合适数目的重布线层，例如二个到十个重布线层。可使用与介电层222、导电连接件122及导电线226类似的方法及材料来形成介电层、导电线及通孔。金属化图案被形成为使得延伸到介电层234的顶表面(在重布线结构220的顶表面上)的导通孔236电耦合到相邻的导通孔236(也被称为导电连接件236或导电焊盘236)以及延伸到重布线结构220的底部侧的导电连接件122。在一些实施例中，导电连接件236是包含金属(例如(诸如)铜)的导电焊盘。
在一些实施例中，导电连接件236具有介于2μm到30μm的范围内的高度，此对于改善布线能力可能是有用的。具有小于2μm的高度的导电连接件236可能是不利的，因为它可能导致因迹线开裂而引起的良率损耗。具有大于30μm的高度的导电连接件236可能是不利的，因为它可能导致由于刻蚀不足而引起的良率损耗。
在一些实施例中，相邻的导电连接件236以介于20μm到80μm的范围内的节距隔开，此对于改善布线能力可能是有用的。相邻的导电连接件236以小于20μm的节距隔开可能是不利的，因为这可能导致更差的可靠性。相邻的导电连接件236以大于80μm的节距隔开可能是不利的，因为这可能导致更差的布线密度。
在图10中，在重布线结构220之上形成粘合剂280。随后可使用粘合剂280来将单独的局部内连线组件贴合到载体衬底(参见下文，图12)。使用粘合剂280将局部内连线组件贴合到载体衬底可使得能够避免用于焊接接头贴合工艺的在局部内连线组件上形成微凸块及在载体衬底上形成微凸块焊盘，此可简化工艺流程且增加通量。粘合剂280可为任何合适的粘合剂、环氧树脂、管芯贴合膜(DAF)、或类似物。在一些实施例中，粘合剂280具有介于5μm到100μm的范围内(例如25μm)的厚度。
进一步在图10中，通过沿着切割道250进行锯切来执行单体化工艺。锯切会将重布线结构220单体化以形成多个单体化局部内连线组件120(参见下文，图10)。
图11示出单体化局部内连线组件120，也被称为局部内连线组件120或局部内连线结构120。在所示实施例中，局部内连线组件120具有五个重布线层。在其他实施例中，局部内连线组件120可具有二个到十个重布线层。所示局部内连线组件120的第一重布线层(包括介电层222及导电连接件122)位于载体衬底102的剩余部分的顶表面上。导电连接件122穿过介电层222延伸到载体衬底102的所述剩余部分的顶表面且电耦合到导电线226。随后可将导电连接件122用于耦合到其他组件(例如芯体衬底300(参见上文，图1及图2))。导电线226通过中间导电特征(例如附加导通孔及线)耦合到局部内连线组件120的顶部重布线层中的导电线232。导电线232可耦合到导通孔236，导通孔236随后可用于将集成电路管芯512、514及516耦合到彼此以及耦合到其他组件(例如芯体衬底300(参见上文，图1及图2))。集成电路管芯512、514及516通过局部内连线组件120与彼此以及与芯体衬底300的双侧连接可增加集成电路管芯之间的通信带宽，同时保持低的接触电阻及高的可靠性，此可实现高的信号完整性及功率完整性。
在一些实施例中，局部内连线组件120具有介于2mm到50mm的范围内的水平宽度以及介于3mm到80mm的范围内的水平长度。载体衬底的单体化部分的厚度可介于2mm到31mm的范围内(例如18mm)。
图12到图30示出根据一些实施例的制作重布线结构200(参见图20A及图20B)的各个中间阶段。示出第一封装区101A及第二封装区101B，其中每一封装区最终从其他封装区单体化出来。为了易于例示，图12到图30中已简化各个特征的例示。
首先参照图12，提供载体衬底702。载体衬底702可为玻璃载体衬底、陶瓷载体衬底、或类似物。载体衬底702可为晶片，使得多个重布线结构可同时形成在载体衬底702上。载体衬底702可在载体衬底702的顶表面之上具有释放层(未示出)。释放层可由聚合物系材料形成，释放层可与载体衬底702一起从将在后续步骤中形成的上覆结构被移除。在一些实施例中，释放层是在受热时会失去其粘合性质的环氧树脂系热释放材料，例如光-热转换(light-to-heat-conversion，LTHC)释放涂层。在其他实施例中，释放层可为在暴露于紫外(ultra-violet，UV)光时会失去其粘合性质的紫外(UV)胶。释放层可作为液体进行分配并被固化，可为被层压(laminated)到载体衬底702上的层压膜、或者可为类似物。释放层的顶表面在工艺变化内可为齐平的且为平坦的。
在图13中，在载体衬底702上形成穿孔118，穿孔118也称为模制穿孔(throughmolding via，TMV)118。作为形成穿孔118的实例，在载体衬底702之上形成晶种层(未示出)。在一些实施例中，晶种层是金属层，晶种层可为单层或包括由不同材料形成的多个子层的复合层。在特定实施例中，晶种层包括钛层及位于钛层之上的铜层。可使用例如PVD或类似工艺来形成晶种层。在晶种层上形成光致抗蚀剂且将光致抗蚀剂图案化。可通过旋转涂布或类似工艺来形成光致抗蚀剂且可将光致抗蚀剂暴露于光以进行图案化。光致抗蚀剂的图案对应于导通孔。图案化形成穿过光致抗蚀剂的开口以暴露出晶种层。在光致抗蚀剂的开口中及晶种层的暴露部分上形成导电材料。可通过镀覆(例如电镀或无电镀覆、或者类似镀覆)来形成导电材料。导电材料可包括金属(如铜、钛、钨、铝、或类似物)。移除光致抗蚀剂及晶种层的上面未形成导电材料的部分。可通过可接受的灰化工艺或剥除工艺(例如使用氧等离子体或类似物)来移除光致抗蚀剂。一旦光致抗蚀剂被移除，便例如使用可接受的刻蚀工艺(例如通过湿式刻蚀或干式刻蚀)来移除晶种层的暴露部分。晶种层的所述剩余部分及导电材料形成穿孔118。
在图14中，将局部内连线组件120贴合到载体衬底702。可使用拾取及放置工艺或另一种合适的工艺将局部内连线组件120放置在载体衬底702上且通过粘合剂280使用例如拾取及放置工具将局部内连线组件120粘合到载体衬底702的释放层(未示出)。使用粘合剂280将局部内连线组件120贴合到载体衬底702可使得能够避免焊接接头贴合工艺(例如(诸如)在局部内连线组件120上形成微凸块及在载体衬底102上形成微凸块焊盘)，此可简化工艺流程，增加通量，且减少由微凸块及微凸块焊盘的后续移除引起的裂纹形成。
在图15中，根据一些实施例，在穿孔118及局部内连线组件120上以及在穿孔118及局部内连线组件120周围形成包封体420。包封体420包封局部内连线组件120及穿孔118。在一些实施例中，包封体420可由预浸料、味之素构成膜(ABF)、涂布有树脂的铜(RCC)、模制化合物、光可成像介电质(PID)、环氧树脂、环氧模制化合物、分配模制底部填充胶、或类似物形成，且可通过压缩模制、转移模制或类似模制来施加。可以液体或半液体形式来施加包封体且然后随后将包封体固化。在一些实施例中，在载体衬底702之上形成包封体420，使得穿孔118及局部内连线组件120被掩埋或覆盖。
在图16中，执行平坦化工艺以移除包封体420的顶部部分及局部内连线组件120的衬底102，从而暴露出穿孔118及局部内连线组件120的导电连接件122。在平坦化工艺之后在工艺变化内，包封体420的最顶部表面、穿孔118的最顶部表面及局部内连线组件120的导电连接件122(参见上文，图10)的最顶部表面是齐平的(例如平坦的)。平坦化工艺可为例如研磨或化学机械抛光(chemical-mechanical polish，CMP)。在一些实施例中，包封体420可包含其他材料，例如氧化硅、氮化硅、或类似物。
局部内连线组件120在随后贴合的集成电路管芯(例如，512、514及516)与其他组件(例如芯体衬底300)之间提供电连接。嵌置的局部内连线组件120可增加集成电路管芯与芯体衬底300之间的通信带宽，同时保持低的接触电阻及高的可靠性。在一些实施例中，也可以与嵌置的局部内连线组件类似的方式嵌置其他组件(例如集成电压调节器(integrated voltage regulator，IVR)、集成无源器件(integrated passive device，IPD)、静态随机存取存储器、类似物或其组合)。
图17A及图17B示出重布线结构270(也被称为内连线结构270或背侧重布线结构270)形成在包封体420、穿孔118及局部内连线组件120之上。图17B示出图17A所示区1002的详细剖视图。尽管根据图17A及图17B所示的实施例示出具有六个重布线层的背侧重布线结构270，但可形成任何合适数目的重布线层，例如从一个到二十个重布线层。重布线结构270可用于将穿孔118及局部内连线组件120耦合到随后贴合的组件(例如(诸如)芯体衬底300(参见上文，图1及图2))。
重布线结构270可具有底部重布线层260，底部重布线层260形成在包封体420、穿孔118及局部内连线组件120之上且在实体上接触包封体420、穿孔118及局部内连线组件120。重布线层260包括介电层206以及导通孔202及204，所述导通孔202及204延伸穿过介电层206，以分别耦合局部内连线组件120的导电连接件122及穿孔118。介电层206可形成在包封体420、穿孔118及局部内连线组件120上。在一些实施例中，由聚合物(例如聚苯并噁唑(polybenzoxazole，PBO)、聚酰亚胺、苯并环丁烯(benzocyclobutene，BCB)或类似物)来形成介电层108。在其他实施例中，介电层206由以下材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicateglass，BSG)、经硼掺杂的磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)或类似物；或者类似物。可通过任何可接受的沉积工艺(例如旋转涂布、CVD、层压、类似工艺或其组合)来形成介电层206。
在一些实施例中，利用镶嵌工艺来形成导通孔202及204，在镶嵌工艺中，利用光学光刻技术对介电层206进行图案化及刻蚀以例如在穿孔118及局部内连线组件120的导电连接件122之上形成与导通孔的期望图案对应的沟槽。可沉积可选的扩散阻挡层和/或可选的粘合层，且可利用导电材料来填充沟槽。阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、或其他替代物，且导电材料的合适材料包括铜、银、金、钨、铝、其组合、或类似物。在实施例中，可通过沉积铜或铜合金的晶种层且利用电镀填充沟槽来形成导通孔202及204。可使用化学机械平坦化(CMP)工艺或类似工艺来从介电层206的表面移除多余的导电材料且将所述表面平坦化以用于后续处理。
仍然参照图17A及图17B，在重布线层260上形成重布线层262。重布线层262包括导电特征，例如嵌置在介电层210中的导电线208及导通孔212。导电线208及导通孔212可将导通孔202及204耦合到随后贴合的组件(例如(诸如)芯体衬底300(参见上文，图1及图2))。
作为形成重布线层262的实例，在介电层206以及导通孔202及204之上形成晶种层。在一些实施例中，晶种层是金属层，晶种层可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于钛层之上的铜层。可使用例如PVD或类似工艺来形成晶种层。然后在晶种层上形成光致抗蚀剂且将光致抗蚀剂图案化。可通过旋转涂布、或类似工艺来形成光致抗蚀剂且可将光致抗蚀剂暴露于光以进行图案化。光致抗蚀剂的图案对应于导电线208。图案化形成穿过光致抗蚀剂的开口以暴露出晶种层。然后在光致抗蚀剂的开口中及晶种层的暴露部分上形成导电材料。可通过镀覆(例如电镀或无电镀覆、或者类似镀覆)来形成导电材料。导电材料可包括金属(如铜、钛、钨、铝、或类似物)。导电材料与晶种层的下伏部分的组合形成导电线208。移除光致抗蚀剂及晶种层的上面未形成导电材料的部分。可通过可接受的灰化工艺或剥除工艺(例如使用氧等离子体或类似物)来移除光致抗蚀剂。一旦光致抗蚀剂被移除，便例如使用可接受的刻蚀工艺(例如通过湿式刻蚀或干式刻蚀)来移除晶种层的暴露部分。
仍然参照图17A及图17B，在导电线208上形成导通孔212且导通孔212从导电线208延伸。作为形成导通孔212的实例，在导电线208上形成光致抗蚀剂且将光致抗蚀剂图案化。可通过旋转涂布或类似工艺来形成光致抗蚀剂且可将光致抗蚀剂暴露于光以进行图案化。图案化形成穿过光致抗蚀剂的开口以暴露出导电线208，其中光致抗蚀剂中的开口对应于导通孔212。然后在光致抗蚀剂的开口中及导电线208的暴露部分上形成导电材料。可通过镀覆(例如电镀或无电镀覆、或者类似镀覆)来形成导电材料。导电材料可包括金属(如铜、钛、钨、铝、或类似物)。导电材料形成导通孔212。然后移除光致抗蚀剂。可通过可接受的灰化工艺或剥除工艺(例如使用氧等离子体或类似物)来移除光致抗蚀剂。在一些实施例中，导通孔212具有介于2μm到100μm的范围内(例如30μm)的宽度。
进一步参照图17A及图17B，根据一些实施例，在导电线208及导通孔212上以及在导电线208及导通孔212周围形成介电层210。在形成之后，介电层210环绕导通孔212及导电线208。介电层210及金属化图案(包括导通孔212及导电线208)形成重布线层262。在一些实施例中，由聚合物(例如聚苯并噁唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)或类似物)来形成介电层210。在其他实施例中，介电层210由以下材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、经硼掺杂的磷硅酸盐玻璃(BPSG)或类似物；或者类似物。可通过任何可接受的沉积工艺(例如旋转涂布、CVD、层压、类似工艺或其组合)来形成介电层210。在又一些其他实施例中，介电层210可由预浸料、味之素构成膜(ABF)、涂布有树脂的铜(RCC)、模制化合物、聚酰亚胺、光可成像介电质(PID)、环氧树脂、环氧模制化合物、或类似物形成，且可通过压缩模制、转移模制或类似模制来施加。可以液体或半液体形式来施加介电材料且然后随后将介电材料固化以形成介电层210。
在一些实施例中，在介电层206之上形成介电层210，使得导电线208及导通孔212被掩埋或覆盖，且然后对介电层210执行平坦化工艺以暴露出导通孔212。在平坦化工艺之后在工艺变化内，介电层210的最顶部表面与导通孔212的最顶部表面是齐平的(例如，平坦的)。平坦化工艺可为例如CMP。
可使用与以上针对重布线层262所阐述相同的方法及材料在重布线层262之上形成重布线结构270的附加的重布线层。可使用以上针对介电层210阐述的材料中的任意者来形成附加的重布线层的介电层。在一些实施例中，利用聚合物(例如(诸如)聚酰亚胺)来形成附加的介电层中的一些附加的介电层，且利用模制化合物来形成一些附加的介电层。在根据图17B的一些实施例中，重布线层270A(包括重布线层262)包括利用模制化合物形成的介电层，且重布线层270B包括利用聚合物(例如(诸如)聚酰亚胺)形成的介电层。然而，可以任何次序将任何合适的材料用于任何数目的重布线层。
仍然参照图17A及图17B，在重布线结构270上形成导电焊盘214，且导电焊盘214电耦合到导通孔212。随后可在导电焊盘214上形成外部连接件，以耦合到外部器件(例如(诸如)芯体衬底300(参见上文，图1及图2))。可使用与以上针对导电线208所阐述类似的方法及材料来形成导电焊盘。
在图18中，执行载体衬底剥离(debond)以将载体衬底702从局部内连线组件120、包封体420及穿孔118上的粘合剂280分离(或“剥离”)。根据一些实施例，剥离包括将光(例如激光或UV光)投射在载体衬底702之上的释放层(未示出)上，使得释放层在光的热量下分解且可移除载体衬底702。然后将所述结构翻转且放置在另一载体衬底802及释放层(未示出)上。
在图19中，执行平坦化(例如研磨或化学机械抛光)以移除粘合剂280(参见图18)，从而暴露出局部内连线组件120的导电连接件236的顶表面。暴露出导电连接件236的顶表面可使得导电连接件236能够直接在实体上耦合及电耦合到随后形成的内连线结构(参见下文，图20A及图20B)的导电特征。也可移除包封体420的顶部部分及穿孔118的顶部部分。通过在最终结构中不具有焊料连接，可减少焊接接头的电迁移问题。从低的接触电阻得到的更高的可靠性及改善的电性能可能至少部分归因于嵌置的双侧局部内连线组件与重布线结构之间的无焊料连接。使用粘合剂280将局部内连线组件贴合到载体衬底702且然后移除粘合剂280可使得能够避免焊接接头贴合工艺(包括例如在局部内连线组件上形成微凸块及在载体衬底上形成微凸块焊盘)，此可简化工艺流程，增加通量，且减少由微凸块及微凸块焊盘的后续移除引起的裂纹形成。
在平坦化之后，导电连接件236的顶表面可与包封体420的顶表面及穿孔118的顶表面齐平。在平坦化以移除粘合剂280之后，包封体420可具有介于5μm到150μm的范围内的厚度。
图20A及图20B示出具有内连线结构284的重布线结构200，内连线结构284也被称为重布线结构284，重布线结构284包括形成在包封体420、穿孔118及局部内连线组件120之上的重布线层281、282及283。图20B示出图20A所示区1004的详细剖视图。尽管根据图20A及图20B中所示的实施例示出具有三个重布线层的内连线结构284，但可形成任何合适数目的重布线层，例如从零个到五个重布线层。可使用重布线层281、282及283将穿孔118及局部内连线组件120耦合到随后贴合的组件(例如(诸如)集成电路管芯512、514及516)。在具有零重布线层(未示出)的实施例中，凸块下金属(under-bump metallization，UBM)264(参见下文)可形成在穿孔118及导电连接件236正上方且在实体上耦合及电耦合到穿孔118及导电连接件236。
重布线层281包括介电层114以及导通孔112及116，所述导通孔112及116延伸穿过介电层114，以分别耦合局部内连线组件120的导电连接件236及穿孔118。可使用与介电层206以及导通孔202及204(参见上文，图17A及图17B)类似的方法及材料来形成介电层114、导通孔112及导通孔116。在一些实施例中，介电层114包含聚合物(例如(诸如)聚酰亚胺)。在一些实施例中，介电层114具有介于2μm到50μm的范围内的厚度。
在重布线层281之上形成重布线层282，且重布线层282包括介电层108及金属化图案，金属化图案包括导电线110及导通孔94。导电线110可形成在导通孔112及116上且耦合到导通孔112及116。可使用与导电线208及导通孔212(参见上文，图17A及图17B)类似的方法及材料来形成导电线110及导通孔94。可使用与介电层206相同的材料及方法来形成介电层108。
在重布线层282之上形成重布线层283，且重布线层283包括介电层90及金属化图案，金属化图案包括导电线92及导通孔106。导电线92可形成在导通孔94上且耦合到导通孔94。可使用与导电线208及导通孔212(参见上文，图17A及图17B)类似的方法及材料来形成导电线92及导通孔106。可使用与介电层206相同的材料及方法来形成介电层90。
仍然参照图20A及图20B，形成凸块下金属(UBM)264(有时被称为焊盘264)用于通往导通孔106的外部连接。UBM 264具有位于介电层90的主表面上且沿着所述主表面延伸的凸块部分，且可具有延伸到介电层90中以在实体上耦合及电耦合导通孔106的通孔部分。因此，UBM 264电耦合到穿孔118及局部内连线组件120。UBM 264可由与导通孔106相同的材料形成。
进一步参照图20A及图20B，在UBM 264上形成导电连接件188。导电连接件188使得能够在实体上连接及电连接到管芯(例如(诸如)集成电路管芯512、514及516)或另一封装结构。导电连接件188可为球栅阵列(ball grid array，BGA)连接件、焊料球、金属柱、受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、微凸块、无电镀镍钯浸金技术(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸块、或类似物。导电连接件188可包含导电材料(例如焊料、铜、铝、金、镍、银、钯、锡、类似物、或其组合)。在一些实施例中，导电连接件188通过利用蒸镀、电镀、印刷、焊料转移、植球、或类似工艺初始地形成焊料层来形成。一旦已在结构上形成焊料层，便可执行回焊，以便将材料成形为期望的凸块形状。在另一实施例中，导电连接件188包括通过溅镀、印刷、电镀、无电镀覆、CVD或类似工艺形成的金属柱(例如铜柱)。金属柱可不含有焊料且具有实质上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属顶盖层。金属顶盖层可包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似物、或其组合，且可通过镀覆工艺来形成。在一些实施例中，相邻的导电连接件以介于20μm到80μm的范围内的节距隔开。
在图21中，执行载体衬底剥离，以将载体衬底802从重布线结构200分离(或“剥离”)。根据一些实施例，剥离包括将光(例如激光或UV光)投射在载体衬底802之上的释放层(未示出)上，使得释放层在光的热量下分解且可移除载体衬底802。然后，将结构翻转且放置在另一载体804(例如条带)上。
图22示出芯体衬底300，随后将芯体衬底300结合到重布线结构200(参见下文，图23)。利用芯体衬底300具有使芯体衬底300在分开的工艺中制造的优点。另外，由于芯体衬底300是在分开的工艺中形成，因此可分开对芯体衬底300进行测试，从而使用已知良好的芯体衬底300。举例来说，在一些实施例中，在将芯体衬底300结合到重布线结构200之前，可单独地或批量地对芯体衬底300进行测试、确认和/或验证。
芯体衬底300可为例如有机衬底、陶瓷衬底、硅衬底或类似衬底。使用导电连接件390将芯体衬底300贴合到重布线结构200。对芯体衬底300进行贴合可包括：将芯体衬底300放置在重布线结构200上，且对导电连接件390进行回焊以将芯体衬底300与重布线结构200在实体上耦合及电耦合。
在贴合到重布线结构200之前，可根据适用的制造工艺对芯体衬底300进行处理，以在芯体衬底300中形成重布线结构。举例来说，芯体衬底300包括芯体310。芯体310可由以下材料的一个或多个层形成：玻璃纤维、树脂、填料、预浸料、环氧树脂、二氧化硅填料、味之素构成膜(ABF)、聚酰亚胺、模制化合物、其它材料、和/或其组合。举例来说，在一些实施例中，两层材料构成芯体310。芯体310可由有机材料和/或无机材料形成。在一些实施例中，芯体310包括嵌置在内部的一个或多个无源组件(未示出)。芯体310可包含其他材料或组件。形成延伸穿过芯体310的导通孔320。在一些实施例中，导通孔320包含导电材料320A(例如铜、铜合金或其他导体)，且可包括阻挡层(未示出)、衬垫(未示出)、晶种层(未示出)、和/或填充材料320B。导通孔320提供从芯体310的一个侧到芯体310的另一侧的垂直电连接。举例来说，导通孔320中的一些导通孔320耦合在位于芯体310的一个侧处的导电特征与位于芯体310的相对的侧处的导电特征之间。作为实例，可使用钻孔工艺、光学光刻、激光工艺或其他方法来形成导通孔320的孔洞，且然后利用导电材料填充或镀覆导通孔320的孔洞。在一些实施例中，导通孔320是中空导电穿孔，所述中空导电穿孔具有填充有绝缘材料的中心。在芯体310的相对的侧上形成重布线结构340A与重布线结构340B。重布线结构340A与重布线结构340B通过导通孔320电耦合，且可用于扇入/扇出电信号。
重布线结构340A及340B各自包括由ABF、预浸料、或类似物形成的介电层以及金属化图案。每一相应的金属化图案具有位于相应的介电层的主表面上且沿着所述主表面延伸的线部分，且具有延伸穿过相应的介电层的通孔部分。重布线结构340A及340B各自分别包括：凸块下金属(UBM)330A及330B，用于外部连接；以及阻焊剂350A及350B，保护重布线结构340A及340B的特征。重布线结构340A随后可通过UBM 330A利用导电连接件390贴合到重布线结构200，如以下图23中所示。与图22中所示相比，在重布线结构340A及340B中可形成更多或更少的介电层及金属化图案。
芯体衬底300可包括有源器件及无源器件(未示出)，或者可不具有有源器件、无源器件中的任一者或两者。可使用各种各样的器件，例如晶体管、电容器、电阻器、电感器、这些器件组合、及类似物。可使用任何合适的方法来形成器件。
可使用导电连接件390将芯体衬底300A及300B结合到重布线结构200，如以下图23中所示。可首先在芯体衬底300A及300B中的任一者上，或者在重布线结构200(参见上文，图21)的导电焊盘214上形成导电连接件390，且然后对导电连接件390进行回焊以完成结合。举例来说，在图22中所示的实施例中，以介于20μm到500μm的范围内的节距在底部重布线结构340A的UBM 330A上形成导电连接件390。导电连接件390可为球栅阵列(BGA)连接件、焊料球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、无电镀镍钯浸金技术(ENEPIG)形成的凸块、或类似物。导电连接件390可包含导电材料(例如焊料、铜、铝、金、镍、银、钯、锡、类似物、或其组合)。此种导电连接件390的集成可为半导体器件(例如集成无源器件(IPD)芯片、集成电压调节器(IVR)、有源芯片以及其他电气组件)的放置提供灵活性以实施系统芯片类型的封装组件，因此降低制作复杂性。此种实施例同样也可为各种其他封装配置提供更大的灵活性。
在一些实施例中，导电连接件390通过利用蒸镀、电镀、印刷、焊料转移、植球、或类似工艺初始地形成焊料层来形成。一旦已在结构上形成焊料层，便可执行回焊，以便将材料成形为期望的凸块形状。在另一实施例中，导电连接件390包括通过溅镀、印刷、电镀、无电镀覆、CVD或类似工艺形成的金属柱(例如铜柱)。金属柱可不含有焊料且具有实质上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属顶盖层。金属顶盖层可包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似物、或其组合，且可通过镀覆工艺来形成。
在图23中，分别在第一封装区101A及第二封装区101B中将芯体衬底300A及300B结合到重布线结构200(参见上文，图21)。在一些实施例中，可使用拾取及放置工艺或另一种合适的工艺以及通过倒装芯片结合工艺或其他合适的结合工艺结合的导电连接件390将芯体衬底300A及300B放置在重布线结构200上。在一些实施例中，对导电连接件390进行回焊，以通过导电焊盘214将芯体衬底300A及300B贴合到重布线结构200。导电连接件390将芯体衬底300A及300B电耦合和/或在实体上耦合到重布线结构200且通过局部内连线组件120将芯体衬底300A及300B耦合到集成电路管芯512、514及516。集成电路管芯512、514及516通过局部内连线组件120与彼此以及与芯体衬底300的双侧连接可增加集成电路管芯之间的通信带宽，同时保持低的接触电阻及高的可靠性。
导电连接件390在回焊之前可具有形成在其上的环氧焊剂(未示出)，在将芯体衬底300A及300B贴合到重布线结构200之后，环氧焊剂的环氧部分中的至少一些保留下来。
在图24中，通过在各种组件上及各种组件周围形成包封体520来执行包封。在形成之后，包封体520环绕芯体衬底300A及300B，包括导电连接件390、金属化图案174、及介电层172的上暴露表面。包封体520可由模制化合物、环氧树脂、底部填充胶、模制底部填充胶、类似物、或其组合形成或包含模制化合物、环氧树脂、底部填充胶、模制底部填充胶、类似物、或其组合，且可通过压缩模制、转移模制或类似工艺来施加。可液体或半液体形式施加包封体520且然后随后将包封体520固化。包封体520可形成在框架之上，使得芯体衬底300A及300B被掩埋或覆盖。
进一步参照图24，如果需要，可对包封体520执行平坦化工艺，以暴露出芯体衬底300A及300B的UBM 330。在工艺变化内在平坦化工艺之后，包封体520的最顶部表面与UBM330的最顶部表面是齐平的(例如，平坦的)。平坦化工艺可为例如化学机械抛光(CMP)、研磨工艺、或类似工艺。在一些实施例中，例如，如果UBM 330已被暴露，则可省略平坦化。可使用其他工艺来实现类似的结果。举例来说，在形成包封体520之前，可在UBM 330之上形成介电质或钝化层。在这种情况下，可在随后的步骤中将介电质或钝化层图案化，以暴露出UBM330的部分。
如上所述，重布线结构200可更大且包括多个封装区，例如第一封装区101A及第二封装区101B。举例来说，图25示出具有带有多个封装区的圆形晶片形状的如以上图20A中所示的重布线结构200。在所示实施例中，晶片上包括四个封装区101A、101B、101C及101D，从而允许在单个晶片上制作四个最终封装组件且稍后将所述四个最终封装组件单体化。在其他实施例中，可在单个晶片上利用更少或更多的封装区。工艺中的后续步骤在载体衬底802上使用重布线结构200作为基础，在此基础上继续以下进一步详细阐述的制作工艺。如以下进一步详细阐述的，通过沿着线401且围绕封装区101A、101B、101C及101D的外边缘进行锯切来将各个封装区单体化。
图26示出使用利用多个封装区进行的面板形式制作工艺制造的重布线结构200。在所示实施例中，晶片上包括九个封装区101A到101I，从而使得能够在单个晶片或面板上制作九个最终封装组件。在其他实施例中，可在单个晶片或面板上利用更少或更多的封装区。工艺中的后续步骤在载体衬底802上使用重布线结构200作为基础，在此基础上继续以下进一步详细阐述的制作工艺。如以下进一步详细阐述的，通过沿着线402且围绕封装区101A到101I的周边进行锯切来将各个封装区单体化。
在图27中，通过在例如第一封装区101A与第二封装区101B之间沿着切割道区进行锯切来执行单体化工艺。锯切将第一封装区101A从邻近的封装区单体化出来，以形成多个单体化封装组件100。如图24中所示，利用包封体520覆盖芯体衬底300的侧壁，从而在单体化期间及之后保护芯体衬底300A及300B的侧壁。
在图28中，将多个集成电路管芯(例如一个或多个逻辑管芯512、一个或多个存储器管芯514以及一个或多个输入/输出(I/O)管芯516(图23中未示出，但参见图3))贴合到重布线结构200。管芯512、514及516具有结合到导电连接件188的结合焊盘518。在一些实施例中，结合焊盘518由导电材料制成且可类似于上述导电线(参见，例如导电线110)。在一些实施例中，可使用拾取及放置工艺或另一种合适的工艺以及通过倒装芯片结合工艺或其他合适的结合工艺结合的导电连接件188将管芯512、514及516放置在重布线结构200上。在一些实施例中，对导电连接件188进行回焊以通过结合焊盘518将管芯512、514及516贴合到重布线结构200。可将管芯512、514及516耦合到重布线结构200，使得相邻的管芯512、514及516通过局部内连线组件120(参见上文，图3)耦合到彼此。局部内连线组件120在集成电路封装500的集成电路管芯512、514及516之间提供的电布线及连接且增加集成电路管芯512到516之间的通信带宽，同时保持低的接触电阻及高的可靠性。
图29示出可形成环绕集成电路管芯512、514及516与重布线结构200之间的导电连接件188的如图1中所示的底部填充胶610。底部填充胶610可减少应力且保护通过导电连接件188的回焊形成的接头。底部填充胶610可在集成电路封装500被贴合之后通过毛细流动工艺形成，或者可通过合适的沉积方法形成。在一些实施例中，在多个邻近的器件之下形成底部填充胶610的单个层，并且可在放置在单体化封装组件100的顶部上的附加器件之下和/或周围形成又一些后续底部填充胶(未示出)或包封体(未示出)。
图30示出形成在芯体衬底300的UBM 330B上的外部连接件620。外部连接件620可为球栅阵列(BGA)连接件、焊料球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、或类似物。外部连接件620可包含导电材料，例如焊料、铜、铝、金、镍、银、钯、锡、类似物、或其组合。在一些实施例中，外部连接件620是通过利用蒸镀、电镀、印刷、焊料转移、植球、或类似工艺在UBM330B上初始地形成可回焊材料层来形成。一旦已在UBM 330B上形成可回焊材料层，便可执行回焊，以将材料成形为期望的凸块形状。
实施例可实现优点。举例来说，嵌置的双侧局部内连线组件可增加集成电路管芯之间的通信带宽，同时保持低的接触电阻及高的可靠性。通过嵌置的双侧局部内连线组件，可增加集成电路管芯与其他贴合的封装(例如(诸如)芯体衬底)之间的通信带宽，此对于高性能计算可能是有用的。在封装组件的制作期间，使用粘合剂(例如(诸如)管芯贴合膜(DAF))将局部内连线组件贴合到载体衬底可使得能够避免焊接接头贴合工艺(包括例如在局部内连线组件上形成微凸块及在载体衬底上形成微凸块焊盘)。此可简化工艺流程，增加通量，且减少由微凸块及微凸块焊盘的后续移除引起的裂纹形成。嵌置的双侧局部内连线组件与重布线结构之间的无焊料连接可有助于更高的可靠性及改善的电性能，且可减少焊接接头的电迁移问题。由于由双侧局部内连线组件提供的集成电路管芯之间的增加的通信带宽，因此在集成电路管芯与重布线结构之间不需要中介层。通过消除对中介层的需要，可减少芯片封装相互作用问题，且可拓宽可靠性窗口。此可减少集成电路封装(包括集成电路管芯)与芯体衬底封装(包括芯体衬底及重布线结构)之间的热膨胀系数(CTE)失配，此可减少翘曲失配。
根据实施例，一种形成半导体器件的方法，所述方法包括：在第一衬底上形成第一穿孔及第二穿孔；将第一局部内连线组件贴合到所述第一衬底，所述第一局部内连线组件设置在所述第一穿孔与所述第二穿孔之间，所述第一局部内连线组件利用第一粘合剂贴合到所述第一衬底；利用第一包封体包封所述第一局部内连线组件、所述第一穿孔及所述第二穿孔；移除所述第一包封体的顶部部分及所述第一局部内连线组件的顶部部分；在所述第一局部内连线组件的第一侧、所述第一穿孔、所述第二穿孔及所述第一包封体之上形成第一重布线结构；从所述第一衬底移除所述第一局部内连线组件、所述第一包封体、所述第一穿孔、所述第二穿孔及所述第一重布线结构且将所述第一重布线结构贴合到第二衬底；从所述第一局部内连线组件移除所述第一粘合剂；以及在所述第一局部内连线组件的第二侧、所述第一穿孔、所述第二穿孔及所述第一包封体之上形成内连线结构，所述第二侧与所述第一侧相对，所述内连线结构的第一导电特征在实体上耦合及电耦合到所述第一局部内连线组件的第二导电特征。在实施例中，所述第一粘合剂具有介于5μm到100μm的范围内的厚度。在实施例中，移除所述第一粘合剂包括研磨工艺。在实施例中，移除所述第一局部内连线组件的所述顶部部分包括移除衬底的一部分。在实施例中，所述方法还包括：将第一集成电路管芯贴合到所述内连线结构且将第二集成电路管芯贴合到所述内连线结构，其中所述第一集成电路管芯通过所述第一局部内连线组件耦合到所述第二集成电路管芯。在实施例中，所述方法还包括：利用第二粘合剂将第二局部内连线组件贴合到所述第一衬底；利用所述第一包封体包封所述第二局部内连线组件；移除所述第二局部内连线组件的顶部部分；在所述第二局部内连线组件之上形成所述第一重布线结构；从所述第一衬底移除所述第二局部内连线组件；从所述第二局部内连线组件移除所述第二粘合剂；以及在所述第二局部内连线组件之上形成所述内连线结构，所述内连线结构的第三导电特征在实体上耦合及电耦合到所述第二局部内连线组件的第四导电特征。在实施例中，所述方法还包括：将第三集成电路管芯贴合到所述内连线结构，其中所述第一集成电路管芯通过所述第二局部内连线组件耦合到所述第三集成电路管芯。在实施例中，所述第一集成电路管芯是逻辑管芯，所述第二集成电路管芯是逻辑管芯，且所述第三集成电路管芯是存储器管芯。在实施例中，所述第一集成电路管芯是逻辑管芯。在实施例中，所述第二集成电路管芯是存储器管芯且所述第三集成电路管芯是存储器管芯。在实施例中，所述第二集成电路管芯是逻辑管芯且所述第三集成电路管芯是输入/输出管芯。
根据另一实施例，一种形成半导体器件的方法包括：在第一衬底上形成第一多个重布线层，所述第一多个重布线层包括第一多个导电焊盘，所述第一多个导电焊盘暴露在所述第一多个重布线层的顶表面上；在所述第一多个重布线层之上形成粘合剂；将所述第一衬底、所述第一多个重布线层及所述粘合剂单体化成多个局部内连线组件，所述多个局部内连线组件中的第一局部内连线组件包括所述第一衬底的单体化部分、所述第一多个重布线层的单体化部分、所述第一多个导电焊盘中的第一导电焊盘及所述第一多个导电焊盘中的第二导电焊盘、以及所述粘合剂的单体化部分，所述第一多个重布线层的所述单体化部分位于所述第一衬底的所述单体化部分上，所述第一多个导电焊盘中的所述第一导电焊盘及所述第一多个导电焊盘中的所述第二导电焊盘延伸到所述第一多个重布线层的所述单体化部分的顶表面，所述粘合剂的所述单体化部分覆盖所述第一多个重布线层的所述单体化部分；将所述第一局部内连线组件贴合到第二衬底；利用第一包封体包封所述第一局部内连线组件；移除所述第一包封体的顶部部分且从所述第一局部内连线组件移除所述第一衬底的所述单体化部分；在所述第一局部内连线组件的第一侧及所述第一包封体之上形成第一重布线结构；从所述第二衬底移除所述第一局部内连线组件、所述第一包封体及所述第一重布线结构且将所述第一重布线结构贴合到第三衬底；移除所述粘合剂的所述单体化部分以暴露出所述第一导电焊盘及所述第二导电焊盘；以及在所述第一局部内连线组件的第二侧及所述第一包封体之上形成第二重布线结构，所述第二侧与所述第一侧相对，所述第二重布线结构包括第三导电焊盘及第四导电焊盘，所述第三导电焊盘结合到所述第一导电焊盘，所述第四导电焊盘结合到所述第二导电焊盘。在实施例中，所述第一多个重布线层包含聚酰亚胺。在实施例中，所述第一多个重布线层包括模制膜。在实施例中，所述方法还包括：将第一集成电路管芯贴合到所述第二重布线结构，将第二集成电路管芯贴合到所述第二重布线结构，且将芯体衬底贴合到所述第一重布线结构，所述第一集成电路管芯通过所述第一局部内连线组件电耦合到所述第二集成电路管芯，且所述芯体衬底通过所述第一局部内连线组件电耦合到所述第一集成电路管芯。
根据又一实施例，一种半导体结构包括：第一重布线结构，所述第一重布线结构包括第一介电层及第一多个导电特征；局部内连线组件，设置在所述第一重布线结构上，所述局部内连线组件的侧壁被底部填充胶环绕，所述局部内连线组件包括第一多个重布线层，所述第一多个重布线层包括：第二多个导电特征，位于所述局部内连线组件的第一侧上，所述第一侧在实体上接触所述第一重布线结构，所述第一多个导电特征中的每一者在实体上耦合及电耦合到所述第二多个导电特征中的相应导电特征；以及第三多个导电特征及第四多个导电特征，所述第三多个导电特征及所述第四多个导电特征位于所述局部内连线组件的与所述第一侧相对的第二侧上；以及第一内连线结构，位于所述局部内连线组件的第二侧之上，所述第二侧与所述第一侧相对，所述第一内连线结构包括第五多个导电特征及第六多个导电特征，所述第三多个导电特征中的每一导电特征结合到所述第五多个导电特征中的相应导电特征，所述第四多个导电特征中的每一导电特征结合到所述第六多个导电特征中的相应导电特征。在实施例中，所述半导体结构还包括：第一集成电路管芯，与所述局部内连线组件相对地在实体上耦合及电耦合到所述第一内连线结构，所述第一集成电路管芯电耦合到所述第一内连线结构的所述第五多个导电特征；以及第二集成电路管芯，与所述局部内连线组件相对地在实体上耦合及电耦合到所述第一内连线结构，所述第二集成电路管芯邻近所述第一集成电路管芯，所述第二集成电路管芯电耦合到所述第一内连线结构的所述第六多个导电特征。在实施例中，所述半导体结构还包括半导体封装，所述半导体封装与所述局部内连线组件相对地贴合到所述第一重布线结构，所述半导体封装通过所述局部内连线组件耦合到所述第一集成电路管芯。在实施例中，所述半导体封装是芯体衬底。在实施例中，所述半导体结构还包括多个穿孔，所述多个穿孔延伸穿过所述底部填充胶，所述多个穿孔中的每一穿孔的底表面耦合到所述第一重布线结构的相应导电特征，所述多个穿孔中的每一穿孔的顶表面耦合到所述第一内连线结构的相应导电特征。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
在第一衬底上形成第一穿孔及第二穿孔；
将第一局部内连线组件贴合到所述第一衬底，所述第一局部内连线组件设置在所述第一穿孔与所述第二穿孔之间，所述第一局部内连线组件利用第一粘合剂贴合到所述第一衬底；
利用第一包封体包封所述第一局部内连线组件、所述第一穿孔及所述第二穿孔；
移除所述第一包封体的顶部部分及所述第一局部内连线组件的顶部部分；
在所述第一局部内连线组件的第一侧、所述第一穿孔、所述第二穿孔及所述第一包封体之上形成第一重布线结构；
从所述第一衬底移除所述第一局部内连线组件、所述第一包封体、所述第一穿孔、所述第二穿孔及所述第一重布线结构且将所述第一重布线结构贴合到第二衬底；
从所述第一局部内连线组件移除所述第一粘合剂；以及
在所述第一局部内连线组件的第二侧、所述第一穿孔、所述第二穿孔及所述第一包封体之上形成内连线结构，所述第二侧与所述第一侧相对，所述内连线结构的第一导电特征在实体上耦合及电耦合到所述第一局部内连线组件的第二导电特征。
2.根据权利要求1所述的方法，其中所述第一粘合剂具有介于5μm到100μm的范围内的厚度。
3.根据权利要求1所述的方法，还包括：将第一集成电路管芯贴合到所述内连线结构且将第二集成电路管芯贴合到所述内连线结构，其中所述第一集成电路管芯通过所述第一局部内连线组件耦合到所述第二集成电路管芯。
4.根据权利要求3所述的方法，还包括：
利用第二粘合剂将第二局部内连线组件贴合到所述第一衬底；
利用所述第一包封体包封所述第二局部内连线组件；
移除所述第二局部内连线组件的顶部部分；
在所述第二局部内连线组件之上形成所述第一重布线结构；
从所述第一衬底移除所述第二局部内连线组件；
从所述第二局部内连线组件移除所述第二粘合剂；以及
在所述第二局部内连线组件之上形成所述内连线结构，其中所述内连线结构的第三导电特征在实体上耦合及电耦合到所述第二局部内连线组件的第四导电特征。
5.根据权利要求4所述的方法，还包括：将第三集成电路管芯贴合到所述内连线结构，其中所述第一集成电路管芯通过所述第二局部内连线组件耦合到所述第三集成电路管芯。
6.一种形成半导体器件的方法，所述方法包括：
在第一衬底上形成第一多个重布线层，所述第一多个重布线层包括第一多个导电焊盘，所述第一多个导电焊盘暴露在所述第一多个重布线层的顶表面上；
在所述第一多个重布线层之上形成粘合剂；
将所述第一衬底、所述第一多个重布线层及所述粘合剂单体化成多个局部内连线组件，所述多个局部内连线组件中的第一局部内连线组件包括：
所述第一衬底的单体化部分；
所述第一多个重布线层的单体化部分，位于所述第一衬底的所述单体化部分上；
所述第一多个导电焊盘中的第一导电焊盘及所述第一多个导电焊盘中的第二导电焊盘，延伸到所述第一多个重布线层的所述单体化部分的顶表面；以及
所述粘合剂的单体化部分，覆盖所述第一多个重布线层的所述单体化部分；
将所述第一局部内连线组件贴合到第二衬底；
利用第一包封体包封所述第一局部内连线组件；
移除所述第一包封体的顶部部分且从所述第一局部内连线组件移除所述第一衬底的所述单体化部分；
在所述第一局部内连线组件的第一侧及所述第一包封体之上形成第一重布线结构；
从所述第二衬底移除所述第一局部内连线组件、所述第一包封体及所述第一重布线结构且将所述第一重布线结构贴合到第三衬底；
移除所述粘合剂的所述单体化部分以暴露出所述第一导电焊盘及所述第二导电焊盘；以及
在所述第一局部内连线组件的第二侧及所述第一包封体之上形成第二重布线结构，所述第二侧与所述第一侧相对，所述第二重布线结构包括第三导电焊盘及第四导电焊盘，所述第三导电焊盘结合到所述第一导电焊盘，所述第四导电焊盘结合到所述第二导电焊盘。
7.根据权利要求6所述的方法，其中所述第一多个重布线层包括模制膜。
8.根据权利要求6所述的方法，还包括：将第一集成电路管芯贴合到所述第二重布线结构，将第二集成电路管芯贴合到所述第二重布线结构，且将芯体衬底贴合到所述第一重布线结构，所述第一集成电路管芯通过所述第一局部内连线组件电耦合到所述第二集成电路管芯，且所述芯体衬底通过所述第一局部内连线组件电耦合到所述第一集成电路管芯。
9.一种半导体结构，包括：
第一重布线结构，所述第一重布线结构包括第一介电层及第一多个导电特征；
局部内连线组件，设置在所述第一重布线结构上，所述局部内连线组件的侧壁被底部填充胶环绕，所述局部内连线组件包括第一多个重布线层，所述第一多个重布线层包括：
第二多个导电特征，位于所述局部内连线组件的第一侧上，所述第一侧在实体上接触所述第一重布线结构，所述第一多个导电特征中的每一者在实体上耦合及电耦合到所述第二多个导电特征中的相应导电特征；以及
第三多个导电特征及第四多个导电特征，所述第三多个导电特征及所述第四多个导电特征位于所述局部内连线组件的与所述第一侧相对的第二侧上；以及
第一内连线结构，位于所述局部内连线组件的所述第二侧之上，所述第一内连线结构包括第五多个导电特征及第六多个导电特征，所述第三多个导电特征中的每一导电特征结合到所述第五多个导电特征中的相应导电特征，所述第四多个导电特征中的每一导电特征结合到所述第六多个导电特征中的相应导电特征。
10.根据权利要求9所述的半导体结构，还包括：
第一集成电路管芯，在实体上耦合及电耦合到与所述局部内连线组件相对的所述第一内连线结构，所述第一集成电路管芯电耦合到所述第一内连线结构的所述第五多个导电特征；以及
第二集成电路管芯，在实体上耦合及电耦合到与所述局部内连线组件相对的所述第一内连线结构，所述第二集成电路管芯邻近所述第一集成电路管芯，所述第二集成电路管芯电耦合到所述第一内连线结构的所述第六多个导电特征。
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