CN107342277B - 封装件及其形成方法 - Google Patents

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Abstract

实施例器件包括集成电路管芯和位于集成电路管芯上方的第一金属化图案。第一金属化图案包括具有延伸穿过第一导电区的第一孔的第一伪图案。该器件还包括位于第一金属化图案上方的第二金属化图案。第二金属化图案包括具有延伸穿过第二导电区的第二孔的第二伪图案。第二孔以凸出的方式布置为与第一孔的部分和第一导电区的部分重叠。本发明还提供了封装件及其形成方法。

Description

封装件及其形成方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及封装件及其形成方法。
背景技术
在诸如晶圆级封装(WLP)的封装技术的一个方面，再分布层(RDL)可以形成在管芯上方并且电连接至管芯中的有源器件。然后位于凸块下金属(UBM)上的诸如焊料球的外部输入/输出(I/O)焊盘(pad)可以形成为通过RDL电连接至管芯。这种封装技术的有利特征在于形成扇出封装件的可能性。因此，管芯上的I/O焊盘可以再分布至比管芯更大的面积，并且因此，可以增加封装在管芯的表面上的I/O焊盘的数量。
在这种封装技术中，可以在管芯周围形成模塑料以提供支撑扇出互连结构的表面积。例如，RDL可包括形成在管芯和模塑料上方的一个或多个聚合物层。导电部件(例如，导线和/或通孔)形成在聚合物层中并且将管芯上的I/O焊盘电连接至位于RDL上方的外部I/O焊盘。可以在管芯和模塑料上方设置外部I/O焊盘。
发明内容
根据本发明的一方面，提供了一种器件，包括：集成电路管芯；第一金属化图案，位于所述集成电路管芯上方，其中，所述第一金属化图案包括限定延伸穿过第一导电区的第一孔的第一伪图案；以及第二金属化图案，位于所述第一金属化图案上方，其中，所述第二金属化图案包括限定延伸穿过第二导电区的第二孔的第二伪图案，并且所述第二孔以凸出的方式与所述第一孔的部分和所述第一导电区的一部分重叠。
根据本发明的另一方面，提供了一种封装件，包括：集成电路管芯；密封剂，沿着所述集成电路管芯的侧壁延伸；贯通孔，延伸穿过所述密封剂并且电连接至所述集成电路管芯；第一介电层，位于所述集成电路管芯和所述密封剂上方；第一伪图案，位于所述第一介电层中，其中，所述第一伪图案包括：第一导电材料；以及多个第一孔，延伸穿过所述第一导电材料并且设置在第一行和第一列的第一栅格中；第二介电层，位于所述第一介电层上方；以及第二伪图案，位于所述第二介电层中，其中，所述第二伪图案包括：第二导电材料；以及多个第二孔，延伸穿过所述第二导电材料并且设置在第二行和第二列的第二栅格中，其中，所述第二栅格偏离所述第一栅格。
根据本发明的又一方面，提供了一种用于形成封装件的方法，所述方法包括：将集成电路管芯密封在密封剂中；在所述集成电路管芯和所述密封剂上方沉积第一介电层；在所述第一介电层上方形成第一金属化图案，其中，所述第一金属化图案包括：第一伪图案，包括延伸穿过第一导电材料的第一孔，其中，所述第一导电材料包括设置在所述第一孔的相邻第一孔之间的第一伪线；以及将第一信号线电连接至所述集成电路管芯；在所述第一介电层和所述第一金属化图案上方沉积第二介电层；以及在所述第二介电层上方形成第二金属化图案，其中，所述第二金属化图案包括第二伪图案，所述第二伪图案包括延伸穿过第二导电材料的第二孔，其中，垂直于所述第二介电层的主表面的线延伸穿过所述第二孔中的一个和所述第一伪线。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图21示出根据一些实施例的在用于形成封装件结构的工艺期间的中间步骤的截面图。
图22A-图22B、图23A-图23E和图24A-图24C示出根据一些实施例的金属化图案的变化图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
在特定上下文中描述了各种实施例，即具有特定配置的集成扇出(InFO)封装件。然而，各个实施例还可以应用于诸如具有设置在介电材料中的金属化图案的堆叠层的器件的其他半导体器件。
图1至图21示出根据一些实施例的在用于形成第一封装件结构的工艺期间的中间步骤的截面图。图1示出载体衬底100和形成在载体衬底100上的释放层102。分别示出用于形成第一封装件和第二封装件的第一封装件区600A和第二封装件区600B。
载体衬底100可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底100可以是晶圆，从而使得多个封装件可以同时形成在载体衬底100上。释放层102可以由聚合物基材料形成，其中，可以与载体衬底100一起从将在后续步骤中形成的上面的结构中去除该释放层。在一些实施例中，释放层102是诸如光热转换(LTHC)释放涂层的环氧树脂基热释放材料，其在加热时失去其粘性。在其他实施例中，释放层102可为紫外线(UV)胶，其在暴露于UV光时失去其粘性。释放层102可以以液体形式进行分配并且被固化，可以是层压在载体衬底100上的层压膜，或可以是类似物。可使释放层102的顶面齐平并且顶面可具有高度的共面性。
如图2所示，在释放层102上形成介电层104。介电层104的底面可以与释放层102的顶面接触。在一些实施例中，介电层104由诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的聚合物形成。在其他的实施例中，介电层104由诸如氮化硅的氮化物；诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼的磷硅酸盐玻璃(BPSG)等的氧化物等形成。可通过诸如旋涂、化学汽相沉积(CVD)、层压等或它们的组合的任何可接受的沉积工艺形成介电层104。
在图2中，形成金属化图案106。在介电层104上形成金属化图案106。作为实例，作为形成金属化图案106的实例，在介电层104上方形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可以使用PVD等形成晶种层。然后在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案106。图案化形成了穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中以及在晶种层的暴露的部分上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层的其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案106。金属化图案106可以包括信号线(例如，用于到达集成电路管芯114的电源信号、接地信号和/或电信号)以及形成为填充信号线之间的间隔的伪图案，下面将相对于图22-图23对其进行更详细的解释。
在图3中，介电层108形成在金属化图案106和介电层104上。在一些实施例中，介电层108由聚合物形成，聚合物可以是使用光刻掩模图案化的诸如PBO、聚酰亚胺、BCB等的光敏材料。在其他实施例中，介电层108由诸如氮化硅的氮化物、诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可通过旋涂、层压、CVD等或它们的组合形成介电层108。然后，图案化介电层108形成开口以暴露金属化图案106的部分。当介电层为光敏材料时，诸如通过将介电层108暴露于光或者例如通过使用各向异性蚀刻的可接受的工艺实施图案化。
介电层104和108以及金属化图案106可以称为背侧再分布结构110。如图所示，背侧再分布结构包括两个介电层104和108以及一个金属化图案106。在其他实施例中，背侧再分布结构可以包括任何数量的介电层、金属化图案和通孔。通过重复用于形成金属化图案106和介电层108的工艺，可以在背侧再分布结构中形成一个或多个额外的金属化图案和介电层。在金属化图案的形成期间，可以通过在下面的介电层的开口中形成金属化图案的晶种层和导电材料来形成通孔。通孔可以因此互连且电连接各个金属化图案。
还在图3中，形成贯通孔112。作为形成贯通孔112的实例，在如图所示的例如介电层108和金属化图案106的暴露部分的背侧再分布结构110上方形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可以使用PVD等形成晶种层。在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于贯通孔。图案化形成了穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中并且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。去除光刻胶以及晶种层的在其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成贯通孔112。
在图4中，通过粘合剂116将集成电路管芯114粘附至介电层108。如图4所示，在第一封装件区600A和第二封装件区600B的每个中粘附两个集成电路管芯114，并且在其他的实施例中，可以在每个区域中粘附更多或更少的集成电路管芯。集成电路管芯114可以是逻辑管芯(例如，中央处理单元、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等，或它们的组合。此外，在一些实施例中，集成电路管芯114可以具有不同的尺寸，并且在其他实施例中，集成电路管芯114可以具有相同的尺寸。
在粘附至介电层108之前，可以根据适当的制造工艺来处理集成电路管芯114以在集成电路管芯114中形成集成电路。例如，每个集成电路管芯114包括诸如掺杂或未掺杂的硅的半导体衬底118或绝缘体上半导体(SOI)衬底的有源层。半导体衬底可以包括诸如锗的其他半导体材料；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。还可以使用诸如多层或梯度衬底的其他衬底。诸如晶体管、二极管、电容器、电阻器等的器件可以形成在半导体衬底118中和/或上并且可以通过互连结构120互连以形成集成电路，互连结构120由例如半导体衬底118上的一个或多个介电层中的金属化图案形成。
集成电路管芯114还包括诸如铝焊盘的焊盘122，制造至该焊盘的外部连接。焊盘122位于可以称为集成电路管芯114的相应的有源侧的一侧上。钝化膜124位于集成电路管芯114上并且位于焊盘122的部分上。开口穿过钝化膜124至焊盘122。诸如导电柱(例如，包括诸如铜的金属)的管芯连接件126位于穿过钝化膜124的开口中并且机械和电连接至相应的焊盘122。例如，可以通过镀等形成管芯连接件126。管芯连接件126电连接集成电路管芯114的相应集成电路。
介电材料128位于集成电路管芯114的诸如钝化膜124和管芯连接件126的有源侧上。介电材料128横向密封管芯连接件126，并且介电材料128在横向上与相应的集成电路管芯114共端点。介电材料128可以是诸如PBO、聚酰亚胺、BCB等的聚合物；诸如氮化硅等的氮化物；诸如氧化硅、PSG、BSG、BPSG等的氧化物；或它们的组合，并且例如可以通过旋涂、层压、CVD等形成该介电材料。
粘合剂116位于集成电路管芯114的背侧上并且将集成电路管芯114粘附至诸如示出的介电层108的背侧再分布结构110。粘合剂116可以是任何合适的粘合剂、环氧树脂、管芯附接件(DAF)等。可以对诸如相应的半导体晶圆的背侧的集成电路管芯114的背侧施加粘合剂116或可以在载体衬底100的表面上方施加粘合剂116。集成电路管芯114可以通过诸如锯切或切割来分割，并且使用例如拾放工具通过粘合剂116粘附至介电层108。
在图5中，在各个组件上形成密封剂130。密封剂130可以是模塑料、环氧树脂等，并且可以通过压缩模塑、传递模塑等来施加该密封剂。在固化之后，密封剂130可以经受研磨工艺以暴露贯通孔112和管芯连接件126。在研磨工艺之后，贯通孔112、管芯连接件126和密封剂130的顶面可以共面。在一些实施例中，例如，如果贯通孔112和管芯连接件126已经暴露，则可以省略研磨。
在图6至图16中，形成前侧再分布结构160。如图16将要示出的，前侧再分布结构160包括介电层132、140、148和156和金属化图案138、146和154。
在图6中，在密封剂130、贯通孔112和管芯连接件126上沉积介电层132。在一些实施例中，介电层132由聚合物形成，该聚合物可以是使用光刻掩模图案化的诸如PBO、聚酰亚胺、BCB等的光敏材料。在其他实施例中，介电层132由诸如氮化硅的氮化物、诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可通过旋涂、层压、CVD等或它们的组合形成介电层132。
在图7中，然后图案化介电层132。图案化形成开口以暴露贯通孔112和管芯连接件126的部分。诸如通过将介电层132暴露于光(当介电层为光敏材料时)或者例如通过使用各向异性蚀刻的蚀刻的可接受的工艺实施图案化。如果介电层132是光敏材料，则可以在曝光之后显影介电层132。
在图8中，在介电层132上形成具有通孔的金属化图案138。作为形成金属化图案138的实例，在介电层132上方且在穿过介电层132的开口中形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可以使用PVD等形成晶种层。然后在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成并且可以使该光刻胶暴露于光以用于图案化。光刻胶的图案对应于金属化图案138。图案化形成了穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露的部分上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层的其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案138和通孔。在穿过介电层132到达例如贯通孔112和/或管芯连接件126的开口中形成通孔。
金属化图案138可以包括信号线(例如，用于至集成电路管芯114的电源信号、接地信号和/或电信号)和形成为填充信号线之间的间隔的伪图案，下面将相对于图22-图23对其进行更详细的解释。
在图9中，在金属化图案138和介电层132上沉积介电层140。在一些实施例中，介电层140由聚合物形成，聚合物是使用光刻掩模图案化的诸如PBO、聚酰亚胺、BCB等的光敏材料。在其他实施例中，介电层140由诸如氮化硅的氮化物、诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可通过旋涂、层压、CVD等或它们的组合形成介电层140。
在图10中，然后图案化介电层140。图案化形成开口以暴露金属化图案138的部分。诸如通过将介电层140暴露于光(当介电层为光敏材料时)，或者例如通过使用各向异性蚀刻的蚀刻的可接受的工艺实施图案化。如果介电层140是光敏材料，则可以在曝光之后显影介电层140。
在图11中，在介电层140上形成具有通孔的金属化图案146。作为形成金属化图案146的实例，在介电层140上方且在穿过介电层140的开口中形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可以使用PVD等形成晶种层。然后在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案146。图案化形成了穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层的其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案146和通孔。在穿过介电层140到达例如金属化图案138的部分的开口中形成通孔。金属化图案146可以包括信号线(例如，用于到达集成电路管芯114的电源信号、接地信号和/或电信号)以及形成为填充信号线之间的间隔的伪图案，下面将相对于图22-图23对其进行更详细的解释。
在图12中，在金属化图案146和介电层140上沉积介电层148。在一些实施例中，介电层148由聚合物形成，聚合物是使用光刻掩模图案化的诸如PBO、聚酰亚胺、BCB等的光敏材料。在其他实施例中，介电层148由诸如氮化硅的氮化物、诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可通过旋涂、层压、CVD等或它们的组合形成介电层148。
在图13中，然后图案化介电层148。图案化形成开口以暴露金属化图案146的部分。诸如通过将介电层148暴露于光(当介电层为光敏材料时)或者例如通过使用各向异性蚀刻的蚀刻的可接受的工艺实施图案化。如果介电层148是光敏材料，则可以在曝光之后显影介电层148。
在图14中，在介电层148上形成具有通孔的金属化图案154。作为形成金属化图案154的实例，在介电层148上方且在穿过介电层148的开口中形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可以使用PVD等形成晶种层。然后在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等形成并且可以将该光刻胶暴露于光以用于图案化。光刻胶的图案对应于金属化图案154。图案化形成了穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露的部分上形成导电材料。可以通过诸如电镀或化学镀等的镀敷来形成导电材料。导电材料可以包括金属，如铜、钛、钨、铝等。然后，去除光刻胶以及晶种层的其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案154和通孔。在穿过介电层148到达例如金属化图案146的部分的开口中形成通孔。金属化图案154可以包括信号线(例如，用于至集成电路管芯114的电源信号、接地信号和/或电信号)以及形成为填充信号线之间的间隔的伪图案，下面将相对于图22-图23对其进行更详细的解释。
在图15中，在金属化图案154和介电层148上沉积介电层156。在一些实施例中，介电层156由聚合物形成，聚合物是使用光刻掩模图案化的诸如PBO、聚酰亚胺、BCB等的光敏材料。在其他实施例中，介电层156由诸如氮化硅的氮化物、诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可通过旋涂、层压、CVD等或它们的组合形成介电层156。
在图16中，然后图案化介电层156。图案化形成开口以暴露金属化图案154的部分。诸如通过将介电层156暴露于光(当介电层为光敏材料时)或者例如通过使用各向异性蚀刻的蚀刻的可接受的工艺实施图案化。如果介电层156是光敏材料，则可以在曝光之后显影介电层156。
作为实例示出前侧再分布结构160。可以在前侧再分布结构160中形成更多或更少的介电层和金属化图案。如果形成更少的介电层和金属化图案，则可以省略以上讨论的步骤和工艺。如果形成更多的介电层和金属化图案，则可以重复以上讨论的步骤和工艺。本领域的普通技术人员将容易理解，会省略或重复哪些步骤和工艺。
在图17中，在前侧再分布结构160的外侧上形成焊盘162。焊盘162用于连接至导电连接件166(参见图18)，并且可以称为凸块下金属(UBM)162。在示出的实施例中，通过穿过介电层156至金属化图案154的开口形成焊盘162。作为形成焊盘162的实例，在介电层156上方形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可以使用PVD等形成晶种层。然后在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于焊盘162。图案化形成了穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露的部分上形成导电材料。可以通过诸如电镀或化学镀等的镀来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层的其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成焊盘162。
在图18中，在UBM 162上形成导电连接件166。导电连接件166可以是BGA连接件、焊球、金属柱、可控坍塌芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯浸金技术(ENEPIG)形成的凸块等。导电连接件166可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，通过首先通过诸如蒸发、电镀、印刷、焊料转移、球放置等通常使用的方法形成焊料层来形成导电连接件166。一旦在结构上形成焊料层，就可以实施回流，以将材料成形为期望的凸块形状。在另一个实施例中，导电连接件166是通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以没有焊料并且具有大致垂直的侧壁。在一些实施例中，在导电连接件166的顶部上形成金属覆盖层(未示出)。金属覆盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍钯金、镍金等或它们组合并且可以通过电镀工艺形成该金属覆盖层。
在图19中，实施载体衬底脱粘以使载体衬底100与背侧再分布结构114(例如，介电层104)分离(脱粘)。根据一些实施例，脱粘包括将诸如激光或UV光的光投射到释放层102上，从而使得释放层102在光的热量下分解，并且可以去除载体衬底100。该结构还被翻转并且被放置在带190上。
如图19进一步示出的，穿过介电层104形成开口以暴露金属化图案106的部分。例如，可以使用激光钻孔、蚀刻等形成开口。
图20示出通过沿着例如位于相邻区域600A和600B之间的划线区锯切来实施分割工艺之后所得的分割的封装件200。锯切将第一封装件区600A与第二封装件区600B分割。该分割导致了封装件200被分割，其中，封装件来自第一封装件区600A或第二封装件区600B中的一个。封装件200还可以称为集成扇出(InFO)封装件200。
图21示出包括封装件200(可以称为第一封装件200)、第二封装件300和衬底400的封装件500。第二封装件300包括衬底302和连接至衬底302的一个或多个堆叠管芯308(308A和308B)。衬底302可以由诸如硅、锗、金刚石等的半导体材料制成。在一些实施例中，还可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、它们的组合等的化合物材料。另外，衬底302可以是绝缘体上硅(SOI)衬底。通常，SOI衬底包括诸如外延的硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或它们的组合的半导体材料层。在一个可选实施例中，衬底302是基于诸如玻璃纤维增强的树脂芯的绝缘芯。一种示例性芯材料是诸如FR4的玻璃纤维树脂。芯材料的可选材料包括双马来酰亚胺-三嗪(BT)树脂，或者可选地，其他印刷电路板(PCB)材料或膜。诸如味之素的构建膜(ABF)或其他层压件的构建膜可用于衬底302。
衬底302可以包括有源器件和无源器件(在图21中未示出)。本领域中的普通技术人员将意识到，诸如晶体管、电容器、电阻器、这些的组合等的多种器件可以用于产生用于封装件300的设计的结构和功能需求。可以使用任何合适的方法来形成器件。
衬底302还可以包括金属化层(未示出)和贯通孔306。金属化层可以形成在有源器件和无源器件上方并且设计为连接各个器件以形成功能电路。金属化层可以由具有互连导电材料层的通孔的介电材料(例如，低k介电材料)和导电材料(例如，铜)的交替层形成，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)来形成。在一些实施例中，衬底302基本没有有源器件和无源器件。
衬底302可以具有位于衬底302的第一侧上的接合焊盘303以连接至堆叠管芯308，以及位于衬底302的第二侧上的接合焊盘304以连接至导电连接件314，衬底302的第二侧与衬底302的第一侧相对。在一些实施例中，通过在衬底302的第一侧和第二侧上的介电层(未示出)中形成凹槽(未示出)来形成接合焊盘303和304。凹槽形成为允许接合焊盘303和304嵌入到介电层中。在其他实施例中，省略了凹槽，因为接合焊盘303和304可以形成在介电层上。在一些实施例中，接合焊盘303和304包括由铜、钛、镍、金、钯等或它们的组合制成的薄晶种层(未示出)。可以在薄晶种层上方沉积接合焊盘303和304的导电材料。通过电化学镀工艺、化学镀工艺、CVD、ALD、PVD等或它们的组合来形成导电材料。在实施例中，接合焊盘303和304的导电材料是铜、钨、铝、银、金等或它们的组合。
在实施例中，接合焊盘303和304是可以包括诸如钛层、铜层和镍层的三个导电材料层的UBM。然而，本领域的普通技术人员将意识到，存在许多合适的材料和层的布置，诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置，这些都适用于形成UBM303和304。可用于UBM303和304的任何合适的材料或材料层旨在完全包括在当前应用的范围内。在一些实施例中，贯通孔306延伸穿过衬底302并且将至少一个接合焊盘303连接至至少一个接合焊盘304。
在所示出的实施例中，堆叠管芯308通过接合引线310连接至衬底302，但是可以使用诸如导电凸块的其他连接。在实施例中，堆叠管芯308是堆叠的存储器管芯。例如，堆叠的存储器管芯308可以包括诸如LPDDR1、LPDDR2、LPDDR3等的存储器模块的低功率(LP)双数据率(DDR)存储器模块。
在一些实施例中，由模制材料312密封堆叠管芯308和接合引线310。例如，可以使用压缩模制将模制材料312模制在堆叠管芯308和接合引线310上。在一些实施例中，模制材料312是模塑料、聚合物、环氧树脂、氧化硅填充材料等或它们的组合。实施固化步骤以固化模制材料312，其中固化可以是热固化、UV固化等或它们的组合。
在一些实施例中，将堆叠管芯310和接合引线310埋置于模制材料312中，并且在固化模制材料312之后，实施诸如研磨的平坦化步骤以去除模制材料312的多余部分并且为第二封装件300提供基本平坦的表面。
在形成第二封装件300之后，通过导电连接件314、接合焊盘304和金属化图案106的方式将封装件300接合至第一封装件200。在一些实施例中，堆叠存储器管芯308可通过接合引线310、接合焊盘303和304、贯通孔306、导电连接件314和贯通孔112连接至集成电路管芯114。
导电连接件314可以类似于上文中描述的导电连接件166，并且本文中不重复描述，但是导电连接件314和166不要求是相同的。在一些实施例中，在接合导电连接件314之前，利用诸如免洗焊剂的焊剂(flux，又称助焊剂)(未示出)涂覆导电连接件314。导电连接件314可以浸入焊剂中，或者焊剂可以喷射到导电连接件314上。在另一实施例中，可以将焊剂施加到金属化图案106的表面。
在一些实施例中，在利用第二封装件300附接至第一封装件200之后剩余的环氧树脂焊剂的环氧树脂部分的至少一些回流导电连接件314之前，导电连接件314可以具有形成在其上的环氧树脂焊剂(未示出)。剩余的环氧树脂部分可以用作底部填充物以减少应力并保护由于回流导电连接件314而产生的接合点。在一些实施例中，底部填充物(未示出)可以形成在第二封装件300和第一封装件200之间并且围绕导电连接件314。底部填充物可以在附接第二封装件300之后通过毛细管流动工艺形成，或者可以在附接第二封装件300之前通过合适的沉积方法形成。
第二封装件300与第一封装件200之间的接合可以是焊料接合或直接金属与金属(诸如铜与铜或锡与锡)接合。在实施例中，第二封装件300通过回流工艺接合至第一封装件200。在该回流工艺期间，导电连接件314与接合焊盘304和金属化图案106接触，以将第二封装件300物理地且电连接至第一封装件200。在接合工艺之后，金属间化合物(未示出)可以形成在金属化图案106和导电连接件314的界面处并且还形成在导电连接件314和接合焊盘304(未示出)之间的界面处。
半导体封装件500包括安装到衬底400的封装件200和300。衬底400可以称为封装衬底400。使用导电连接件166将封装件200安装到封装衬底400。
封装衬底400可以由诸如硅、锗、金刚石等的半导体材料制成。可选地，还可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、这些的组合等的化合物材料。另外地，封装衬底400可以是SOI衬底。通常，SOI衬底包括诸如外延的硅、锗、硅锗、SOI、SGOI或它们的组合的半导体材料层。在一个可选实施例中，封装衬底400基于诸如玻璃纤维增强的树脂芯的绝缘芯。一种示例性芯材料是诸如FR4的玻璃纤维树脂。用于芯材料的可选材料包括双马来酰亚胺-三嗪BT树脂，或者可选地，其他PCB材料或膜。诸如味之素构建膜(ABF)或其他层压件的构建膜可用于封装衬底400。
封装衬底400可以包括有源器件和无源器件(在图21中未示出)。本领域中的普通技术人员将意识到，诸如晶体管、电容器、电阻器、这些的组合等的多种器件可以用于生成用于半导体封装件500的设计的结构和功能需求。可以使用任何合适的方法来形成器件。
封装衬底400还可以包括金属化层和通孔(未示出)以及位于金属化层和通孔上方的接合焊盘402。金属化层可以形成在有源器件和无源器件上方并且设计为连接各个器件以形成功能电路。金属化层可以由具有互连导电材料层的通孔的介电材料(例如，低k介电材料)和导电材料(例如，铜)的交替层形成，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)来形成。在一些实施例中，封装衬底400基本没有有源器件和无源器件。
在一些实施例中，可以回流导电连接件166以将封装件200附接至接合焊盘402。导电连接件166将衬底400(包括衬底400中的金属化层)电和/或物理连接至第一封装件200。
在用封装件200附接至衬底400之后剩余的环氧树脂焊剂的至少一些环氧树脂部分回流导电连接件166之前，该导电连接件可以具有形成在其上的环氧树脂焊剂(未示出)。剩余的环氧树脂部分可以用作底部填充物以减少应力并保护由于回流导电连接件166而产生的接合点。在一些实施例中，底部填充物(未示出)可以形成在第一封装件200和衬底400之间并且围绕导电连接件166。底部填充物可以在附接封装件200之后通过毛细管流动工艺形成，或者可以在附接封装件200之前通过合适的沉积方法形成。
如上所述，各个RDL(例如，106、138、146和/或154)内的任何金属化图案可以包括信号线(例如，向集成电路管芯114提供电源布线、接地布线和/或电布线)以及信号线之间和信号线中的伪图案。通常，术语“伪图案”是指除了电布线之外的原因而包括的导电部件。例如，在实施例中，伪图案与封装件中的其他导电部件电绝缘，并且伪图案不电连接至任何有源器件。在其他实施例中，导电通孔(诸如，连接位于伪图案之上和下方的层中的信号线的导电通孔)可以延伸穿过伪图案，并且伪图案可以电连接至其他层中的信号线。然而，在这种实施例中，伪图案可能不提供用于其中设置有伪图案的层内的部件(例如，信号线)的任何电布线。
可以包括伪图案以提供更均匀的金属化图案，从而改进其中设置有相应金属化图案106、138、146和/或154的各个介电层的平整度。在各个实施例中，可以在使用诸如上述工艺的任何合适的工艺形成各种信号线期间形成并图案化伪图案。因此，可以减少形成伪图案的额外工艺成本。在其他实施例中，可以单独地(例如，可以以任何合适的顺序依次形成伪图案和信号线)和/或使用不同的工艺(例如，可以通过沉积导电层并且后续蚀刻穿过导电层的开口来形成伪图案)形成伪图案和信号线。
因为可以在金属化图案内同时形成伪图案和信号线，所以伪图案和信号线的材料还可以是相同的。在各个实施例中，伪图案包括延伸穿过伪图案的导电材料的孔。例如，伪图案可以包括具有设置在行和列的栅格中的孔的网格。可以包括伪图案中的孔以减少由所得的封装件的各个介电层中的金属化图案引起的应力。例如，在一些实施例中，伪图案中的孔的总表面积可以是伪图案的总表面的至少约30％至约40％。已经观察到，通过包括具有上述面积的孔，应力可以降低到合适的水平。因此，可以减少制造缺陷并且可以改进封装可靠性。在其他实施例中，孔可以相对于整个伪图案的表面积占据不同的表面积百分比。
图22A、图22B、图23A、图23B、图23C、图23D、图23E、图24A和图24B示出包括伪图案和信号线的示例性金属化图案的变化图。所提供的金属化图案的特定配置仅仅是示例性的，并且在各个实施例中可以使用其他配置。
首先参考图22A和图22B，图22A和图22B示出设置在介电层602中的伪图案604的部分的变化图。图22A示出顶视图，而图22B示出沿着图22A的线22B-22B获取的对应的截面图。伪图案604包括延伸穿过伪图案604的导电材料606的多个孔608。孔608可以布置在行和列的栅格中，并且阵列中的每行和每列可以包括相同数量或不同数量的孔608。可以用介电层602的部分填充每个孔608。在伪图案604的顶视图中，每个孔608可以配置为尺寸D1×尺寸D2(D1×D2)的矩形。例如，尺寸D1可以是沿着第一方向获取的矩形的长度(或宽度)，而尺寸D2可以是沿着与第一方向不同的第二方向获取的矩形的宽度(或长度)。在一些实施例中，尺寸D1是约10μm至约30μm，并且尺寸D2是约10μm至约30μm。在其他实施例中，尺寸D1和/或尺寸D2可以具有不同的值。
当孔608具有基本为矩形的平面轮廓(例如，平面图中的孔608的轮廓)时，可在所得器件的特定间隔约束内最大化(例如，用于给定技术节点的特定临界尺寸)顶视图中的孔608的区域。通过使每个孔608的面积最大化，可以增加伪图案604上的孔608的应力减小特性。在其他实施例中，孔608的形状可以不同(例如，圆形、卵形或任何其他合适的形状)。
导电材料606可以设置在多个列和行的图案中，从而将多个孔608限定在其间。在整个描述中，设置在孔608周围的导电材料606的部分还可以称为诸如伪线606A和伪线606B的伪线。在图22A所示的定向中，伪线606A具有在平行于y轴的方向上延伸的纵向尺寸，而伪线606B具有在与伪线606A正交且平行于x轴的方向上延伸的纵向尺寸。伪线606A和606B在四侧界定(bound)每个孔608。例如，伪线606A分离相同行和不同列中的相邻孔608，而伪线606B分离相同列和不同行中的相邻孔608。伪线606A具有尺寸D3，其还表示不同列中的相邻孔608之间的距离。伪线606B具有尺寸D4，其还表示不同行中的相邻孔608之间的距离。在各个实施例中，尺寸D3和尺寸D4可以相同或不同。此外，尺寸D3和尺寸D4可以各自等于或大于用于特定技术节点的最小线宽。例如，尺寸D3可以是约5μm至约50μm，并且尺寸D4可以是约5μm至约50μm。在其他实施例中，尺寸D3和/或尺寸D4可以具有其他值。
如图22A和图22B进一步所示，信号线(例如，信号线610A和610B)还可以设置在介电层602中。信号线610A和610B可以电连接至其他封装部件中的电路和有源器件(例如，集成电路管芯114中的电路和/或有源器件，参见图21)。例如，如图22B所示，信号线610B电连接至延伸穿过介电层602下面的介电层612的通孔。信号线610A和610B可用于在完成的封装件(例如，封装件500，参见图21)中提供电源布线、接地布线和/或电布线。
再次参考图22A，信号线610A和610B可以至少以最小间隔与伪图案604间隔开，该最小间隔可以是布局设计者指定的有源部件和伪部件之间的最小间隔，以避免伪图案604和信号线610A和610B之间的干扰(例如，信号和/或制造的干扰)。例如，信号线610A设置为与伪图案604分开距离D5，在一些实施例中，该距离可以是约5μm至约20μm。在其他实施例中，距离D5可以具有不同的值。此外，信号线610A和610B可以具有尺寸D6(例如，线宽度)，其可以等于或大于用于特定技术节点的最小线宽。例如，尺寸D6可以为约5μm至约50μm。在其他实施例中，尺寸D6可以具有另一值。
图23A、图23B和图23C示出了伪图案616的部分的变化图，其中，该伪图案设置在介电层602和伪图案604上方的介电层614中。图23A示出顶视图，而图23B和23C分别示出沿着图23A的线23B-23B和线23C-23C获取的对应的截面图。在图23A中，介电层602(参见图22A)中的金属化图案(例如，伪图案604和信号线610A)以虚线示出以供参考。
伪图案616包括延伸穿过伪图案604的导电材料618的多个孔620。可以用介电层614的部分填充每个孔620。孔620可以布置在行和列的栅格中，并且阵列中的每行和每列可以包括相同数量或不同数量的孔620。例如，如图23A所示，可以从伪图案616的特定行/列中省略孔620，以提供没有设置在其中的孔620的导电材料618的区域618C和618D。区域618C和618D可以具有至少与多个孔620中的一个一样大的表面积。可以基于伪图案616下面的金属化图案来选择区域618C和618D的位置。例如，参考图23B，区域618C直接位于下面的信号线610B上方并与其重叠。通过包括位于信号线610B上方的固体导电区618C，区域618C可以有利地用于下面的信号线的电磁(EM)屏蔽。在实施例中，导电材料618完全覆盖下面的整个信号线610B。作为另一实例，参考图23C，区域618D设置在下面的信号线610A的部分上方，并且通孔623A延伸穿过区域618D。因此，区域618D允许通孔623A将信号线610A电连接至诸如图24C中的信号线623B的上面的电信号(例如，电源线、接地线或电布线)。
再次参考图23A的顶视图，每个孔620可以配置为尺寸D7乘尺寸D8的矩形。例如，尺寸D7可以是沿着第一方向测量的矩形的长度(或宽度)，而尺寸D8可以是沿着不同于第一方向的第二方向测量的矩形的宽度(或长度)。在一些实施例中，尺寸D7是约10μm至约30μm，并且尺寸D8是约10μm至约30μm。在其他实施例中，孔620可以具有不同的尺寸和/或形状，其可以与伪图案604中的孔608的尺寸和/或形状相同或不同。
可以在相邻的孔620之间设置导电材料618。在整个描述中，设置在孔620周围的导电材料618的部分还可以称为诸如伪线618A和伪线618B的伪线。在图23A的所示定向中，伪线618A具有在平行于y轴的方向上延伸的纵向尺寸，而伪线618B具有在与伪线618A正交且平行于x轴的方向上延伸的纵向尺寸。伪线618A和618B在四侧界定每个孔620。例如，伪线618A分离相同行和不同列中的相邻孔620，而伪线618B分离相同列和不同行中的相邻孔620。伪线618A具有尺寸D9，其还表示不同列中的相邻孔620之间的距离。伪线618B具有尺寸D10，其还表示不同行中的相邻孔620之间的距离。在各个实施例中，尺寸D9和尺寸D10可以相同或不同。此外，尺寸D9和尺寸D10可以各自等于或大于用于特定技术节点的最小线宽。例如，尺寸D9可以是约5μm至约50μm，并且尺寸D10可以是约5μm至约50μm。在其他实施例中，尺寸D9和/或尺寸D10可以具有其他值。
此外，伪图案616的网格偏离伪图案604的网格。例如，在伪图案604和616重叠的区域中，伪图案616的孔620偏离伪图案604的孔608，并且伪图案616的孔620直接设置在伪图案604的导电材料606的至少部分上方。换言之，由伪图案616限定的孔620以凸出的方式与伪图案604的导电材料606的至少部分重叠。参考图23B，线622A垂直于介电层614的主表面614A且延伸穿过伪线618A的中心，该线622A还可延伸穿过直接位于伪线618A下方的孔608。作为另一个实例，线622B垂直于介电层614的主表面614A并且延伸穿过伪线606A的中心，该线622B还可以延伸穿过以凸出的方式位于伪线606A上方的孔620。在一些实施例中，线622A和622B延伸穿过孔608和620的相应中心。在其他实施例中(例如，如图23D和23E所示)，线622A和622B可以不延伸穿过孔608和620的相应中心。
此外，再次参考图23A，伪线618A的中心可以在第一方向(例如，沿x轴的方向)上与相应的最近伪线606A的中心间隔开非零尺寸D11，以及伪线618B的中心可以在第二方向(例如，沿y轴的方向)上与相应的最近伪线606B的中心间隔开非零尺寸D12。在实施例中，尺寸D11可以大于沿着第一方向(例如，沿着x轴的方向)测量的孔620的尺寸D7的约一半。例如，当尺寸D7为约10μm时，尺寸D11可以大于约5μm。此外，尺寸D12可以大于沿着第二方向(例如，沿y轴的方向)测量的孔620的尺寸D8的约一半。例如，当尺寸D8为约10μm时，尺寸D12可以大于约5μm。已经观察到，当尺寸D7、D8、D11和D12具有上述关系和/或值时，可以改进介电层614和上面的介电层(例如，介电层624，参见图24B)的平整度。在其他实施例中，尺寸D11和/或尺寸D12可以具有其他值。
图24A、图24B和图24C示出了伪图案626的部分的变化图，该伪图案设置在介电层614和伪图案616上方的介电层624中。图24A示出顶视图，而图24B和24C分别示出沿着图24A的线24B-24B和线24C-24C获取的对应的截面图。在图24A中，介电层614(参见图23A)中的金属化图案(例如，伪图案616)以虚线示出以供参考。
伪图案626可以类似于伪图案616和604(参见图22A)。例如，伪图案626包括延伸穿过伪图案626的导电材料628的多个孔630。可以用介电层624的部分填充每个孔630。孔630可以布置在行和列的栅格中，并且阵列中的每行和每列可以包括相同数量或不同数量的孔630。孔630的形状和/或尺寸可以与孔620(参见图23A)和608(参见图22A)的对应形状和/或尺寸相同或不同。如图24A所示，孔630可以偏离并且未对准紧接介电层624下面的介电层(例如，介电层614)中的伪图案616的孔620。在如图24B所示的一些实施例中，伪图案626可以与伪图案604对准。例如，孔630的侧壁可以与伪图案604中的孔608的侧壁对准。在其他实施例中，伪图案626可以偏离或未对准伪图案604，并且孔630可以偏离孔608。此外，在一些实施例中(例如，如图24C所示)，通孔623A可以延伸穿过伪图案616，以将介电层624中的信号线623B电连接至介电层602中的信号线610A。
已经观察到，通过偏离相邻介电层中的伪图案的孔，可以改进最顶部介电层(例如，介电层624)的平整度。例如，在实施例中，介电层624的顶表面624A(参见图24B和24C)可以是基本齐平的。即使在顶表面624A包括凹谷(例如，凹谷632，参见图24B)的情况下，介电层624的最小厚度T1仍足以覆盖介电层624中的导电部件。因此，通过位于RDL的各个介电层中的交错的伪图案的网格，可以减少制造缺陷，同时仍然提供用于改进平整度的伪图案和用于减小应力的伪图案中的孔。
根据实施例，一种器件包括集成电路管芯和位于集成电路管芯上方的第一金属化图案。第一金属化图案包括限定延伸穿过第一导电区的第一孔的第一伪图案。该器件还包括位于第一金属化图案上方的第二金属化图案。第二金属化图案包括限定延伸穿过第二导电区的第二孔的第二伪图案。第二孔以凸出的方式与第一孔的部分和第一导电区的部分重叠。
在实施例中，所述第一导电区包括界定所述第一孔的侧部的伪线，并且自上往下看时，延伸穿过所述伪线的中心的线还延伸穿过所述器件的截面中的所述第二孔的中心。
在实施例中，所述第一导电区包括界定所述第一孔的侧部的伪线，并且自上往下看时，延伸穿过所述伪线的中心的线不延伸穿过所述器件的截面中的所述第二孔的中心。
在实施例中，所述第一金属化图案还包括电连接至所述集成电路管芯的第一信号线，其中，所述器件还包括延伸穿过所述第二金属化图案的通孔，并且所述通孔将所述第一信号线电连接至设置在所述第二金属化图案上方的第二信号线。
在实施例中，所述第一金属化图案还包括电连接至所述集成电路管芯的第一信号线，并且所述第二导电区完全覆盖所述第一信号线。
在实施例中，所述第一伪图案、所述第二伪图案或它们的组合与所述集成电路管芯中的任何有源器件电绝缘。
根据另一实施例，一种封装件包括集成电路管芯，沿着集成电路管芯的侧壁延伸的密封剂，延伸穿过密封剂并电连接至集成电路管芯的贯通孔以及位于集成电路管芯和密封剂上方的第一介电层。该封装件还包括位于第一介电层中的第一伪图案。第一伪图案包括第一导电材料和延伸穿过第一导电材料且设置在第一行和列的第一栅格中的多个第一孔。该封装件还包括位于第一介电层上方的第二介电层和位于第二介电层中的第二伪图案。第二伪图案包括第二导电材料和延伸穿过第二导电材料且设置在第二行和列的第二栅格中的多个第二孔。第二栅格偏离第一栅格。
在实施例中，封装件还包括：第三介电层，位于所述第二介电层上方；以及第三伪图案，位于所述第三介电层中，其中，所述第三伪图案包括：第三导电材料；以及多个第三孔，延伸穿过所述第三导电材料并且设置在第三行和第三列的第三栅格中，其中，所述第二栅格偏离所述第三栅格。
在实施例中，所述第三栅格与所述第一栅格基本对准。
在实施例中，所述第二导电材料包括没有任何孔的区域，并且所述区域的表面积至少与所述第二孔中的一个的表面积一样大。
在实施例中，所述区域直接设置在所述第一介电层中的第一信号线上方，并且所述第一信号线电连接至所述集成电路管芯中的有源器件。
在实施例中，封装件还包括延伸穿过所述区域的通孔，其中，所述通孔将所述第一信号线电连接至所述第二介电层上方的第三介电层中的第二信号线。
在实施例中，所述第一伪图案不提供所述第一介电层内的部件之间的电布线，并且所述第二伪图案不提供所述第二介电层内的部件之间电布线。
在实施例中，设置在所述多个第一孔中的相邻第一孔之间的中间的第一线在第一方向上与设置在所述多个第二孔中的相邻第二孔之间的中间的第二线间隔开第一尺寸，其中，所述多个第二孔中的一个的侧部具有在所述第一方向上测量的第二尺寸，并且其中，所述第一尺寸至少是所述第二尺寸的一半。
根据又一实施例，一种方法包括将集成电路管芯密封在密封剂中，在集成电路管芯和密封剂上方沉积第一介电层，以及在第一介电层上方形成第一金属化图案。第一金属化图案包括电连接至集成电路管芯的第一伪图案和第一信号线。第一伪图案包括延伸穿过第一导电材料的第一孔。第一导电材料包括设置在第一孔的相邻孔之间的第一伪线。该方法还包括在第一介电层和第一金属化图案上方沉积第二介电层。该方法还包括在第二介电层上方形成第二金属化图案。第二金属化图案包括具有延伸穿过第二导电材料的第二孔的第二伪图案。垂直于第二介电层的主表面的线延伸穿过多个第二孔的第一个和第一伪线。
在实施例中，同时形成所述第一伪图案和所述第一信号线。
在实施例中，自上往下看时，在所述封装件的截面中，所述线延伸穿过所述第一伪线的中心和所述第二孔中的所述一个的中心。
在实施例中，方法还包括：在所述第二金属化图案上方沉积第三介电层；在所述第二金属化图案上方形成第三金属化图案，其中，所述第三金属化图案包括：第三伪图案，包括延伸穿过第三导电材料的第三孔，其中，所述第三导电材料包括设置在所述第三孔的相邻第三孔之间的第二伪线，并且其中，所述线延伸穿过所述第二伪线；以及将第二信号线电连接至所述第一信号线。
在实施例中，形成所述第三金属化图案包括：图案化所述第三介电层中的开口以暴露所述第二伪图案的电连接至所述第一信号线的部分；以及用导电材料填充所述开口。
在实施例中，所述第二导电材料的部分覆盖整个所述第一信号线。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种封装件，包括：
集成电路管芯；
第一金属化图案，位于所述集成电路管芯上方，其中，所述第一金属化图案包括限定延伸穿过第一导电区的第一孔的第一伪图案；以及
第二金属化图案，位于所述第一金属化图案上方，其中，所述第二金属化图案包括限定延伸穿过第二导电区的第二孔的第二伪图案，并且所述第二孔以凸出的方式与所述第一孔的部分和所述第一导电区的一部分重叠；
其中，所述第一金属化图案还包括电连接至所述集成电路管芯的第一信号线，并且所述第二导电区完全覆盖所述第一信号线。
2.根据权利要求1所述的封装件，其中，所述第一导电区包括界定所述第一孔的侧部的伪线，并且自上往下看时，延伸穿过所述伪线的中心的线还延伸穿过所述封装件的截面中的所述第二孔的中心。
3.根据权利要求1所述的封装件，其中，所述第一导电区包括界定所述第一孔的侧部的伪线，并且自上往下看时，延伸穿过所述伪线的中心的线不延伸穿过所述封装件的截面中的所述第二孔的中心。
4.根据权利要求1所述的封装件，其中，所述第一金属化图案还包括电连接至所述集成电路管芯的第一信号线，其中，所述封装件还包括延伸穿过所述第二金属化图案的通孔，并且所述通孔将所述第一信号线电连接至设置在所述第二金属化图案上方的第二信号线。
5.根据权利要求1所述的封装件，其中，所述第一伪图案、所述第二伪图案或它们的组合与所述集成电路管芯中的任何有源器件电绝缘。
6.一种封装件，包括：
集成电路管芯；
密封剂，沿着所述集成电路管芯的侧壁延伸；
贯通孔，延伸穿过所述密封剂并且电连接至所述集成电路管芯；
第一介电层，位于所述集成电路管芯和所述密封剂上方；
第一伪图案，位于所述第一介电层中，其中，所述第一伪图案包括：
第一导电材料；以及
多个第一孔，延伸穿过所述第一导电材料并且设置在第一行和第一列的第一栅格中；
第二介电层，位于所述第一介电层上方；以及
第二伪图案，位于所述第二介电层中，其中，所述第二伪图案包括：
第二导电材料；以及
多个第二孔，延伸穿过所述第二导电材料并且设置在第二行和第二列的第二栅格中，其中，所述第二栅格偏离所述第一栅格。
7.根据权利要求6所述的封装件，还包括：
第三介电层，位于所述第二介电层上方；以及
第三伪图案，位于所述第三介电层中，其中，所述第三伪图案包括：
第三导电材料；以及
多个第三孔，延伸穿过所述第三导电材料并且设置在第三行和第三列的第三栅格中，其中，所述第二栅格偏离所述第三栅格。
8.根据权利要求7所述的封装件，其中，所述第三栅格与所述第一栅格对准。
9.根据权利要求6所述的封装件，其中，所述第二导电材料包括没有任何孔的区域，并且所述区域的表面积至少与所述第二孔中的一个的表面积一样大。
10.根据权利要求9所述的封装件，其中，所述区域直接设置在所述第一介电层中的第一信号线上方，并且所述第一信号线电连接至所述集成电路管芯中的有源器件。
11.根据权利要求10所述的封装件，还包括延伸穿过所述区域的通孔，其中，所述通孔将所述第一信号线电连接至所述第二介电层上方的第三介电层中的第二信号线。
12.根据权利要求6所述的封装件，其中，所述第一伪图案不提供所述第一介电层内的部件之间的电布线，并且所述第二伪图案不提供所述第二介电层内的部件之间的电布线。
13.根据权利要求6所述的封装件，其中，设置在所述多个第一孔中的相邻第一孔之间的中间的第一线在第一方向上与设置在所述多个第二孔中的相邻第二孔之间的中间的第二线间隔开第一尺寸，其中，所述多个第二孔中的一个的侧部具有在所述第一方向上测量的第二尺寸，并且其中，所述第一尺寸至少是所述第二尺寸的一半。
14.一种用于形成封装件的方法，所述方法包括：
将集成电路管芯密封在密封剂中；
在所述集成电路管芯和所述密封剂上方沉积第一介电层；
在所述第一介电层上方形成第一金属化图案，其中，所述第一金属化图案包括：
第一伪图案，包括延伸穿过第一导电材料的第一孔，其中，所述第一导电材料包括设置在所述第一孔的相邻第一孔之间的第一伪线；以及
将第一信号线电连接至所述集成电路管芯；
在所述第一介电层和所述第一金属化图案上方沉积第二介电层；以及
在所述第二介电层上方形成第二金属化图案，其中，所述第二金属化图案包括第二伪图案，所述第二伪图案包括延伸穿过第二导电材料的第二孔，其中，垂直于所述第二介电层的主表面的线延伸穿过所述第二孔中的一个和所述第一伪线。
15.根据权利要求14所述的方法，其中，同时形成所述第一伪图案和所述第一信号线。
16.根据权利要求14所述的方法，其中，自上往下看时，在所述封装件的截面中，所述线延伸穿过所述第一伪线的中心和所述第二孔中的所述一个的中心。
17.根据权利要求14所述的方法，还包括：
在所述第二金属化图案上方沉积第三介电层；
在所述第二金属化图案上方形成第三金属化图案，其中，所述第三金属化图案包括：
第三伪图案，包括延伸穿过第三导电材料的第三孔，其中，所述第三导电材料包括设置在所述第三孔的相邻第三孔之间的第二伪线，并且其中，所述线延伸穿过所述第二伪线；以及
将第二信号线电连接至所述第一信号线。
18.根据权利要求17所述的方法，其中，形成所述第三金属化图案包括：
图案化所述第三介电层中的开口以暴露所述第二伪图案的电连接至所述第一信号线的部分；以及
用导电材料填充所述开口。
19.根据权利要求14所述的方法，其中，所述第二导电材料的部分覆盖整个所述第一信号线。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI649856B (zh) * 2016-05-13 2019-02-01 精材科技股份有限公司 晶片封裝體與其製造方法
KR102019352B1 (ko) * 2016-06-20 2019-09-09 삼성전자주식회사 팬-아웃 반도체 패키지
TW202404049A (zh) 2016-12-14 2024-01-16 成真股份有限公司 標準大宗商品化現場可編程邏輯閘陣列(fpga)積體電路晶片組成之邏輯驅動器
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10461014B2 (en) * 2017-08-31 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreading device and method
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10269773B1 (en) * 2017-09-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US11031342B2 (en) * 2017-11-15 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
KR102029099B1 (ko) * 2018-02-05 2019-10-07 삼성전자주식회사 반도체 패키지
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10608638B2 (en) 2018-05-24 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US10892011B2 (en) 2018-09-11 2021-01-12 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US10665520B2 (en) 2018-10-29 2020-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
KR102495574B1 (ko) * 2018-12-18 2023-02-03 삼성전자주식회사 반도체 패키지
US20200211968A1 (en) * 2018-12-27 2020-07-02 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
CN111952190B (zh) * 2019-05-16 2022-07-01 矽磐微电子(重庆)有限公司 半导体封装方法
US10985154B2 (en) 2019-07-02 2021-04-20 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11062998B2 (en) * 2019-08-22 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11784091B2 (en) * 2019-08-30 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with fan-out feature
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11227795B2 (en) * 2020-01-17 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
KR20220034596A (ko) * 2020-09-11 2022-03-18 삼성전자주식회사 반도체 패키지
TWI755861B (zh) * 2020-09-18 2022-02-21 財團法人工業技術研究院 重布線結構及其形成方法
TW202220139A (zh) * 2020-11-12 2022-05-16 矽品精密工業股份有限公司 電子封裝件及其線路結構

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3821463A (en) * 1970-03-06 1974-06-28 Metex Corp Electromagnetic shielding material
CN1849052A (zh) * 2005-04-05 2006-10-18 鸿富锦精密工业（深圳）有限公司 电磁干扰屏蔽封装体及其制程

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4307664B2 (ja) 1999-12-03 2009-08-05 株式会社ルネサステクノロジ 半導体装置
US8579562B2 (en) * 2004-01-16 2013-11-12 Franz Haimer Maschinenbau Kg Vibration-damped tool holder
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
JP5361156B2 (ja) * 2007-08-06 2013-12-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
CN102859691B (zh) 2010-04-07 2015-06-10 株式会社岛津制作所 放射线检测器及其制造方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8957504B2 (en) * 2013-03-15 2015-02-17 IP Enval Consultant Inc. Integrated structure with a silicon-through via
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3821463A (en) * 1970-03-06 1974-06-28 Metex Corp Electromagnetic shielding material
CN1849052A (zh) * 2005-04-05 2006-10-18 鸿富锦精密工业（深圳）有限公司 电磁干扰屏蔽封装体及其制程

Also Published As

Publication number Publication date
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US20180294228A1 (en) 2018-10-11

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