KR102029099B1 - 반도체 패키지 - Google Patents

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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 복수의 절연층을 갖는 절연 부재와 상기 복수의 절연층 각각에 배치된 복수의 재배선층을 포함하는 연결 부재와, 상기 연결 부재의 제1 면에 배치되며, 상기 복수의 재배선층과 전기적으로 연결된 접속 패드를 갖는 반도체 칩과, 상기 연결 부재의 제1 면에 배치되며, 상기 반도체 칩을 봉합하는 봉합재를 포함하며, 상기 복수의 재배선층 중 적어도 하나의 재배선층은 복수의 홀이 배열된 더미 전극 패턴을 포함하며, 상기 복수의 홀은 각각 서로 다른 위치에서 외부로 돌출된 복수의 돌출 영역을 포함한 형상을 갖는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
기판 및 패키지의 소형화 및 박판화 경향에 따라 회로 라인의 크기도 점점 작아지고 복잡화되고 있으며, 미세 회로 형성을 위해서 절연층으로서 감광성 수지를 필름 형태보다는 액상 형태로 사용되는 경향이 있다.
특히, 액상 감광 수지를 이용한 회로 형성시에, 베이킹 및 경화 과정과 같은 고온의 열처리 공정에서 감광 수지로부터 가스와 수분 배출이 발생될 수 있으며, 이를 위한 원활한 경로를 확보할 필요가 있다. 하지만, 이러한 경로의 확보는 단차(undulation)를 갖는 절연층을 제공하므로, 미세한 선폭의 회로 라인을 형성하는데 장애 요인을 초래할 수 있다.
본 개시의 여러 목적 중 하나는, 절연층으로부터 방출되는 가스 및 수분 등이 원활한 방출을 도모하는 홀을 도입하되 후속 공정의 미세한 배선 패턴을 안정적으로 형성할 수 있는 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는, 홀의 최대 폭보다 작은 폭의 복수의 연장부를 갖도록 구성함으로써 충분한 전체 면적을 확보가능하면서 절연층의 단차를 최소화할 수 있는 가스 방출용 홀을 도입하는 것이다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 복수의 절연층을 갖는 절연 부재와 상기 복수의 절연층 각각에 배치된 복수의 재배선층을 포함하는 연결 부재와, 상기 연결 부재의 제1 면에 배치되며, 상기 복수의 재배선층과 전기적으로 연결된 접속 패드를 갖는 반도체 칩과, 상기 연결 부재의 제1 면에 배치되며, 상기 반도체 칩을 봉합하는 봉합재를 포함하며, 상기 복수의 재배선층 중 적어도 하나의 재배선층은 복수의 홀이 배열된 더미 전극 패턴을 포함하며, 상기 복수의 홀은 각각 서로 다른 위치에서 외부로 돌출된 복수의 돌출 영역을 포함한 형상을 갖는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 갖는 절연 부재와, 상기 절연 부재의 서로 다른 레벨에 위치한 복수의 배선층을 포함하며, 상기 복수의 배선층은, 상기 절연 부재의 제1 레벨에 위치하며, 복수의 홀을 가지며 상기 복수의 홀의 형상은 각각 오목한 다각형상(concave polygon shape)을 갖는 더미 전극 패턴을 포함하는 제1 배선층과, 상기 절연 부재의 상기 제1 레벨보다 높은 제2 레벨에 위치하며, 상기 복수의 홀과 중첩되는 배선 패턴을 포함하는 제2 배선층을 포함하는 패키지 기판을 제공한다.
본 개시의 여러 효과 중 일 효과로서, 최대 폭의 방향과 교차하는 방향으로 상기 최대 폭보다 작은 폭으로 연장된 복수의 연장부를 갖는 형상(예, 십자형상)의 복수의 홀을 갖는 더미 전극 패턴을 도입함으로써, 충분한 전체 면적을 확보 가능하면서 그 상부에 형성될 절연층의 단차 발생을 감소시킬 수 있다. 그 결과, 절연층 상에 형성될 미세 회로 라인의 선폭 감소를 최소화할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 10은 도 9에 도시된 반도체 패키지를 나타내는 평면도이다.
도 11은 본 개시의 일 실시예에 따른 반도체 패키지에 채용된 재배선층을 나타내는 평면도이다.
도 12는 도 11에 도시된 재배선층의 "A" 영역을 확대하여 본 평면도이다.
도 13a 내지 도 13d는 도 11의 "A"영역에 해당되는 재배선층 부분의 제조과정을 설명하기 위한 공정별 단면도이다.
도 14a 내지 도 14c는 각각 다른 형상 또는 다른 배열의 홀을 갖는 더미 전극패턴 상에 형성된 포토레지스트 패턴을 나타내는 평면도이다.
도 15a 내지 도 15c는 본 개시의 실시예에 채용 가능한 다양한 형상의 홀을 나타내는 평면도들이다.
도 16은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 첨부된 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체 칩(2220) 상에 감광성 절연물질((Photo Imagable Dielectric: PID)과 같은 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243)을 형성한 후, 배선 패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결부재(2140)가 형성될 수 있다. 이 경우에, 연결부재(2140)는 반도체 칩(2120)의 접속패드(2122)와 연결하는 비아 및 재배선층으로부터 공정이 이루어지므로, 비아(2143)은 반도체 칩에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예들을 더욱 상세히 설명하기로 한다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이며, 도 10는 각 도 9에 도시된 반도체 패키지를 나타내는 평면도 및 저면도이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체 패키지(100A)는, 서로 반대에 위치한 제1 면(140A) 및 제2 면(140B)을 가지며 재배선층(145)을 갖는 연결 부재(140)와, 상기 연결 부재(140)의 제1 면(140A)에 배치되며 상기 재배선층(145)과 연결된 접속 패드(122)를 갖는 반도체 칩(120)과, 상기 연결 부재(140)의 제1 면(140A)에 배치되며, 상기 반도체 칩(120)을 봉합하는 봉합재(130)를 포함한다.
본 실시예에서, 상기 반도체 패키지(100A)는 캐비티(110H)을 갖는 지지 부재(110)를 더 포함하며, 상기 지지 부재(110)는 상기 캐비티(110H) 내에 반도체 칩(120)이 위치하도록 상기 연결 부재(140)의 제1 면(140A)에 배치될 수 있다.
본 실시예에 채용된 연결 부재(140)는 절연 부재(141)와 절연 부재(141)에 형성되며 서로 다른 레벨에 위치한 복수의 재배선층(145)을 포함할 수 있다.
상기 절연 부재(141)는 제1 내지 제3 절연층(141a,141b,141c)를 포함하며, PID 수지와 같은 감광성 절연물질을 사용할 수 있다. 본 실시예에 따른 절연 부재(141)의 구성 물질로는 이에 한정되지 않으며, 절연층 형성 전에 유동성을 가지며 경화공정 후에 절연층으로 제공되는 절연 수지가 사용될 수 있다.
본 실시예에 채용된 재배선층(145)은 각각 제1 배선 패턴(142a)과 제1 비아(143a)를 갖는 제1 배선층과, 제2 배선 패턴(142b)과 제2 비아(143b)를 갖는 제2 배선층과 제3 배선 패턴(142c)과 제3 비아(143c)를 갖는 제3 배선층을 포함하는 3층의 재배선 구조를 갖는다. 제1 내지 제3 배선 패턴(142a,142b,142c)은 제1 내지 제3 비아(143a,143b,143c)와 함께 반도체 칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있다.
본 실시예와 같이, 제1 내지 제3 절연층(141a,141b,141c)이 감광성 절연물질로 형성하는 경우, 각 제1 내지 제3 절연층(141a,141b,141c)은 보다 얇게 형성될 수 있으며, 더 용이하게 제1 내지 제3 비아(143a,143b,143c)의 미세한 피치를 달성할 수 있다.
본 실시예에 따른 반도체 패키지(100A)는 상기 절연 부재(141)에서 상기 제1 배선 패턴(142a)과 동일한 레벨에 배치된 더미 전극 패턴(DP)을 더 포함할 수 있다. 더미 전극 패턴(DP)은 회로를 구성하지 않는 영역으로서, 제1 배선 패턴(142a)과 동일한 공정에 의해 형성될 수 있으며, 제1 배선 패턴(142a)과 동일한 물질과 두께의 층으로 구성될 수 있다. 예를 들어, 더미 전극 패턴(DP)은 제1 배선 패턴(142a)과 동일하게 구리(Cu)로 형성될 수 있다.
더미 전극 패턴(DP)에는 복수의 홀(DH)이 배열될 수 있다. 복수의 홀(DH)은, 절연 부재(141)(특히, 제1 절연층(141a))을 구성하는 재료 내 수분 및 가스 등의 배출을 용이하게 하기 위한 역할뿐만 아니라, 제1 배선 패턴(142a)의 디라미네이션(delamination)을 방지할 수 있다.
구체적으로, 연결 부재(140) 형성과정에서, 더미 전극 패턴(DP)에 형성된 홀(DH)은 감광성 물질로 이루어진 절연 부재(141)(예, 제1 절연층(141a)) 내부의 수분 및 가스의 배출이 용이면서, 제1 배선 패턴(142a)과 절연 부재(141)의 디라미네이션을 방지하기 위해서 충분한 면적을 갖도록 형성될 필요가 있다.
하지만, 홀(DH)의 면적(또는 폭)이 클수록 그 상부에 형성되는 회로(예, 제2 배선패턴(142b))의 불량(특히, 선폭 불량)이 크게 발생할 수 있다. 구체적으로, 제2 절연층(141b)을 액상인 감광성 물질을 사용하여 형성할 때에, 열경화 공정에 따른 수축으로 인해 제2 절연층(141b) 중 홀(DH)과 중첩되는 부분에 단차가 발생하고, 이러한 단차로 인해 그 상부에 위치하는 제2 배선 패턴(142b)의 선폭 불량을 발생될 수 있다. 이에 대해서는 도13a 내지 도13d에서 상세히 후술하기로 한다.
본 실시예에서는, 충분한 오픈 영역(더미 전극 패턴이 제거된 영역)의 면적을 확보하면서 중첩된 절연층 영역에서의 단차를 완화하기 위해서 홀(DH)의 형상을 제어하는 방안을 제공한다. 홀의 형상을 변경함으로써 그 상부에 위치하는 제2 배선 패턴(142b)에 대한 영향을 최소화하는 방안을 제공한다.
구체적으로, 종래의 디개싱 홀은 원형 또는 사각형과 같은 단순한 형상을 갖지만, 본 실시예에 채용된 홀(DH)은 각각 서로 다른 위치에서 외부로 돌출된 복수의 돌출 영역을 포함한 형상을 갖는다. 다른 관점에서, 상기 복수의 홀(DH)의 형상은 각각 오목한 다각형상(concave polygon)으로 표현될 수 있다. 본 실시예에 따른 형상의 홀은 도11 및 도12에 예시되어 있다.
도 11은 본 개시의 일 실시예에 따른 반도체 패키지(100A)에 채용된 재배선층을 나타내는 평면도이며, 도 12는 도 11에 도시된 재배선층의 "A" 영역을 확대하여 본 평면도이다. 여기서, 도 11은 도 9에 채용된 더미 전극 패턴(DP)의 평면도로 이해할 수 있다.
도11을 참조하면, 제1 절연층(141a) 상에 위치한 더미 전극 패턴(DP)과 제1 배선 패턴(142a)을 실선으로 도시되어 있다. 제1 배선 패턴(142a)과 더미 전극 패턴(DP)은 동박과 같은 메탈을 제거한 에칭 라인(g)에 의해 분리될 수 있다. 또한, 제1 절연층(141a) 상에는 도9에 도시된 바와 같이, 제2 절연층(도11에는 미도시됨)이 배치되며, 상기 제2 절연층 상에 형성되는 제2 배선 패턴(142b)과 제2 비아(143b)는 점선으로 도시되어 있다.
본 실시예에서, 더미 전극 패턴(DP)에 형성된 복수의 홀(DH)은 십자형상을 갖는 것으로 예시되어 있다. 도11에 도시된 바와 같이, 제2 배선 패턴(142b)은 상기 복수의 홀(DH)과 중첩된 영역을 가지며, 중첩된 영역은 상기 복수의 홀(DH)의 최대 폭(Wa)보다 작은 선폭(Wb)을 가질 수 있다. 이러한 배열에서, 앞서 설명한 제2 절연층(141b)의 단차는 선폭 불량에 더 큰 영향을 줄 수 있다.
본 실시예에 따른 복수의 홀(DH)에 채용된 십자형상은 도 12에 도시된 바와 같이 중심 영역(P1)과, 상기 중심 영역(P1)으로부터 돌출되며 90°간격으로 배열된 4개의 돌출 영역(P2)을 갖는 형상으로 정의될 수 있다.
본 실시예에 채용된 십자형상의 홀(DH)의 중심 영역(P1)은 작더라도, 복수의 돌출 영역(P2)에 의해 충분한 오픈 영역의 면적을 제공할 수 있다. 또한, 십자형상의 홀(DH)은 종래의 홀(원형 또는 사각형상)과 동일한 오픈 영역의 면적을 갖더라도 더욱 작은 폭을 갖도록 설계될 수 있다.
예를 들어, 돌출영역(P2)의 폭(d1)과 길이(d2)을 각각 18㎛, 13㎛으로 설정할 때에 오픈 영역의 전체 면적은 1.256㎛2이며, 종래의 원형 홀이 거의 동일한 면적을 갖도록 설계할 때에, 원형인 홀의 폭(즉, 직경)은 40㎛을 갖는다. 이와 같이, 본 실시예에 따른 십자형상 홀(DH)의 경우에, 홀을 지나는 임의의 라인에서 오픈 영역의 폭은 종래의 원형인 홀에 비해 크게 감소될 수 있다.
이와 같이, 종래의 단순한 형상의 홀과 유사한 오픈영역의 면적을 보장하면서 국부적인 영역에서 오픈 영역의 폭(또는 크기)을 줄임으로써, 디개싱 홀로서 적절히 작용하면서도 절연층(제2 절연층(141b))의 수축으로 인한 단차를 감소시킬 수 있다. 그 결과, 제2 절연층(141b)에 대한 노광 과정에서, 단차로 인한 에너지 집중 현상을 개선시켜 그 상부에 위치한 제2 배선패턴(142b)의 불량(특히, 선폭 불량) 문제를 완화시킬 수 있다.
본 실시예에 채용된 십자형상 홀(DH)은 돌출 영역(P2)의 폭(d1)과 길이(d2)를 이용하여, 오픈 영역의 전체 면적과 중첩된 절연층 영역의 단차를 적절히 조절할 수 있다. 충분한 단차 조절 효과를 위해서, 복수의 돌출 영역(P2)의 폭(d1)은 상기 제2 배선 패턴(142b)의 중첩된 영역의 선폭(Wb)의 2배 이하로 제어할 수 있다.
이하, 본 실시예에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 상세히 설명한다.
지지 부재(110)는 반도체 패키지(100A)의 강성을 향상시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 지지 부재(110)에 배선 패턴과 비아와 같은 재배선층(145)를 도입할 수 있으며 이 경우에는, 반도체 패키지(100A)가 POP(Package on Package) 타입의 팬-아웃 패키지로 활용될 수도 있다. 캐비티(110H) 내에서 반도체 칩(120)이 지지 부재(110)의 측벽은 소정거리로 이격되어 배치된다. 반도체 칩(120)의 측면 주위는 지지 부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다. 일부 실시예에서는 지지 부재(110)를 생략할 수 있다.
지지 부재(110)는 절연물질을 포함할 수 있다. 절연물질은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 혼합되거나, 또는 무기 필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 유리섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 지지 부재(110)는 반도체 패키지(100A)의 워피지 제어를 위한 지지체로 활용될 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있다. 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성될 수 있다. 접속패드(122)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막(123)을 통하여 접속패드(122) 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 봉합재(130)가 접속패드(122) 하면으로 블리딩 되는 것을 어느 정도 방지할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 반도체 칩(120)은 베어 다이(bare die)일 수 있으나, 필요에 따라서, 반도체 칩(120)의 제1 면(접속 패드(122)가 형성된 면) 상에 재배선층(미도시)이 더 형성될 수 있으며, 범프(미도시) 등이 접속 패드(122)와 연결된 형태를 가질 수도 있다.
봉합재(130)는 지지 부재(110) 및 반도체 칩(120) 등의 전자 부품을 보호하기 위한 구조로서 제공된다. 봉합 형태는 특별히 제한되지 않으며, 지지 부재(110) 및 반도체 칩(120)을 둘러싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 지지 부재(110)의 상면과 반도체 칩(120)을 덮을 수 있으며, 캐비티(110H)의 측벽과 반도체 칩(120)의 측면 사이의 공간을 채울 수 있다. 또한, 봉합재(130)는 반도체 칩(120)의 패시베이션막(123)과 연결 부재(140) 사이의 공간의 적어도 일부를 채울 수도 있다. 봉합재(130)가 캐비티(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
예를 들어, 봉합재(130)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 혼합되거나, 또는 무기 필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있으며, 일부 실시예에서, 감광성 절연 물질를 사용할 수도 있다.
연결 부재(140)는 반도체 칩(120)의 접속 패드(122)를 재배선할 수 있다. 연결 부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(120)의 접속 패드(122)가 재배선될 수 있으며, 전기연결 구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다.
연결부재(140)는 본 실시예에 따른 3층의 배선 구조 외에도 다른 수의 다층의 재배선 구조를 가질 수 있으며, 일부 실시예에서는 재배선구조는 단일층(즉, 하나의 배선 패턴 + 하나의 비아)만으로 구성될 수도 있다. 최종 제품에서, 제1 내지 제3 절연층(141a,141b,141c)은 적용되는 공정에 따라 서로 일체화되어 이들 자체로는 경계가 불분명할 수도 있다. 제1 내지 제3 절연층(141a,141b,141c)은 제1 내지 제3 배선 패턴(142a,142b,142c)을 제외한 패턴 사이의 각 절연층 두께가 대략 1㎛ 내지 10㎛ 정도일 수 있다.
제1 내지 제3 배선 패턴(142a,142b,142c)은 예를 들어 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 제1 내지 제3 배선 패턴(142a,142b,142c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드 패턴, 전기연결구조체 패드 패턴 등을 포함할 수 있다. 각각의 제1 내지 제3 배선 패턴(142a,142b,142c)은 두께가 대략 0.5㎛ 내지 15㎛ 정도일 수 있다.
제1 내지 제3 비아(143a,143b,143c)는 서로 다른 층에 형성된 제1 내지 제3 배선 패턴(142a,142b,142c) 및 접속 패드(122) 등을 수직방향으로 서로 연결(층간 연결)시키는 역할을 한다. 제1 내지 제3 비아(143a,143b,143c)는 예를 들어 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 제1 내지 제3 비아(143a,143b,143c)는 도전성 물질로 완전히 충전되거나 도전성 물질이 비아의 측벽 표면에만 형성된 것일 수도 있다. 또한, 비아의 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 형상이 적용될 수 있다.
패시베이션층(180)은 연결 부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(180)은 연결 부재(140)의 제1 내지 제3 재배선층(142a,142b,142c)의 적어도 일부를 노출시키는 개구(h)를 가질 수 있다. 이러한 개구(h)는 패시베이션층(180)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(180)의 재료는 특별히 한정되는 않으며, 상술된 절연물질이 사용될 수 있다. 예를 들면, 패시베이션층(180)은 프리프레그, ABF, FR-4, BT 및 솔더레지스트(Solder Resist) 중 적어도 하나를 포함할 수 있다.
언더범프 금속층(160)은 전기연결 구조체(170)의 접속 신뢰성을 향상시켜 패키지(100A)의 보드 레벨 신뢰성을 개선할 수 있다. 언더범프 금속층(160)은 패시베이션층(180)의 개구(h)를 통하여 노출된 연결 부재(140)의 재배선층(145)과 연결된다. 언더범프 금속층(160)은 패시베이션층(180)의 개구부(h)에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 전기연결 구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결 구조체(170)는 도전성 물질, 예를 들면, 저융점 합금 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결 구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 저융점 합금을 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은과 같은 저융점 합금이나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결 구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결 구조체(170)의 수는 접속 패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결 구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치될 수 있다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 캐비티(110H)의 벽면에 방열 및/또는 전자파 차폐 목적으로 금속 박막을 형성할 수 있다. 일부 실시예에서, 캐비티(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체 칩(120)을 배치할 수도 있다. 일부 실시예에서, 캐비티(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다. 일부 실시예에서, 패시베이션층(180) 표면 상에 수동부품, 예컨대 인덕터나 커패시터 등을 포함하는 표면실장(SMT) 부품을 배치할 수도 있다.
이하, 디개싱용으로 채용된 홀에 의해 발생되는 절연층의 단차가 그 상부에 위치하는 배선 패턴의 불량을 일으키는 메카니즘과 이를 저감시키기 위한 본원 발명의 효과를 도13a 내지 도13d를 참조하여 설명한다.
도13a 내지 도13d는 도 11의 "A"영역에 해당되는 재배선층 부분의 제조과정을 설명하기 위한 공정별 단면도이다.
도13a 을 참조하면, 제1 절연층(141a) 상에 홀(DH)을 갖는 더미 전극 패턴(DP)이 형성되며, 상기 더미 전극 패턴(DP)에 상에 제2 절연층(141b)이 형성된다.
본 공정에서, 제2 절연층(141b)을 액상인 절연 물질(예, 감광성 물질)로 형성되므로, 열경화 공정에 따른 수축으로 인해 제2 절연층(141b) 중 홀(DH)과 중첩되는 부분에 단차(Δt)가 발생할 수 있다. 이러한 단차(Δt)는 홀(DH)의 폭(Wa)이 클수록 커질 수 있다.
도13b에 도시된 바와 같이. 포토레지스트층(190)을 마스크(L)를 이용하여 노광 공정을 수행한다.
포토 마스크(30)의 슬릿을 이용하여 자외선을 원하는 영역에 노광시킬 수 있다. 예를 들어, 노광된 영역(190A)은 자외선에 의해 경화되어 현상 후에도 잔류하고, 노광되지 않은 영역(190B)은 후속 공정에서 현상액을 이용하여 분해되어 제거된다(도13c 참조). 이러한 노광 공정에서, 단차(Δt)가 형성된 제2 절연층(141b)은 마치 오목 렌즈로 작용하여 화살표로 표시된 바와 같이 자외선이 홀(DH)과 중첩되는 추가적인 영역(CP)까지 노광시킬 수 있다.
그 결과, 도13c에 도시된 바와 같이, 현상 후에 노광된 영역(190A)은 제2 배선 패턴을 위한 포토레지스트 패턴(RP)으로 제공되며, 포토레지스트 패턴(RP)의 개구들(O) 중 홀과 중첩된 개구(O')은 의도했던 선폭(L)보다 작은 선폭(L')이 얻어질 수 있다.
이어, 도13d에 도시된 바와 같이, 이러한 포토레지스트 패턴(RP)을 이용하여 제2 배선 패턴(142b)은 형성하고, 제2 배선 패턴(142b)을 형성한 후에 포토레지스트 패턴(RP)은 리프트 오프 공정을 통해서 제거될 수 있다. 예를 들어, 포토레지스트 패턴(RP)은 애싱(ashing), 에칭 프로세스 또는 그 조합 등의 적합한 공정을 이용하여 제거될 수도 있다.
도13d에 도시된 바와 같이, 제2 배선 패턴(142b)은 노광 과정에서 홀(DH)과 중첩된 영역에 에너지가 집중되므로, 선폭(L')이 원래 설계했던 선폭(L)보다 작아질 수 있으며, 이러한 선폭의 불량은 제2 절연층(141b)의 단차(Δt) 정도에 따라 커질 수 있다.
따라서, 단차(Δt)를 줄이기 위해서, 앞선 실시예들(도9 내지 도12)과 같이 디개싱용으로 채용되는 홀(DH)은 오픈 영역이 충분한 면적을 확보하면서 국부적인 영역들에서 그 폭이 작아지도록 복수의 돌출영역을 갖는 형상으로 설계할 수 있다.
도 14a 내지 도 14c는 각각 다른 형상 또는 다른 배열의 홀을 갖는 더미 전극패턴 상에 형성된 포토레지스트 패턴(190A)을 나타내는 평면도이다.
도 14a 및 도 14b에 도시된 홀(DH)은 그 오픈영역의 면적을 동일하면서, 각각 원형(종래예)와 십자형상을 갖는다.
도14a에 도시된 원형 홀(DH)은 전체 영역에 걸쳐 상대적으로 큰 폭을 가지므로, 노광과정에서 큰 단차로 인해 안쪽으로 에너지(예, 자외선)가 반사되므로 홀(DH)과 중첩된 영역에서 포토레지스트 패턴(190A)은 다른 영역의 폭(L2)보다 큰 폭(L1)의 라인형 개구(O)가 형성된다. 이러한 라인형 개구(O)에 의해 회로 라인은 일정하지 않은 선폭으로 형성되고, 심한 경우에는, 홀(DH)과 중첩된 영역에서 회로 라인이 단락될 수 있다.
반면에, 도14b에 도시된 십자형상인 홀(DH)은 도14a에 도시된 홀(DH)과 동일한 오픈영역의 면적을 갖지만, 복수의 돌출 영역에 의해 제공되는 국부적인 영역에서 오픈 영역의 폭(또는 크기)는 상대적으로 크게 감소되므로, 그 중첩되는 절연층의 단차도 완화될 수 있다. 따라서, 노광 과정에서 단차로 인한 영향(원하지 않는 에너지 집중)이 저감될 수 있으므로, 현상 후에 얻어지는 포토레지스트 패턴(190A)은 비교적인 일정한 선폭(L0)의 라인형 개구(O)을 가질 수 있으며, 라인형 개구(O)에 의해 비교적인 일정한 선폭을 갖는 회로 라인을 형성할 수도 있다.
본 실시예에 따른 홀(DH)의 형상를 통해서, 회로 라인(즉, 제2 배선 패턴) 중 홀(DH)과 중첩된 영역의 선폭은 다른 영역의 선폭과 거의 동일하거나 그 차이가 있더라도 10% 미만으로 제어할 수 있다.
한편, 도14b에 도시된 십자형상인 홀(DH)은 어느 방향으로 회로 라인이 형성되더라도 유사한 효과를 가질 수 있다. 예를 들어, 도14c에 도시된 바와 같이, 도14b의 십자형상인 홀(DH)이 45°로 회전되어 배열된 경우에도, 복수의 돌출 영역에 의해 오픈 영역의 폭은 상대적으로 감소되므로, 절연층의 중첩된 영역에서 발생되는 단차를 크게 완화시킬 수 있다. 그 결과, 도14b에 도시된 형태와 유사하게, 홀(DH)과 중첩된 영역에서도 회로 라인을 위한 개구(O)는 비교적 일정한 선폭을 가질 수 있다.
앞선 실시예에서는, 복수의 홀은 십자형상으로 예시하였으나, 이에 한정되지 않으며, 각각 서로 다른 위치에서 외부로 돌출된 복수의 돌출 영역을 포함한 다른 형상을 가질 수 있다. 다른 관점에서, 상기 복수의 홀의 형상은 각각 오목한 다각형상(concave polygon)으로 표현될 수 있다. 이하, 도 15a 내지 도 15c를 참조하여 본 실시예들에서 채용가능한 다양한 형상의 홀을 설명하기로 한다.
도 15a 내지 도15c에는 각각 Z자형, I자형 및 T자형인 홀의 단면이 도시되어 있다.
도 15a에 도시된 홀은, 전체 폭(W1)보다 작은 폭(W2)을 갖는 2개의 돌출 영역(P2)이 직사각형인 중심 영역(P1)의 상단과 하단으로부터 연장되며, 2개의 돌출 영역(P2)은 서로 다른 방향으로 돌출된 Z자 형상을 갖는다.
도 15b에 도시된 홀은, 앞선 예와 유사하게 전체 폭(W1)보다 작은 폭(W2)을 갖는 돌출 영역(P2)이 직사각형인 중심 영역(P1)의 상단과 하단으로부터 연장된다. 본 실시예에 채용된 돌출 영역(P2)은 4개로 구성되며 중심 영역(P1)의 상단과 하단으로부터 각각 양 방향으로 돌출된 I자 형상을 갖는다.
도 15c에 도시된 홀은, 전체 폭(W1)보다 작은 폭(W2)을 갖는 2개의 돌출 영역(P2)이 직사각형인 중심 영역(P1)의 일단(즉, 상단)으로부터만 연장되며, 2개의 돌출 영역(P2)은 양 방향으로 돌출된 T자 형상을 갖는다.
이와 같이, 복수의 돌출 영역을 부가한 다양한 형상의 홀을 제공함으로써, 충분한 오픈영역의 면적을 확보하면서 국부적인 영역에서 오픈 영역의 폭(또는 크기)을 감소시킴으로써, 절연층의 단차 발생를 저감시킬 수 있는 디개싱 홀을 제공할 수 있으며, 그 결과, 절연층의 노광 과정에서, 단차로 인한 에너지 집중 현상을 개선시켜 그 상부에 위치한 배선패턴의 선폭 불량 문제를 크게 개선시킬 수 있다.
도 16은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 패키지(100B)는, 배선 구조를 갖는 지지 부재(110)를 갖는 점과, 더미 전극 패턴(DP)이 복수의 재배선층(145)에 구현되는 점을 제외하고, 도9에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도9에 도시된 반도체 패키지(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 채용된 지지 부재(110')가 연결 부재(140)와 접하는 제1 유전층(111a)과, 연결 부재(140)와 접하며 제1 유전층(111a)에 매립된 제1 배선층(112a)과, 제1 유전층(111a)의 제1 배선층(112a)이 매립된 측의 반대에 위치한 제2 배선층(112b)과, 제1 유전층(111a) 상에 배치되며 제2 배선층(112b)을 덮는 제2 유전층(111b)과, 제2 유전층(111b) 상에 배치된 제3 배선층(112c)을 포함할 수 있다. 제1 내지 제3 배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 제1 및 제2 배선층(112a,112b)과 제2 및 제3 배선층(112b,112c)은 각각 제1 및 제2 유전층(111a,111b)을 관통하는 제1 및 제2 비아(113a,113b)를 통하여 전기적으로 연결된다.
본 실시예와 같이, 제1 배선층(112a)을 제1 유전층(111a) 내에 매립하는 경우, 제1 배선층(112a)의 두께에 의하여 발생하는 단차가 최소화되는 바, 연결부재(140)의 절연 거리가 일정해진다. 즉, 연결 부재(140)의 제1 배선 패턴(142a)으로부터 제1 유전층(111a)의 하면까지의 거리와, 연결 부재(140)의 제1 배선 패턴(142a)으로부터 반도체 칩(120)의 접속 패드(122)까지의 거리 차이는, 제1 배선층(112a)의 두께보다 작을 수 있다. 따라서, 연결부재(140)의 고밀도 배선 설계가 용이할 수 있다.
지지 부재(110')의 제1 배선층(112a)의 하면은 반도체 칩(120)의 접속패드(122)의 하면보다 높게 위치할 수 있다. 또한, 연결 부재(140)의 제1 배선 패턴(142a)과 지지 부재(110')의 제1 배선층(112a) 사이의 거리는 연결 부재(140)의 제1 배선 패턴(142a)과 반도체 칩(120)의 접속 패드(122) 사이의 거리보다 클 수 있다. 이는 제1 배선층(112a)이 제1 유전층(111a)의 내부로 리세스될 수 있기 때문이다.
이와 같이, 제1 배선층(112a)이 제1 절연층(141a) 내부로 리세스되어 제1 유전층(111a)의 하면과 제1 배선층(112a)의 하면이 단차를 가지는 경우, 봉합재(130) 형성물질이 블리딩되어 제1 배선층(112a)을 오염시키는 것을 방지할 수도 있다. 지지 부재(110)의 제2 배선층(112b)은 반도체 칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 지지 부재(110')는 반도체 칩(120)의 두께에 대응하는 두께로 형성할 수 있다. 따라서 지지 부재(110') 내부에 형성된 제2 배선층(112b)은 반도체 칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
지지 부재(110')의 제1 내지 제3 배선층(112a,112b,112c)의 두께는 연결부재(140)의 제1 내지 제3 배선 패턴(142a,142b,142c) 및 더미 전극 패턴(DP)의 두께보다 두꺼울 수 있다.
제1 및 제2 유전층(111a, 111b)의 재료는 특별히 한정되는 않으며, 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 일부 실시예에서, 감광성 절연(PID) 수지를 사용할 수도 있다.
제1 내지 제3 배선층(112a,112b,112c)은 반도체 칩(120)의 접속 패드(122)를 재배선하는 역할을 수행할 수 있다. 예를 들어, 제1 내지 제3 배선층(112a, 112b,112c)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 제1 내지 제3 배선층(112a,112b,112c)은 앞서 설명된 제1 내지 제3 배선 패턴(142a,142b,142c)과 유사하게 해당 층의 설계 디자인에 따라 다양한 기능(예, 그라운드 등)을 수행할 수 있다.
본 실시예에 따른 반도체 패키지(100B)는, 제1 재배선층(142a,143a)과 제2 재배선층(142b,143b)에 복수의 홀(DH)을 갖는 더미 전극 패턴(DP)을 도입할 수 있다. 더미 전극 패턴(DP)은 절연 부재(141)에서 제1 및 제2 배선 패턴(143a)과 동일한 레벨에 배치될 수 있으며, 각각 제1 배선패턴(142a) 및 제2 배선패턴(142b)과 동일한 공정에 의해 형성될 수 있다. 예를 들어, 더미 전극 패턴(DP)은 제1 및 제2 배선 패턴(142a,142b)과 동일하게 구리(Cu)로 형성될 수 있다.
본 실시예에 채용된 복수의 홀(DH)은 앞선 실시예와 유사하게, 각각 서로 다른 위치에서 외부로 돌출된 복수의 돌출 영역을 포함한 형상을 갖는다. 다른 관점에서, 상기 복수의 홀(DH)의 형상은 각각 오목한 다각형상으로 표현될 수 있다.
이러한 홀(DH)은 충분한 오픈 영역의 면적을 확보하면서 제2 및 제3 절연층(141b,141c)의 중첩된 영역에서의 단차를 완화시킬 수 있으며, 그 결과, 홀(DH)의 상부에 위치하는 제2 및 제3 배선 패턴(142b,142c)에 대한 영향을 최소화할 수 있다. 다른 실시예에서는, 필요에 따라, 3개의 재배선층 모두에 더미 전극 패턴을 도입할 수도 있다.
상술된 실시예들에서, 본 실시예에 따른 홀을 갖는 더미 전극 패턴은 연결 부재에 채용된 형태를 예시하였으나, 본 실시예에 따른 홀을 갖는 더미 전극 패턴은 상술된 연결 부재뿐만 아니라, 다른 형태의 패키지 기판에도 적용될 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (15)

  1. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 복수의 절연층을 갖는 절연 부재와 상기 복수의 절연층 각각에 배치된 복수의 재배선층을 포함하는 연결 부재;
    상기 연결 부재의 제1 면에 배치되며, 상기 복수의 재배선층과 전기적으로 연결된 접속 패드를 갖는 반도체 칩; 및
    상기 연결 부재의 제1 면에 배치되며, 상기 반도체 칩을 봉합하는 봉합재를 포함하며,
    상기 복수의 재배선층 중 적어도 하나의 재배선층은 복수의 홀이 배열된 더미 전극 패턴을 포함하며, 상기 복수의 홀은 각각 서로 다른 위치에서 외부로 돌출된 복수의 돌출 영역을 포함한 형상을 가지며,
    상기 적어도 하나의 재배선층과 인접한 재배선층은, 상기 복수의 홀과 중첩된 영역을 갖는 배선 패턴을 포함하고,
    상기 인접한 재배선층의 배선 패턴은, 상기 복수의 홀의 최대 폭보다 작은 선폭을 가지며, 상기 복수의 돌출 영역의 폭은 상기 인접한 재배선층의 배선 패턴의 선폭의 2배 이하인 반도체 패키지.
  2. 제1항에 있어서,
    상기 복수의 재배선층은 각각 배선 패턴과 비아를 포함하며,
    상기 더미 전극 패턴은 상기 적어도 하나의 재배선층의 배선 패턴과 동일한 절연층에 위치하는 반도체 패키지.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 배선 패턴 중 상기 복수의 홀과 중첩된 영역의 선폭은 다른 영역의 선폭과 거의 동일하거나 10% 미만으로 작은 반도체 패키지.
  7. 제1항에 있어서,
    상기 복수의 홀은, 십자형, Z자형, I자형 및 T자형으로 이루어진 그룹으로부터 선택된 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 절연 부재는 감광성 절연 수지로 이루어지는 반도체 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 연결 부재의 제2 면에 배치된 전기연결 구조체와, 상기 전기연결 구조체와 상기 복수의 재배선층을 전기적으로 연결하는 언더범프 금속(UBM) 층을 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 연결 부재의 제1 면에 배치되며 상기 반도체 칩을 수용하는 캐비티를 갖는 지지 부재를 더 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 지지 부재는, 상기 지지 부재의 상면 및 하면을 연결하는 재배선 구조를 포함하며, 상기 재배선 구조는 상기 복수의 재배선층과 전기적으로 연결되는 반도체 패키지.
  12. 제1항에 있어서,
    상기 복수의 절연층은 제1 및 제2 절연층을 포함하며, 상기 복수의 재배선층은 상기 제1 절연층 상에 배치되며 상기 반도체 칩의 접속 패드에 연결된 제1 재배선층과 상기 제2 절연층 상에 배치되며 상기 제1 재배선층에 연결된 제2 재배선층을 포함하며,
    상기 적어도 하나의 재배선층은 상기 제1 재배선층을 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 제2 재배선층보다 상기 연결 부재의 외부면에 인접하여 배치된 제3 재배선층을 더 포함하며,
    상기 적어도 하나의 재배선층은 상기 제2 재배선층을 더 포함하는 반도체 패키지.
  14. 서로 반대에 위치한 제1 면 및 제2 면을 갖는 절연 부재; 및
    상기 절연 부재의 서로 다른 레벨에 위치한 복수의 배선층을 포함하며,
    상기 복수의 배선층 중 적어도 하나의 배선층은,
    상기 절연 부재의 제1 레벨에 위치하며, 복수의 홀을 가지며 상기 복수의 홀의 형상은 각각 복수의 돌출 영역을 갖도록 오목한 다각형상(concave polygon shape)을 갖는 더미 전극 패턴을 포함하는 제1 배선층과, 상기 절연 부재의 상기 제1 레벨과 인접한 제2 레벨에 위치하며, 상기 복수의 홀과 중첩되는 배선 패턴을 포함하는 제2 배선층을 포함하고,
    상기 제2 배선층의 배선 패턴은, 상기 복수의 홀의 최대 폭보다 작은 선폭을 가지며, 상기 복수의 돌출 영역의 각 폭은 상기 제2 배선층의 배선 패턴의 선폭의 2배 이하인 패키지 기판.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 복수의 홀은 십자형상의 평단면을 갖는 패키지 기판.
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