TWI676241B - 半導體封裝 - Google Patents

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金恩珍
Eun Jin Kim
金漢
Han Kim
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南韓商三星電子股份有限公司
Samsung Electronics Co., Ltd.
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Abstract

一種半導體封裝包括：連接構件，具有彼此相對設置的第一表面與第二表面且包括絕緣構件，所述絕緣構件具有多個絕緣層及分別設置於所述多個絕緣層上的多個重佈線層；半導體晶片，設置於連接構件的第一表面上且具有電性連接至所述多個重佈線層的連接墊；以及包封體，設置於連接構件的第一表面上且包封半導體晶片，其中所述多個重佈線層中的至少一個包括設置有多個孔洞的虛設電極圖案，且所述多個孔洞中的每一者具有包括多個突出區的形狀，所述多個突出區自不同的位置向外地突出。

Description

半導體封裝
本揭露是有關於一種半導體封裝。
[相關申請案的交叉參考]：本申請案主張2018年2月5日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0014067號的優先權的權益，所述申請案的揭露內容全文併入本案供參考。
隨著基板及封裝趨於越來越小及越來越薄，電路線的大小變得越來越小且更複雜，並且趨於使用液體型感光性樹脂而非膜型感光性樹脂作為絕緣層來形成精密的電路。
尤其是，當使用液體感光性樹脂形成電路時，可在例如烘烤製程及固化製程等高溫熱處理製程中自感光性樹脂排出氣體及水分，且需要提供用於順暢地排出氣體及水分的通路。然而，提供此種通路會使絕緣層有起伏(undulation)，此可在形成精密線寬的電路線時造成阻礙。
本揭露的態樣可提供一種半導體封裝，其中可引入促使氣體及水分自絕緣層順暢地排出的孔洞，且可穩定地形成隨後製程的精密配線圖案。
本揭露的態樣可提供一種用於氣體排放的孔洞，藉由將所述孔洞配置成具有寬度較孔洞的最大寬度窄的多個延伸部，所述孔洞能夠在確保足夠的總面積的同時顯著減少絕緣層的起伏。
根據本揭露的態樣，一種半導體封裝可包括：連接構件，具有彼此相對的第一表面與第二表面且包括絕緣構件，所述絕緣構件具有多個絕緣層及分別設置於所述多個絕緣層上的多個重佈線層；半導體晶片，設置於所述連接構件的所述第一表面上且具有電性連接至所述多個重佈線層的連接墊；以及包封體，設置於所述連接構件的所述第一表面上且包封所述半導體晶片，其中所述多個重佈線層中的至少一個重佈線層包括具有多個孔洞的虛設電極圖案，且所述多個孔洞中的每一者具有包括多個突出區的形狀，所述多個突出區自所述虛設電極圖案上的不同位置向外地突出。
根據本揭露的另一態樣，一種封裝基板可包括：絕緣構件，具有彼此相對的第一表面與第二表面；以及多個配線層，設置於所述絕緣構件的不同水平高度上，其中所述多個配線層包括第一配線層及第二配線層，所述第一配線層包括虛設電極圖案，所述虛設電極圖案設置於所述絕緣構件的第一水平高度上且具有多個孔洞，所述多個孔洞中的每一者具有凹(concave)多邊形形 狀，所述第二配線層包括配線圖案，所述配線圖案設置於高於所述絕緣構件的所述第一水平高度的第二水平高度上且與所述多個孔洞交疊。
100、100B‧‧‧半導體封裝
100A‧‧‧半導體封裝/扇出型半導體封裝
110、110'‧‧‧支撐構件
110H‧‧‧空腔
111a‧‧‧第一介電層
111b‧‧‧第二介電層
112a‧‧‧第一配線層
112b‧‧‧第二配線層
112c‧‧‧第三配線層
113a‧‧‧第一通孔
113b‧‧‧第二通孔
120、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧本體
122、2122、2222‧‧‧連接墊
123、180、2150、2223、2250‧‧‧鈍化層
130、2130、2290‧‧‧包封體
140、2140、2240‧‧‧連接構件
140A‧‧‧第一表面
140B‧‧‧第二表面
141‧‧‧絕緣構件
141a‧‧‧第一絕緣層
141b‧‧‧第二絕緣層
141c‧‧‧第三絕緣層
142a‧‧‧第一配線圖案/第一重佈線層
142b‧‧‧第二配線圖案/第二重佈線層
142c‧‧‧第三配線圖案/第三重佈線層
143a‧‧‧第一通孔
143b‧‧‧第二通孔
143c‧‧‧第三通孔
145、2142‧‧‧重佈線層
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
190‧‧‧光阻層/光阻圖案
190A‧‧‧曝光區
190B‧‧‧未曝光區
1000‧‧‧電子裝置
1010、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110‧‧‧母板
1120‧‧‧組件/電子組件
2100‧‧‧扇出型半導體封裝
2141、2241‧‧‧絕緣層
2143、2243‧‧‧通孔
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2251、h、O'‧‧‧開口
2280‧‧‧底部填充樹脂
2301、2302‧‧‧中介基板
A‧‧‧區域
d1‧‧‧長度
d2、L'、L1、L2、Lo‧‧‧寬度
CP‧‧‧額外區域
DH‧‧‧孔洞/圓形孔洞
DP‧‧‧虛設電極圖案
g‧‧‧蝕刻線
L‧‧‧預期線寬
M‧‧‧遮罩
O‧‧‧線形開口
P1‧‧‧中心區
P2‧‧‧突出區
RP‧‧‧光阻圖案
W、W1、W2、Wa‧‧‧最大寬度
Wb‧‧‧線寬
△t‧‧‧起伏
I-I’、II-II’‧‧‧剖線
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的上述及其他態樣、特徵及其他優點，在附圖中：圖1為示出電子裝置系統的實例的示意性方塊圖。
圖2為示出電子裝置的實例的示意性立體圖。
圖3A及圖3B為示出扇入型(fan-in)半導體封裝在封裝前及封裝後的狀態的示意性剖面圖。
圖4為示出扇入型半導體封裝的封裝製程的示意性剖面圖。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的示意性剖面圖。
圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的示意性剖面圖。
圖7為示出扇出型(fan-out)半導體封裝的示意性剖面圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的示意性剖面圖。
圖9為示出根據本揭露中的示例性實施例的半導體封裝的側剖面圖。
圖10為示出圖9根據剖線I-I’所示半導體封裝的平面圖。
圖11為示出用於根據本揭露中的示例性實施例的半導體封 裝中的重佈線層的平面圖。
圖12為圖11所示重佈線層的區域「A」的放大平面圖。
圖13A至圖13D為用於闡述製造與圖11的區域「A」對應的重佈線層的一部分的製程在圖12剖線II-II’的剖面圖。
圖14A至圖14C為示出在具有不同形狀或不同排列形式的孔洞的虛設電極圖案上形成的光阻圖案的平面圖。
圖15A至圖15C為示出在本揭露中的示例性實施例中可採用的各種形狀的孔洞的平面圖。
圖16為示出根據本揭露中的示例性實施例的半導體封裝的側剖面圖。
在下文中，將參照附圖闡述本揭露中的各示例性實施例。在附圖中，為清晰起見，可誇大或縮小組件的形狀、大小等。
電子裝置
圖1為示出電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如，唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphics processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(電氣及電子工程師學會802.16家族等)、電氣及電子工程師學會802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料全球行動通訊系統環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球 定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線通訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括各種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所闡述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-firing ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至及/或電性連接至主板1010或可不物理連接至及/或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器 (圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如，硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，該些其他組件並非僅限於此，而是亦可端視電子裝置1000的類型等而包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(personal computer，PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可在上文所述的各種電子裝置中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接及/或電性連接至母板1110的其他組件或可不物理連接及/或不電性連接至母板1110的其他組件(例如照相機1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶 片相關組件之中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理或化學影響而受損。因此，半導體晶片無法單獨使用，而是進行封裝並以封裝狀態用於電子裝置等中。
需要半導體封裝的原因在於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔非常精密，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，且需要用於緩衝半導體與主板之間的電路寬度差的封裝技術。
藉由封裝技術所製造的半導體封裝可端視半導體封裝的結構及目的而被分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後的狀態的示意性剖面圖，且圖4為示出扇入型半導體封裝的封 裝製程的示意性剖面圖。
參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜、氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222是顯著小的，因此難以將積體電路安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可端視半導體晶片2220的大小在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photo imagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成外露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均設置於半導 體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以在具有緊湊的尺寸的同時達成快速的訊號傳輸。
然而，由於在扇入型半導體封裝中所有輸入/輸出端子都需要設置於半導體晶片內部，因此扇入型半導體封裝的空間限制很大。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的大小及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的大小及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以將扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的示意性剖面圖，且圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的示意性剖面圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可經由中介基板2301再次進行重佈線，且扇入型半導體封裝2200可在扇入型半導體封裝2200安裝於中介基板2301上的狀態下最終安裝於電子裝 置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以包封體2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，藉由中介基板2302再次進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝及使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的示意性剖面圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(圖中未示出)等的積體電路。連接構件2140可包括絕緣層2141；重佈線層 2142，形成於絕緣層2241上；及通孔2143，將連接墊2122與重佈線層2142彼此電性連接。
在本製造製程中，連接構件2140可在半導體晶片2120外側形成包封體2130之後形成。在此種情形中，連接構件2140的製程是執行自將重佈線層與半導體晶片2120的連接墊2122彼此連接的通孔以及重佈線層，且通孔2143因此可具有隨著其靠近半導體晶片而變小的寬度(參見放大區)。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線及設置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要設置於半導體晶片內。因此，當半導體晶片的大小減小時，需減小球的大小及節距(pitch)，因而使得標準化球佈局(standardized ball layout)可能無法用於扇入型半導體封裝中。另一方面，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線及設置的形式，如上所述。因此，即使在半導體晶片的大小減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，因而使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的示意性剖面圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的大小之外的扇出區，因而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可被實施成其厚度小於使用中介基板的扇入型半導體封裝的厚度。因此，扇出型半導體封裝可小型化及薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可以較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)型的形式更緊湊(compact)的形式實施，且可解決因出現翹曲(warpage)現象而造成的問題。
同時，扇出型半導體封裝指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且扇出型半導體封裝是與例如中介基板等印刷電路板(PCB)的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且印刷電路板具有扇入型半導體封裝嵌入其中。
以下將參照附圖詳細闡述本揭露中的各示例性實施例。
圖9為示出根據本揭露中的示例性實施例的半導體封裝的側剖面圖，且圖10為示出圖9根據剖線I-I’所示半導體封裝的平面圖。
參照圖9及圖10，根據本示例性實施例的半導體封裝100A可包括：連接構件140，具有彼此相對設置的第一表面140A與第二表面140B，且具有重佈線層145；半導體晶片120，設置於連接構件140的第一表面140A上，且具有連接至重佈線層145的連接墊122；以及包封體130，設置於連接構件140的第一表面140A上，且包封半導體晶片120。
在本示例性實施例中，半導體封裝100A可更包括具有空腔110H的支撐構件110，且支撐構件110可設置於連接構件140的第一表面140A上，以使得半導體晶片120設置於空腔110H中。
用於本示例性實施例中的連接構件140可包括絕緣構件141及設置於不同水平高度上的多個重佈線層145。
絕緣構件141可包括第一絕緣層141a、第二絕緣層141b及第三絕緣層141c，且可由例如PID樹脂等感光性絕緣材料形成。形成根據本示例性實施例的絕緣構件141的材料並非僅限於此，且可使用在形成絕緣層之前具有流動性且在固化製程之後被提供作為絕緣層的絕緣樹脂。
用於本示例性實施例中的重佈線層145中的每一者可具有三層式重佈線結構，所述三層式重佈線結構包括：第一配線層， 具有第一配線圖案142a及第一通孔143a；第二配線層，具有第二配線圖案142b及第二通孔143b；以及第三配線層，具有第三配線圖案142c及第三通孔143c。第一配線圖案142a、第二配線圖案142b及第三配線圖案142c可用於與第一通孔143a、第二通孔143b及第三通孔143c一起對半導體晶片120的連接墊122進行重佈線。
如在本示例性實施例中一樣，在第一絕緣層141a、第二絕緣層141b及第三絕緣層141c是由感光性絕緣材料形成的情形中，第一絕緣層141a、第二絕緣層141b及第三絕緣層141c可被形成為更薄，且可更易於達成第一通孔143a、第二通孔143b及第三通孔143c的精密節距。
根據本示例性實施例的半導體封裝100A可更包括虛設電極圖案DP，虛設電極圖案DP設置於與絕緣構件141中的第一配線圖案142a相同的水平高度上。虛設電極圖案DP(其為不構成電路的區域)可藉由與第一配線圖案142a相同的製程來形成，且可由具有與第一配線圖案142a相同的材料及厚度的層構成。舉例而言，虛設電極圖案DP可以與第一配線圖案142a相同的方式由銅(Cu)形成。
在虛設電極圖案DP中可排列有多個孔洞DH。所述多個孔洞可用於有利於構成絕緣構件141(尤其是第一絕緣層141a)的材料中的水分及氣體的排放並防止第一配線圖案142a脫層。
具體而言，在形成連接構件140的製程中，形成於虛設電極圖案DP中的孔洞DH需要具有足夠的面積，以有利於由感光 性材料形成的絕緣構件141(例如，第一絕緣層141a)中的水分及氣體的排放並防止第一配線圖案142a及絕緣構件141脫層。
然而，隨著孔洞DH的面積(或寬度)增大，形成於孔洞DH上的電路(例如，第二配線圖案142b)的缺陷(尤其是線寬缺陷)可能大範圍出現。具體而言，當第二絕緣層141b是由液體感光性材料形成時，由於根據熱固化製程的收縮，在第二絕緣層141b的與孔洞DH交疊的部分中可能出現起伏，且由於上述起伏，可能出現設置於第二絕緣層141b上的第二配線圖案142b的線寬缺陷。以下將參照圖13A至圖13D來提供其詳細說明。
在本示例性實施例中，可提供一種控制孔洞DH的形狀的方法，以在確保外露(opened)區(虛設電極圖案被移除的區)有足夠的面積的同時減輕絕緣層的交疊區中的起伏。可提供一種藉由改變孔洞的形狀顯著減小對設置於孔洞上的第二配線圖案142b的影響的方法。
具體而言，傳統除氣孔洞具有例如圓形形狀或四邊形形狀等簡單的形狀，但用於本示例性實施例中的孔洞DH可具有包括多個突出區的形狀，所述多個突出區自不同的位置向外地突出。在另一態樣中，所述多個孔洞DH的形狀中的每一者可由凹多邊形表示。具有根據本示例性實施例的形狀的孔洞示於圖11及圖12中。
圖11為示出用於根據本揭露中的示例性實施例的半導體封裝100A中的重佈線層的平面圖，且圖12為圖11所示半重佈 線層的區域「A」的放大平面圖。此處，圖11可被理解為用於圖9中的虛設電極圖案DP的平面圖。
參照圖11，虛設電極圖案DP及設置於第一絕緣層141a上的第一配線圖案142a是由實線示出。第一配線圖案142a與虛設電極圖案DP可藉由例如銅箔等金屬被移除的蝕刻線g彼此分隔開。另外，可如圖9所示在第一絕緣層141a上設置第二絕緣層(圖11中未示出)，且形成於第二絕緣層上的第二配線圖案142b及第二通孔143b是由虛線示出。
在本示例性實施例中，示出形成於虛設電極圖案DP中的所述多個孔洞DH具有十字形狀。如圖11所示，第二配線圖案142b可具有與所述多個孔洞DH交疊的區，且交疊區可具有較所述多個孔洞DH的最大寬度Wa小的線寬Wb。在此排列形式中，以上所述的第二絕緣層141b的起伏可對線寬缺陷具有更大的影響。
用於根據本示例性實施例的所述多個孔洞DH中的十字形狀可被界定為具有中心區P1及四個突出區P2的形狀，突出區P2自中心區P1突出且以90°的間隔進行排列，如圖12所示。
即使用於本示例性實施例中的十字形狀的孔洞DH的中心區P1為小的，所述多個突出區P2亦可對外露區提供足夠的面積。另外，儘管十字形狀的孔洞DH具有與傳統孔洞(圓形形狀或四邊形形狀的孔洞)相同的外露區的面積，然而孔洞DH可被設計成具有更小的寬度。
舉例而言，當突出區P2的長度d1及寬度d2分別被設定為18微米及13微米時，外露區的總面積可為1.256平方微米，且當傳統圓形孔洞被設計成具有實質上相同的面積時，圓形孔洞的寬度(即，直徑)可能具有40微米。如上所述，在根據本示例性實施例的十字形狀的孔洞DH的情形中，外露區在穿過孔洞的任意線上的寬度相較於傳統圓形孔洞的寬度而言可大大減小。
如上所述，藉由在確保外露區的面積與簡單形狀的傳統孔洞相似的同時減小外露區在局部區域中的寬度(或大小)，十字形狀的孔洞DH可在適當地充當除氣孔洞的同時減小因絕緣層(第二絕緣層141b)的收縮而引起的起伏。因此，藉由解決在第二絕緣層141b的曝光製程中因起伏引起的能量集中現象，可減輕設置於第二絕緣層141b上的第二配線圖案142b的缺陷問題(尤其是線寬缺陷)。
用於本示例性實施例中的十字形狀的孔洞DH可使用突出區P2的長度d1及寬度d2來適當地調整絕緣層的與外露區的總面積交疊的區的起伏。為了獲得足夠的起伏調整效果，可將所述多個突出區P2的寬度d2控制為第二配線圖案142b的交疊區的線寬Wb的兩倍或小於兩倍。
以下將更詳細闡述根據本示例性實施例的半導體封裝100A中所包括的個別組件。
支撐構件110可改善半導體封裝100A的剛性，且用於確保包封體130的厚度均勻性。例如配線圖案及通孔等重佈線層 145可被引入至支撐構件110中，且在此種情形中，半導體封裝100A亦可用作疊層封裝型封裝。在空腔110H中，半導體晶片120可被設置成與支撐構件110的側壁間隔開預定距離。半導體晶片120的側表面可被支撐構件110環繞。然而，此形式僅為實例，並可經由各種修改以具有其他形式，且支撐構件110可依此形式而執行另外的功能。根據一些示例性實施例，支撐構件110可被省略。
支撐構件110可包含絕緣材料。所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維(或玻璃布或玻璃纖維布)等核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。當使用具有高剛性的材料(例如包含玻璃纖維的預浸體)作為絕緣材料時，支撐構件110亦可用作用於半導體封裝100A的翹曲控制的支撐件。
半導體晶片120可為以數百至數百萬個元件或更多數量的元件整合於單一晶片中提供的積體電路。在此種情形中，所述積體電路可例如為處理器晶片(更具體而言，應用處理器(application processor；AP))，例如中央處理器(例如，中央處理單元)、圖形處理器(例如，圖形處理單元)、場域可程式閘陣列(field programmable gate array，FPGA)、數位訊號處理器、 密碼處理器、微處理器、微控制器等，但並非僅限於此。亦即，所述積體電路可為邏輯晶片，例如類比至數位轉換器、專用積體電路等，或可為記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體)、非揮發性記憶體(例如，唯讀記憶體)、快閃記憶體等。另外，上述元件亦可彼此組合併進行設置。
半導體晶片120可基於主動晶圓而形成。在此種情形中，本體121的基礎材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料無特別限制，且可為例如鋁(Al)等導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。藉由鈍化層123，連接墊122的下表面可具有相對於包封體130的下表面的台階。因此，在一定程度上可防止包封體130滲透入連接墊122的下表面的現象。亦可在其他需要的位置中進一步設置絕緣層(圖中未示出)等。半導體晶片120可為裸晶粒(bare die)，必要時可進一步在半導體晶片120的第一表面(形成有連接墊122的表面)上形成重佈線層(圖中未示出)，且亦可將凸塊(圖中未示出)等連接至連接墊122。
可提供包封體130作為保護例如支撐構件110、半導體晶片120等電子組件的結構。包封體130的包封形式無特別限制，而是可為包封體130環繞支撐構件110及半導體晶片120的形式。 舉例而言，包封體130可覆蓋支撐構件110的頂表面以及半導體晶片120的頂表面，且填充空腔110H的側壁與半導體晶片120的側表面之間的空間。另外，包封體130亦可填充半導體晶片120的鈍化層123與連接構件140之間的空間的至少一部分。包封體130可填充空腔110H，藉以充當黏合劑，並端視特定材料而減少半導體晶片120的彎曲(buckling)情況。
舉例而言，包封體130可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等，且在一些示例性實施例中，亦可使用感光性絕緣材料。
連接構件140可對半導體晶片120的連接墊122進行重佈線。半導體晶片120的具有各種功能的數十至數百個連接墊122可藉由連接構件140進行重佈線，且可端視所述功能而藉由電性連接結構170進行物理連接及/或在外部電性連接。
連接構件140可具有除根據本示例性實施例的三層式配線結構外的不同數目的多層式重佈線結構，且在一些示例性實施例中，重佈線結構亦可藉由僅單個層(即，一個配線圖案+一個通孔)配置而成。在最終產品中，第一絕緣層141a、第二絕緣層141b及第三絕緣層141c可端視所應用的製程而彼此整合於一起，以使得上述絕緣層之間的邊界可為不明顯的。在第一絕緣層141a、第 二絕緣層141b及第三絕緣層141c中，除第一配線圖案142a、第二配線圖案142b及第三配線圖案142c外的圖案之間的絕緣層中的每一者的厚度可為約1微米至10微米。
第一配線圖案142a、第二配線圖案142b及第三配線圖案142c可包含例如導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。第一配線圖案142a、第二配線圖案142b及第三配線圖案142c可端視對應層的設計執行各種功能。舉例而言，重佈線層145可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，第一配線圖案142a、第二配線圖案142b及第三配線圖案142c可包括通孔接墊圖案、電性連接結構接墊圖案或類似者。第一配線圖案142a、第二配線圖案142b及第三配線圖案142c中的每一者的厚度可為約0.5微米至15微米。
第一通孔143a、第二通孔143b及第三通孔143c可用於將在垂直方向上形成於不同層上的第一配線圖案142a、第二配線圖案142b及第三配線圖案142c與連接墊122彼此連接(層間連接)。第一通孔143a、第二通孔143b及第三通孔143c可包含例如導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。第一通孔143a、第二通孔143b及第三通孔143c可以導電材料完全填充，或者導電材料 亦可僅形成於通孔中的每一者的側壁的表面上。另外，可使用此項技術中已知的形狀(例如錐形形狀、圓柱形狀等)作為通孔的形狀。
鈍化層180可保護連接構件140不受外部物理或化學損害。鈍化層180可具有開口h，以暴露出連接構件140的第一重佈線層142a、第二重佈線層142b及第三重佈線層142c的至少部分。在鈍化層180中形成的開口h的數目可為數十至數千個。鈍化層180的材料無特別限制，而是可為上述絕緣材料。舉例而言，鈍化層180可包含預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪及阻焊劑中的至少一者。
凸塊下金屬層160可改善電性連接結構170的連接可靠性，並改善半導體封裝100A的板級(board level)可靠性。凸塊下金屬層160可連接至連接構件140經由鈍化層180的開口h被暴露出的重佈線層145。可藉由已知金屬化方法，使用已知導電材料(例如金屬)在鈍化層180的開口h中形成凸塊下金屬層160，但並非僅限於此。
電性連接結構170可物理連接及/或在外部電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由導電材料(例如，低熔點合金等)形成。然而，此僅為實例，且電性連接結構170中的每一者的材料並不特別受限於此。電性連接結構170中的每一者可為接腳(land)、球、引 腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包含銅(Cu)柱及低熔點合金。當電性連接結構170形成為單層結構時，電性連接結構170可包含例如錫-銀等低熔點合金或銅(Cu)。然而，此僅為實例，且電性連接結構170並非僅限於此。電性連接結構170的數目、間隔、設置形式等無特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接結構170可根據連接墊122的數目而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
電性連接結構170中的至少一者可設置於扇出區中。所述扇出區為除半導體晶片120所設置的區域之外的區域。扇出型封裝可具有較扇入型封裝的可靠性大的可靠性，可實施多個輸入/輸出端子，且可易於執行三維(3D)內連。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度。
同時，儘管圖式中未示出，然而必要時，亦可在空腔110H的壁上形成金屬薄膜以散熱及/或阻擋電磁波。根據一些示例性實施例，必要時，可在空腔110H中設置執行彼此相同或不同功能的多個半導體晶片120。根據一些示例性實施例，必要時，可在空腔110H中設置單獨的被動組件，例如電感器、電容器等。根據一些示例性實施例，必要時，可在鈍化層180的表面上設置被動組件 (例如，包括電感器、電容器等的表面安裝技術(surface mounted technology，SMT)組件)。
以下將參照圖13A至圖13D闡述由用於除氣的孔洞產生的絕緣層的起伏造成設置於絕緣層上的配線圖案缺陷的機制以及用於減少配線圖案的缺陷的本揭露的效果。
圖13A至圖13D為用於闡述製造與圖11的區域「A」對應的重佈線層的製程在圖12剖線II-II’的剖面圖。
參照圖13A，可在第一絕緣層141a上形成具有孔洞DH的虛設電極圖案DP，且可在虛設電極圖案DP上形成第二絕緣層141b。
在本製程中，由於第二絕緣層141b是由液體絕緣材料(例如，感光性材料)形成，因此由於根據熱固化製程的收縮，在第二絕緣層141b的與孔洞DH交疊的一部分中可能出現起伏(△t)。當孔洞DH的最大寬度Wa更大時，此種起伏(△t)可變得更大。
如圖13B所示，可使用遮罩M對光阻層190執行曝光製程。
可使用遮罩M的狹縫將紫外光暴露至期望的區域。舉例而言，可藉由紫外光對曝光區190A進行固化並在顯影之後保留，且可使用顯影劑在隨後的製程中對未曝光區190B進行分解並移除。在上述曝光製程中，形成有起伏(△t)的第二絕緣層141b可充當凹透鏡以如箭頭所指示曝光紫外光與孔洞DH交疊的額外區 域CP。
因此，如圖13C所示，在顯影之後曝光區190A可被提供作為第二配線圖案的光阻圖案RP，且光阻圖案RP的開口中與孔洞DH交疊的開口O'可得到較預期線寬L更小的線寬L'。
接下來，如圖13D所示，可使用上述光阻圖案RP來形成第二配線圖案142b，且在形成第二配線圖案142b之後，可藉由剝離製程移除光阻圖案RP。舉例而言，亦可藉由例如灰化製程、蝕刻製程或其組合等適當的製程來移除光阻圖案RP。
如圖13D所示，由於在第二配線圖案142b的曝光製程中能量集中在與孔洞DH交疊的區上，因此第二配線圖案142b的線寬L'可小於最初設計的線寬L，且此種線寬缺陷可能根據第二絕緣層141b的起伏(△t)程度來增加。
因此，為了減小起伏(△t)，用於除氣的孔洞DH可被設計成具有多個突出區的形狀，以使得外露區確保足夠的面積且孔洞DH的寬度在局部區中變得更小。
圖14A至圖14C為示出在具有不同形狀或不同排列形式的孔洞的虛設電極圖案上形成的光阻圖案190的平面圖。
圖14A及圖14B所示孔洞DH可具有彼此相同的外露區的面積，且分別具有圓形形狀(傳統實例)及十字形狀。
由於圖14A所示圓形孔洞DH在整個區上具有相對大的寬度，因此在曝光製程中因起伏大而使能量(例如，紫外光)向內反射，因而使得與孔洞DH交疊的區中的曝光區190A可被提供 有寬度L1大於另一區的寬度L2的線形開口O。可能藉由線形開口O以非均勻的線寬來形成電路線，且在嚴重的情形中，電路線可能在與孔洞DH交疊的區中被短路。
另一方面，圖14B所示十字形狀的孔洞DH具有與圖14A所示孔洞DH的外露區的面積相同的外露區的面積，但由於由所述多個突出區提供的局部區中的外露區的寬度(或大小)相對大大減小，因此亦可減輕交疊絕緣層的起伏。因此，由於在曝光製程中因起伏引起的影響(不想要的能量集中)可減小，因此在顯影之後獲得的光阻圖案190可具有相對恆定的線寬Lo的線形開口O，且亦可藉由線形開口O形成具有相對恆定線寬的電路線。
藉由根據本示例性實施例的孔洞DH的形狀，與孔洞DH交疊的電路線(即，第二配線圖案)的區的線寬可實質上等於其他區的線寬，或者即使上述兩種線寬之間存在差異，亦可被控制成具有小於10%的差異。
與此同時，即使在任何方向上形成電路線，圖14B所示十字形狀的孔洞DH亦可具有相似的效果。舉例而言，如圖14C所示，即使在圖14B的十字形狀的孔洞DH被旋轉45°並進行排列，由於外露區的寬度因所述多個突出區而相對減小，因此在絕緣層的交疊區中出現的起伏可大大減輕。因此，與圖14B所示形狀相似，即使在與孔洞DH交疊的區中電路線的開口O亦可具有相對恆定的線寬。
上述示例性實施例示出所述多個孔洞具有十字形狀，但 所述多個孔洞的形狀並非僅限於此，且所述孔洞可具有包括多個突出區的其他形狀，所述多個突出區自不同位置向外部突出。在另一態樣中，所述多個孔洞的形狀中的每一者可由凹多邊形表示。以下將參照圖15A至圖15C來闡述可用於本示例性實施例中的各種形狀的孔洞。
圖15A至圖15C分別示出Z形狀、I形狀及T形狀的孔洞的橫截面。
圖15A所示孔洞可具有Z形狀，其中寬度W2小於總寬度W1的兩個突出區P2自矩形中心區P1的上端及下端延伸，且所述兩個突出區P2在不同的方向上突出。
在圖15B所示孔洞中，與前一實例相似，寬度W2小於總寬度W1的突出區P2可自矩形中心區P1的上端及下端延伸。用於本示例性實施例中的突出區的數目為四個，且所述突出區可具有I形狀，其中突出區在相反的方向上自中心區P1的上端及下端突出。
圖15C所示孔洞可具有T形狀，其中寬度W2小於總寬度W1的兩個突出區P2自矩形中心區P1的僅一端(即，上端)延伸，且所述兩個突出區P2在相反的方向上突出。
如上所述，可提供除氣孔洞，所述除氣孔洞能夠在藉由提供添加了所述多個突出區的各種形狀的孔洞來確保外露區的足夠面積的同時，藉由減小局部區中的外露區的寬度(或尺寸)來減少絕緣層的起伏的出現，且因此藉由解決在絕緣層的曝光製程 中因起伏引起的能量集中現象，設置於絕緣層上的配線圖案的線寬缺陷問題可大大減輕。
圖16為示出根據本揭露中的示例性實施例的半導體封裝的側剖面圖。
參照圖16，除了根據本示例性實施例的半導體封裝100B具有包括配線結構的支撐構件110'且在多個重佈線層145上實施有虛設電極圖案DP以外，半導體封裝100B可被理解為與圖9所示結構相似。除非明確作出相反的闡述，否則根據本示例性實施例的組件可參照對圖9所示半導體封裝100A的相同或相似組件的說明來理解。
用於本示例性實施例中的支撐構件110'可包括第一介電層111a，接觸連接構件140；第一配線層112a，接觸連接構件140且嵌入第一介電層111a中；第二配線層112b，設置於第一介電層111a的另一表面上，所述另一表面與第一介電層111a嵌入第一配線層112a的一個表面相對；第二介電層111b，設置於第一介電層111a上且覆蓋第二配線層112b；以及第三配線層112c，設置於第二介電層111b上。第一配線層112a、第二配線層112b以及第三配線層112c可電性連接至連接墊122。第一配線層112a與第二配線層112b以及第二配線層112b與第三配線層112c可分別經由貫穿第一介電層111a及第二介電層111b的第一通孔113a及第二通孔113b而彼此電性連接。
當如在本示例性實施例中一樣第一配線層112a嵌入第 一介電層111a中時，因第一配線層112a的厚度而產生的起伏可顯著地減小，且連接構件140的絕緣距離可因而成為恆定的。亦即，自連接構件140的第一配線圖案142a至第一介電層111a的下表面的距離與自連接構件140的第一配線圖案142a至半導體晶片120的連接墊122的距離之差可小於第一配線層112a的厚度。因此，可容易達成連接構件140的高密度配線設計。
支撐構件110'的第一配線層112a的下表面可設置於高於半導體晶片120的連接墊122的下表面的水平高度上。另外，連接構件140的第一配線圖案142a與支撐構件110'的第一配線層112a之間的距離可大於連接構件140的第一配線圖案142a與半導體晶片120的連接墊122之間的距離。原因在於，第一配線層112a可凹陷於第一介電層111a中。
如上所述，當第一配線層112a凹陷於第一介電層111a中，進而使得第一介電層111a的下表面與第一配線層112a的下表面之間具有起伏時，可防止包封體130的材料滲入而污染第一配線層112a的現象。支撐構件110'的第二配線層112b可設置於半導體晶片120的主動面與非主動面之間。支撐構件110'可具有與半導體晶片120的厚度對應的厚度。因此，支撐構件110'中所形成的第二配線層112b可設置於半導體晶片120的主動面與非主動面之間的水平高度上。
支撐構件110'的第一配線層112a、第二配線層112b及第三配線層112c的厚度可較連接構件140的第一配線圖案142a、 第二配線圖案142b及第三配線圖案142c以及虛設電極圖案DP的厚度厚。
第一介電層111a及第二介電層111b的材料無特別限制，且可為例如熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。根據一些示例性實施例，亦可使用PID樹脂。
第一配線層112a、第二配線層112b及第三配線層112c可用於對半導體晶片120的連接墊122進行重佈線。舉例而言，第一配線層112a、第二配線層112b及第三配線層112c可包含銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。與以上所述的第一配線圖案142a、第二配線圖案142b及第三配線圖案142c相似，第一配線層112a、第二配線層112b及第三配線層112c可依據對應層的設計執行各種功能(例如，接地等)。
在根據本示例性實施例的半導體封裝100B中，可將具有多個孔洞DH的虛設電極圖案DP引入第一配線圖案142a及第一通孔143a以及第二配線圖案142b及第二通孔143b。虛設電極圖案DP與絕緣構件141中的第一配線圖案142a及第二配線圖案142b可設置於相同的水平高度上，且可藉由分別與第一配線圖案 142a及第二配線圖案142b相同的製程來形成。舉例而言，虛設電極圖案DP可以與第一配線圖案142a及第二配線圖案142b相同的方式由銅(Cu)形成。
與上述示例性實施例相似，用於本示例性實施例中的所述多個孔洞DH可具有包括多個突出區的形狀，所述多個突出區自不同的位置向外地突出。在另一態樣中，所述多個孔洞DH的形狀中的每一者可由凹多邊形表示。
上述孔洞DH可在確保外露區的足夠面積的同時減輕第二絕緣層141b及第三絕緣層141c的交疊區中的起伏，且因此對設置於孔洞DH上的第二配線圖案142b及第三配線圖案142c的影響可顯著減小。在另一示例性實施例中，必要時，亦可將虛設電極圖案引入至所述三個重佈線層的所有者中。
儘管上述示例性實施例示出具有根據本示例性實施例的孔洞的虛設電極圖案用於連接構件中的形式，然而具有根據本示例性實施例的孔洞的虛設電極圖案亦可不僅應用於上述連接構件，且亦應用於其他類型的封裝基板。
在本文中，下側、下部分、下表面等是用來指代相對於圖式的截面的朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指代與所述方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制。
在說明書中，組件與另一組件的「連接」的意義包括經 由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指稱元件時，所述元件不受限於此。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本揭露的範圍的條件下，第一組件可被命名為第二組件，且第二組件亦可相似地命名為第一組件。
本文中所使用的用語「示例性實施例」並不指同一示例性實施例，而是提供來強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的示例性實施例被認為能夠藉由彼此整體地或部分地組合而達成。舉例而言，即使並未在另一示例性實施例中闡述在特定示例性實施例中闡述的一個元件，然而除非在另一示例性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一示例性實施例相關的說明。
本文中所使用的用語僅為闡述示例性實施例使用，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。
如上所述，根據本揭露中的示例性實施例，引入具有一定形狀(例如，十字形狀)(具有以較最大寬度窄的寬度在與最大寬度的方向相交的方向上延伸的多個延伸部)的多個孔洞的虛設電極圖案，以使得可確保足夠的總面積，且可減少欲形成於孔洞 上的絕緣層的起伏的出現。因此，欲形成於絕緣層上的精密電路線的線寬的減小可顯著減少。
儘管以上已示出並闡述了示例性實施例，但對於熟習此項技術者而言顯而易見的是，可在不背離如由所附申請專利範圍所界定的本揭露的範圍條件下作出修改及變化。

Claims (14)

  1. 一種半導體封裝，包括：連接構件，具有彼此相對的第一表面與第二表面，且包括絕緣構件，所述絕緣構件具有多個絕緣層及分別設置於所述多個絕緣層上的多個重佈線層；半導體晶片，設置於所述連接構件的所述第一表面上，且具有電性連接至所述多個重佈線層的連接墊；以及包封體，設置於所述連接構件的所述第一表面上，且包封所述半導體晶片，其中所述多個重佈線層中的至少一個重佈線層包括具有多個孔洞的虛設電極圖案，且所述多個孔洞中的每一者具有包括多個突出區的形狀，所述多個突出區自所述虛設電極圖案上的不同位置向外突出，其中與所述至少一個重佈線層相鄰的重佈線層包括配線圖案，所述配線圖案具有與所述多個孔洞交疊的區，其中與所述至少一個重佈線層相鄰的所述重佈線層的所述配線圖案具有較所述多個孔洞的最大寬度窄的線寬，且所述多個突出區的寬度小於與所述至少一個重佈線層相鄰的所述重佈線層的所述配線圖案的線寬的兩倍。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述多個重佈線層中的每一者包括配線圖案及通孔，且所述虛設電極圖案與所述至少一個重佈線層的所述配線圖案設置在相同的絕緣層上。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述配線圖案的與所述多個孔洞交疊的所述區的寬度約等於其他區的寬度，或較所述其他區的所述寬度小不到10%。
  4. 如申請專利範圍第1項所述的半導體封裝，其中所述多個孔洞具有選自由十字形狀、Z形狀、I形狀及T形狀組成的群組中的形狀。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述多個孔洞具有十字形狀，所述十字形狀被界定為具有中心區及自所述中心區突出的四個所述突出區的形狀且以90°的間隔進行排列。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述多個絕緣層包含感光性絕緣樹脂。
  7. 如申請專利範圍第6項所述的半導體封裝，更包括電性連接結構及凸塊下金屬層，所述電性連接結構設置於所述連接構件的所述第二表面上，所述凸塊下金屬層將所述電性連接結構與所述多個重佈線層彼此電性連接。
  8. 如申請專利範圍第1項所述的半導體封裝，更包括支撐構件，所述支撐構件設置於所述連接構件的所述第一表面上且具有容置所述半導體晶片的空腔。
  9. 如申請專利範圍第8項所述的半導體封裝，其中所述半導體晶片與所述支撐構件的側壁間隔開預定距離。
  10. 如申請專利範圍第8項所述的半導體封裝，其中所述支撐構件包括對所述支撐構件的上表面與下表面進行連接的配線結構，且所述配線結構電性連接至所述多個重佈線層。
  11. 如申請專利範圍第1項所述的半導體封裝，其中所述多個絕緣層包括第一絕緣層及第二絕緣層，所述多個重佈線層包括第一重佈線層及第二重佈線層，所述第一重佈線層設置於所述第一絕緣層上且連接至所述半導體晶片的所述連接墊，所述第二重佈線層設置於所述第二絕緣層上且連接至所述第一重佈線層，且所述至少一個重佈線層包括所述第一重佈線層。
  12. 如申請專利範圍第11項所述的半導體封裝，其中所述多個重佈線層更包括第三重佈線層，所述第三重佈線層被設置在相較於所述第二重佈線層更靠近所述連接構件的外表面，其中所述至少一個重佈線層更包括所述第二重佈線層。
  13. 一種封裝基板，包括：絕緣構件，具有彼此相對的第一表面與第二表面；以及多個配線層，設置於所述絕緣構件的不同水平高度上，其中所述多個配線層包括：第一配線層，包括虛設電極圖案，所述虛設電極圖案設置於所述絕緣構件的第一水平高度上且具有多個孔洞，所述多個孔洞中的每一者具有凹多邊形的形狀；以及第二配線層，包括配線圖案，所述配線圖案設置在位於所述絕緣構件的所述第一水平高度上方且與所述第一水平高度相鄰的第二水平高度上且與所述多個孔洞交疊，其中所述第二配線層的與所述多個孔洞交疊的所述配線圖案具有較所述多個孔洞的最大寬度窄的線寬，且所述凹多邊形的形狀的多個突出區的寬度小於所述第二配線層的與所述多個孔洞交疊的所述配線圖案的線寬的兩倍。
  14. 如申請專利範圍第13項所述的封裝基板，其中所述多個孔洞中的每一者具有十字形狀的平面截面。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11380616B2 (en) * 2018-05-16 2022-07-05 Intel IP Corporation Fan out package-on-package with adhesive die attach
US10804188B2 (en) * 2018-09-07 2020-10-13 Intel Corporation Electronic device including a lateral trace
CN110808240A (zh) * 2019-10-31 2020-02-18 北京燕东微电子有限公司 层叠封装结构及其制造方法
KR20210073809A (ko) 2019-12-11 2021-06-21 삼성전자주식회사 반도체 패키지 및 그 제조방법
US11139232B2 (en) * 2020-03-06 2021-10-05 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201715664A (zh) * 2015-05-11 2017-05-01 三星電機股份有限公司 電子元件封裝及其製造方法
TW201729139A (zh) * 2016-02-10 2017-08-16 台灣積體電路製造股份有限公司 指紋感測器像素陣列及形成其之方法
TW201801262A (zh) * 2016-06-21 2018-01-01 南韓商三星電子股份有限公司 扇出型半導體封裝

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026016A (ja) * 2000-07-13 2002-01-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4269806B2 (ja) * 2003-06-30 2009-05-27 カシオ計算機株式会社 半導体装置およびその製造方法
JP4559163B2 (ja) 2004-08-31 2010-10-06 ルネサスエレクトロニクス株式会社 半導体装置用パッケージ基板およびその製造方法と半導体装置
JP4675159B2 (ja) * 2005-05-26 2011-04-20 パナソニック株式会社 半導体装置
JP4550678B2 (ja) * 2005-07-07 2010-09-22 株式会社東芝 半導体装置
JP5038612B2 (ja) * 2005-09-29 2012-10-03 富士通セミコンダクター株式会社 半導体装置
JP2009111287A (ja) * 2007-10-31 2009-05-21 Fujitsu Media Device Kk 電子部品モジュール及びその回路基板
JP2010135418A (ja) * 2008-12-02 2010-06-17 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
US20130153275A1 (en) * 2011-12-19 2013-06-20 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
US20130153266A1 (en) 2011-12-19 2013-06-20 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
JP5466280B2 (ja) * 2012-10-29 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置
JP6503687B2 (ja) * 2014-10-23 2019-04-24 イビデン株式会社 プリント配線板
US9842789B2 (en) 2015-05-11 2017-12-12 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10109588B2 (en) * 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
US10141288B2 (en) * 2015-07-31 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Surface mount device/integrated passive device on package or device structure and methods of forming
KR101973426B1 (ko) * 2015-11-03 2019-04-29 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US9997464B2 (en) * 2016-04-29 2018-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy features in redistribution layers (RDLS) and methods of forming same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201715664A (zh) * 2015-05-11 2017-05-01 三星電機股份有限公司 電子元件封裝及其製造方法
TW201729139A (zh) * 2016-02-10 2017-08-16 台灣積體電路製造股份有限公司 指紋感測器像素陣列及形成其之方法
TW201801262A (zh) * 2016-06-21 2018-01-01 南韓商三星電子股份有限公司 扇出型半導體封裝

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