TW201911505A - 扇出型半導體封裝 - Google Patents

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黃俊午
成耆正
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韓商三星電機股份有限公司
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Abstract

本發明的扇出型半導體封裝可包括具有貫穿孔的支撐構件、配置在貫穿孔中的半導體晶片、鄰接半導體晶片配置且在貫穿孔中與半導體晶片分隔預定距離的組件嵌入結構、包封體以及連接構件。半導體晶片具有其上配置連接墊的主動面及與主動面相對的非主動面。組件嵌入結構具有嵌入其中的多個被動組件。包封體包封支撐構件、組件嵌入結構以及半導體晶片的至少部分。連接構件配置在支撐構件、組件嵌入結構以及半導體晶片的主動面上。連接構件包括重佈線層及使重佈線層電性連接至被動組件與半導體晶片的連接墊的通孔。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，更具體而言，是有關於一種連接端子朝向半導體晶片所配置的區域之外延伸的扇出型半導體封裝。 [相關申請案的交叉引用]
本申請案主張2017年7月31日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0097000號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
關於半導體晶片技術發展的重要近期趨勢為減小半導體晶片的尺寸。因此，在封裝技術的領域中，隨著對於小型尺寸的半導體晶片等的需求快速增加，已經需要實施同時具有小型尺寸且包括多個引腳的半導體封裝。
為滿足上述技術需求而提出的封裝技術中的一個類型為扇出型封裝。此類的扇出型封裝具有小型的尺寸並使多個引腳藉由朝向半導體晶片所配置的區域之外重新分佈而實施。
本揭露的一個態樣可提供一種扇出型半導體封裝，其中多個被動組件可與半導體晶片一起安裝，即使所述多個被動組件與半導體晶片一起安裝，尺寸及厚度仍可顯著地減小，而且製程的數量及成本可減小。
根據本揭露的一個態樣，可提供一種扇出型半導體封裝，其中將具有多個被動組件嵌入其中的組件嵌入結構配置且鄰接半導體晶片而封裝。
根據本揭露的一個態樣，扇出型半導體封裝可包括具有貫穿孔的支撐構件、配置於貫穿孔中的半導體晶片、鄰接半導體晶片而配置並且在貫穿孔中與半導體晶片分隔預定距離的組件嵌入結構、包封體以及連接構件。半導體晶片具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊。組件嵌入結構具有嵌入其中的多個被動組件。包封體包封支撐構件的至少部分、組件嵌入結構的至少部分以及半導體晶片的至少部分。連接構件配置於支撐構件、組件嵌入結構以及半導體晶片的主動面上。連接構件包括重佈線層及通孔，所述通孔使重佈線層電性連接至所述多個被動組件及半導體晶片的連接墊。
以下將參考所附圖式說明本揭露的實施例。在所附圖式中，為了清楚說明，可誇大或縮小組件的形狀、尺寸等。
在本文中，下側面、下部分、下表面等用以意指對應於圖示中的剖視圖的朝向扇出型半導體封裝的安裝表面的方向，而上側面、上部分、上表面等用以意指與所述方向相反的方向。然而，這些方向為了方便而定義，且申請專利範圍不受上述所定義的方向特別限制。
說明書中組件與另一組件的「連接」包括經由黏合層的間接連接以及兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解的是，當元件稱為「第一」及「第二」時，所述元件不以此為限。「第一」、「第二」等用語可僅用於區別元件與其他元件的目的，並不會限制元件的順序或重要性。在一些情況下，在沒有背離本文前述申請專利範圍的條件下，第一元件可稱為第二元件。相似地，第二元件亦可稱為第一元件。
本文所使用的用語「例示性實施例」並非意指相同的例示性實施例，而是用以強調其特徵或特性與另一例示性實施例的特徵或特性不同。然而，此處所提供的例示性實施例被視為能夠藉由彼此整體或部分組合而實施。舉例而言，除非本文中提供相反或矛盾的說明，在特定例示性實施例中所述的一個元件即使未在另一例示性實施例中說明，可理解為與另一例示性實施例相關的說明。
本文中所使用的用語僅用以說明實施例而非用以限制本揭露。在此情況下，若非前後文中另外解釋，否則單數的形式包括多數的形式。電子裝置
圖1為說明電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000可在其中容置主板1010。主板1010包括物理或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件連接至以下將說明的其他者以形成各種訊號線1090。
晶片相關組件1020可包括記憶體晶片，例如：揮發性記憶體（volatile memory）（例如：動態隨機存取記憶體（dynamic random access memory，DRAM））、不變性記憶體（例如：唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用程式處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖像處理器（例如：圖像處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器、微處理器、微控制器等；以及邏輯晶片，例如類比數位轉換器（analog-to-digital converter，ADC）、特定應用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020不以此為限，而亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下的協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不以此為限，而是亦可包括各種其他無線或有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020彼此一起組合。
其他組件1040可不受限制地包括高頻電感器（high frequency inductor）、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040不以此為限，而亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述的晶片相關組件1020或網路相關組件1030彼此一起組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接或電性連接或者不可物理連接或電性連接至主板1010的其他組件。這些其他組件可例如包括相機模組1050、天線1060、顯示裝置1070、電池1080、音訊編碼解碼器（未繪示）、視訊編碼解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如：硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，這些其他組件不以此為限，而是亦可視電子裝置1000的類型包括用於各種其他目的的其他組件等。
電子裝置1000可例如為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000不以此為限，而是可為任何其他處理資料的電子裝置。
圖2為說明電子裝置的實例的立體示意圖。
參照圖2，如上所述，半導體封裝可在電子裝置1000中用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接或電性連接至主板1110。另外，可物理連接或電性連接或者不可物理連接或電性連接至主板1110的其他組件可容置在本體1101中，例如相機模組1130。一些電子組件1120可為晶片相關組件，且半導體封裝100可例如為晶片相關組件中的應用程式處理器，但不以此為限。電子裝置不必僅限於智慧型電話1100，而可為上述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合許多精密的電子電路。然而，半導體晶片本身不會作為已完成的半導體產品，且可能因外部物理或化學影響而受到損害。因此，半導體晶片本身不能單獨使用，但半導體晶片可在電子裝置等中進行封裝並且可在封裝後的狀態下使用。
此處，因為半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度（circuit width）差異而需要半導體封裝。詳細而言，半導體晶片的連接墊的尺寸以及半導體晶片的連接墊之間的間隔非常精密，但在電子裝置中使用的主板的組件安裝接墊的尺寸以及主板的組件安裝接墊之間的間隔顯著地大於半導體晶片的連接墊的尺寸以及半導體晶片的連接墊之間的間隔。因此，可能難以直接在主板上安裝半導體晶片，用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術可被需要。
以封裝技術製成的半導體封裝可視其結構及目的而分類為扇入型半導體封裝或扇出型半導體封裝。
以下將參照圖式更詳細說明扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後的狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖式，半導體晶片2220可例如裸露狀態（bare state）下的積體電路，包括本體2221、連接墊2222以及鈍化層2223，本體2221不受限制地包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等，連接墊2222形成在本體2221的一個表面上並且包括導電材料（例如：鋁（Al）等），而鈍化層2223（例如：氧化物膜、氮化物膜等）形成在本體2221的一個表面上並且至少部分覆蓋連接墊2222。在此情況下，由於連接墊2222在尺寸上為顯著地小，難以將積體電路（IC）安裝在中級印刷電路板（printed circuit board，PCB）及電子裝置的主板等上。
因此，視半導體晶片2220的尺寸，可在半導體晶片2220上形成連接構件2240以重新分佈連接墊2222。連接構件2240藉由以下方法形成：在半導體晶片2220上使用絕緣材料（例如：感光成像介電（photoimagable dielectric，PID）樹脂）形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，接著形成佈線圖案2242及通孔2243。接著，形成保護連接構件2240的鈍化層2250，形成開口2251，並且形成凸塊下金屬層2260等。亦即，可經由一系列的製程製造例如包括半導體晶片2220、連接構件2240、鈍化層2250以及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有的連接墊（例如：輸入/輸出（I/O）端子）配置在半導體晶片內的封裝形式，扇入型半導體封裝可具有優異的電性特性並且可以低成本進行生產。因此，智慧型電話中所安裝的許多元件已經以扇入型半導體封裝的形式製造。詳細而言，已開發智慧型電話中所安裝的許多元件，以在具有小型尺寸的同時實施快速訊號傳遞。
然而，由於所有的輸入/輸出端子需配置在扇入型半導體封裝中的半導體晶片內，因此扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用到具有大量的輸入/輸出端子的半導體晶片或具有小型尺寸的半導體晶片。另外，基於上述的問題，扇入型半導體封裝可能不直接在電子裝置的主板上安裝及使用。此處，即使在藉由重佈線製程增加半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子的間隔的情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子的間隔可能不足以直接在電子裝置的主板上安裝扇入型半導體封裝。
圖5為說明扇入型半導體封裝安裝在中介基板上並且最終安裝在電子裝置的主板上的情況的剖視示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中並且最終安裝在電子裝置的主板上的情況的剖視示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）經由中介基板2301重新分佈，且扇入型半導體封裝2200可在安裝在中介基板2301上的狀態下最終安裝在電子裝置的主板2500上。在此情況下，藉由底部填充樹脂2280等固定焊球2270等，半導體晶片2220的外側以模製材料2290等覆蓋。或者，扇入型半導體封裝2200嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）藉由扇入型半導體封裝2200嵌入中介基板2302中的狀態下由中介基板2302重新分佈，而扇入型半導體封裝2200可最終安裝在電子裝置的主板2500上。
如上所述，難以直接在電子裝置的主板上直接安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝在單獨的中介基板上，並接著經由封裝製程安裝在電子裝置的主板上，或者扇入型半導體封裝可在嵌入中介基板中的狀態下在電子裝置的主板上安裝及使用。扇出型 半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側由包封體2130保護，且半導體晶片2120的連接墊2122藉由連接構件2140朝向半導體晶片2120外重新分佈。在此情況下，鈍化層2150進一步形成在連接構件2140上，且凸塊下金屬層2160進一步形成在鈍化層2150的開口中。焊球2170進一步形成在凸塊下金屬層2160上。半導體晶片2120可為包括本體2121的積體電路（IC）、連接墊2122以及鈍化層（未繪示）等。連接構件2140包括絕緣層2141、重佈線層2142以及通孔2143，重佈線層2142形成在絕緣層2141上，而通孔2143使連接墊2122與重佈線層2142彼此電性連接。
如上所述，扇出型半導體封裝可具有半導體晶片的輸入/輸出端子經由半導體晶片上所形成的連接構件而並且朝向半導體晶片外重新分佈及配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子需要配置在半導體晶片內。因此，當半導體晶片的尺寸減少時，需要減少球的尺寸及間距，以使得標準化球佈局（standardized ball layout）可能不在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有半導體晶片的輸入/輸出端子經由半導體晶片上所形成的連接構件朝向半導體晶片外重新分佈及配置的形式。因此，如上所述，即使在半導體晶片的尺寸減少的情況下，可照樣在扇出型半導體封裝中使用標準化球佈局，以使得扇出型半導體封裝可安裝在電子裝置的主板上而不需使用單獨的中介基板。
圖8為說明扇出型半導體封裝安裝在電子裝置的主板上的情況的剖視示意圖。
參照圖式，扇出型半導體封裝2100經由焊球2170等安裝在電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成在半導體晶片2120上並且能夠重新分佈連接墊2122至半導體晶片2120的尺寸外的扇出區域，以使得在扇出型半導體封裝2100中可照樣使用標準化球佈局。因此，扇出型半導體封裝2100可安裝在電子裝置的主板2500上而不需使用單獨的中介基板等。
如上所述，由於扇出型半導體封裝可安裝在電子裝置的主板上而不需使用單獨的中介基板，扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化及薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，以使得扇出型半導體封裝特別適合行動產品。因此，扇出型半導體封裝可以相較使用印刷電路板（PCB）的一般堆疊式封裝（package-on-package，POP）類型而言更小型的形式實施，且扇出型半導體封裝可解決因翹曲現象出現所產生的問題。
扇出型半導體封裝意指如上所述用於在電子裝置的主板上安裝半導體晶片等並且保護半導體晶片免受外部影響的封裝技術，而且印刷電路板（PCB）具有不同於扇出型半導體封裝的規格、目的等並且具有扇入型半導體封裝嵌入其中，扇出型半導體封裝在概念上與印刷電路板（例如：中介基板等）不同。
以下將搭配圖式說明其中有多個被動組件可與半導體晶片一起安裝的扇出型半導體封裝。在本文中所揭露的各種實施例中，即使所述多個被動組件與半導體晶片一起安裝，尺寸及厚度可顯著地減小，且製程的數量及成本可減小。
圖9為說明扇出型半導體封裝的實例的剖視示意圖。
圖10為沿圖9中的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。
參照圖式，根據本揭露的實施例的扇出型半導體封裝100A包括具有貫穿孔110H的支撐構件110、配置於支撐構件110的貫穿孔110H中的半導體晶片120、鄰接半導體晶片120配置並且在支撐構件110的貫穿孔110H中與半導體晶片120分隔預定距離的第一組件嵌入結構130a及第二組件嵌入結構130b，並且具有分別嵌入組件嵌入結構130a及組件嵌入結構130b中的多個被動組件132a及多個被動組件132b。扇出型半導體封裝100A進一步包括包封體140，包封體140包封支撐構件110的至少部分、半導體晶片120的至少部分、組件嵌入結構130a的至少部分以及組件嵌入結構130b的至少部分。扇出型半導體封裝100A另外包括配置在支撐構件110、半導體晶片120的主動面、組件嵌入結構130a以及組件嵌入結構130b上的連接構件150。連接構件150包括電性連接至半導體晶片120的連接墊122的重佈線層152以及通孔153。分別嵌入組件嵌入結構130a及組件嵌入結構130b中的所述多個被動組件132a及被動組件132b經由連接構件150的重佈線層152及通孔153而電性連接至半導體晶片120的連接墊122。必要時，鈍化層160進一步配置在連接構件150上，且必要時，凸塊下金屬層170進一步配置在鈍化層160的開口中。必要時，電性連接結構180（例如：焊球等）進一步配置在凸塊下金屬層170上。
一般而言，在顯示模組的情況下，半導體封裝及被動組件分別安裝在主板或副板（sub-board）上。因此，在窄化板上的組件之間的間隔方面有所限制。詳細而言，當數百個小組件安裝在一個板上時，安裝成本及缺陷率（defect rate）增加。為了解決此問題，可考量能夠藉由在一個封裝中實施半導體晶片及被動組件以減小安裝面積並改善表面安裝技術（surface mounting technology，SMT）效能的系統級封裝（system in package，SIP）結構)。然而，在系統級封裝結構中，由於普遍使用中介基板，因此在減小封裝的厚度方面有所限制。另外，具有小尺寸的被動組件因相當小的下面積（lower area）而具有不足的緊密黏合度，使得分層的風險（delamination risk）可能相當大，且可能因具有小尺寸的被動組件與半導體晶片之間的厚度差異而產生數個問題，例如模製缺陷等。
另一方面，在根據實施例的扇出型半導體封裝100A中，所述多個被動組件132a及所述多個被動組件132b可分別以組件嵌入結構130a及組件嵌入結構130b的形式進行主要封裝，並可接著在鄰接半導體晶120配置的狀態下進行二次封裝。另外，代替中介基板的導入，連接構件150可直接形成在半導體晶片120的主動面上，而連接構件150包括可重新分佈連接墊122直到扇出區域的重佈線層152以及連接至重佈線層152的通孔153。因此，可顯著地減小扇出型半導體封裝100A的厚度。另外，由於具有小尺寸的被動組件132a及被動組件132b經由組件嵌入結構130a及組件嵌入結構130b而以陣列形式配置，因此被動組件132a及被動組件132b可確保充足的安裝面積以確保緊密黏合度，使得被動組件132a及被動組件132b的分層風險可被抑制。另外，由於使用多個組件嵌入結構130a及組件嵌入結構130b，因此包括一些其電磁干擾（electromagnetic interference，EMI）需被阻擋的被動組件132b的組件嵌入結構130b可選擇性地被金屬層134b覆蓋，且電磁干擾可從而選擇性地被阻擋。
另外，由於所述多個被動組件132a及被動組件132b分別被導入至組件嵌入結構130a及組件嵌入結構130b中，因此可防止因半導體晶片120與被動組件132a及被動組件132b之間的厚度差異所造成的包封缺陷等。另外，分別而言，由於所述多個被動組件132a及被動組件132b的個別電極132ap的下表面及電極132bp的下表面經由組件嵌入結構130a的下表面及組件嵌入結構130b的下表面而暴露，所述多個被動組件132a及被動組件132b可直接連接至連接構件150的通孔153而不需使用單獨的佈線層，並且可經由通孔153連接至重佈線層152。因此，可減小組件嵌入結構130a的厚度及組件嵌入結構130b的厚度，並且可省略不必要的佈線製程，使得製程可簡化且成本可降低。
另外，在根據實施例的扇出型半導體封裝100A中，組件嵌入結構130a及組件嵌入結構130b包括分別具有凹槽131ah及凹槽131bh的基板131a及基板131b。組件嵌入結構130a及組件嵌入結構130b具有其中所述多個被動組件132a及被動組件132b分別配置在基板131a及基板131b的凹槽131ah及凹槽131bh中並分別被樹脂層133a及樹脂層133b所包封的結構。藉由導入基板131a及基板131b可容易地解決形成樹脂層133a及樹脂層133b時的厚度偏差問題，並且可經由基板131a及基板131b提升剛性的維持。
在根據實施例的扇出型半導體封裝100A中，支撐構件110包括重新分佈連接墊122的重佈線層112a及重佈線層112b。因此，可增加設計的自由程度，並可減少連接構件150的層數，使得扇出型半導體封裝100A的薄度可進一步提升，且視半導體晶片120配置之後在形成連接構件150時的缺陷而定的良率下降可被抑制。
以下將更詳細說明根據實施例的扇出型半導體封裝100A中所包括的個別的組件。
支撐構件110包括重新分佈半導體晶片120的連接墊122的重佈線層112a及重佈線層112b，從而減少連接構件150的層數。必要時，支撐構件110視特定材料而改善扇出型半導體封裝100A的剛性，並用以確保包封體140的厚度均勻性。根據實施例的扇出型半導體封裝100A藉由支撐構件110而作為堆疊式封裝（POP）類型封裝使用。亦即，支撐構件110可作為另一個連接構件使用。支撐構件110具有貫穿孔110H。半導體晶片120、組件嵌入結構130a以及組件嵌入結構130b在貫穿孔110H中彼此鄰接配置，以與支撐構件110分隔預定距離。更詳細而言，半導體晶片120配置在組件嵌入結構130a與組件嵌入結構130b之間。所述多個被動組件132a及被動組件132b可經由此配置以最短訊號距離而連接至半導體晶片120。半導體晶片120的側表面、組件嵌入結構130a的側表面以及組件嵌入結構130b的側表面可被支撐構件110環繞。然而，此形式僅為實例並可經各種修改以具有其他形式，而且支撐構件110可視此形式執行另一功能。
支撐構件110包括絕緣層111、配置於絕緣層111的下表面上的第一重佈線層112a、配置在絕緣層111的上表面上的第二重佈線層112b以及貫穿絕緣層111並使第一重佈線層112a與第二重佈線層112b彼此連接的通孔113。支撐構件110的重佈線層112a的厚度及重佈線層112b的厚度可大於連接構件150的重佈線層152的厚度。由於支撐構件110的厚度可接近於或大於半導體晶片120或組件嵌入結構130a與組件嵌入結構130b的厚度，重佈線層112a以及重佈線層112b可視支撐構件110的規格而經由基板製程形成大的尺寸。另一方面，考量薄度，連接構件150的重佈線層152可經由半導體製程而形成小的尺寸。
絕緣層111的材料不受特別限制。任何絕緣材料可作為絕緣層111的材料。舉例而言，絕緣材料可為熱固性樹脂（例如：環氧樹脂）、熱塑性樹脂（例如：聚醯亞胺樹脂）、熱固性樹脂或熱塑性樹脂與無機填料一起浸入核心材料（例如：玻璃纖維、玻璃布或玻璃織物）中的樹脂，例如：預浸體、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺-三氮雜苯樹脂（Bismaleimide Triazine，BT）等。或者，感光成像介電（PID）樹脂亦可作為絕緣材料。
重佈線層112a及重佈線層112b用於重新分佈半導體晶片120的連接墊122。另外，當在堆疊式封裝（POP）等中使用根據實施例的扇出型半導體封裝100A時，重佈線層112a及重佈線層112b可作為連接圖案。重佈線層112a及重佈線層112b中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層112a及重佈線層112b可視其對應層的設計而執行各種功能。舉例而言，重佈線層112a及重佈線層112b可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號圖案可包括除了接地圖案及電源圖案等以外的各種訊號，例如資料訊號等。另外，重佈線層112a及重佈線層112b可包括通孔接墊、佈線接墊、連接端子接墊等。
通孔113可使不同的層上所形成的重佈線層112a及重佈線層112b彼此電性連接，進而在支撐構件110中產生電性通路。通孔113中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔113中的每一者可以導電材料完全填充，或者導電材料可沿通孔孔洞中的每一者的壁面形成。另外，通孔113中的每一者可具有所有已知的形狀，例如：沙漏形、圓柱形等。
半導體晶片120中的每一者可為在單一晶片中整合數百個至數百萬個元件或更多元件的積體電路。在此情況下，積體電路可例如為處理器晶片（更詳細而言，應用程式處理器（application processor，AP）），例如中央處理器（例如：中央處理單元）、圖像處理器（例如：圖像處理單元）、場域可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微型處理器、微型控制器等，但不以此為限。舉例而言，積體電路可為記憶體晶片，例如揮發性記憶體（例如：動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如：唯讀記憶體（read only memory，ROM））、快閃記憶體等，或為邏輯晶片，例如類比對數位轉換器（analog-to-digital converter）、應用專用積體電路（application-specific IC，ASIC）等。數量大於圖式中所示數量的半導體晶片120可在扇出型半導體封裝100A中與組件嵌入結構130a及組件嵌入結構130b一起安裝。
半導體晶片120可為以主動晶圓為基礎形成的積體電路。在此情況下，本體121的基礎材料可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。各種電路可形成在本體121上。連接墊122可使半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為導電材料，例如鋁（Al）等。暴露連接墊122的鈍化層123可形成在本體121上，且鈍化層123可為氧化物膜、氮化物膜等，或為氧化物及氮化物的雙層。經由鈍化層123，連接墊122的下表面可具有相對於包封體140的下表面的台階。因此，可在一定程度上防止包封體140滲入至連接墊122的下表面中。絕緣層（未繪示）等可進一步配置在其他需要的位置中。
組件嵌入結構130a及組件嵌入結構130b分別包括基板131a及基板131b，各自包括凹槽131ah及凹槽131bh；所述多個被動組件132a及所述多個被動組件132b，各自配置在基板131a的凹槽131ah及基板131b的凹槽131bh中；以及樹脂層133a及樹脂層133b，各自環繞所述多個被動組件132a的至少部分及被動組件132b的至少部分。第二組件嵌入結構130b進一步包括環繞外表面的金屬層134b。可作為標記圖案等的導電圖案135a及導電圖案135b分別配置於基板131a的上表面與下表面以及基板131b的上表面與下表面上。組件嵌入結構130a的厚度及組件嵌入結構130b的厚度可小於支撐構件110的厚度。在此情況下，當以包封體140包封組件嵌入結構130a及組件嵌入結構130b時，可減少缺陷率。
基板131a及基板131b中的每一者可由以下形成：熱固性樹脂（例如：環氧樹脂）、熱塑性樹脂（例如：聚醯亞胺樹脂）、熱固性樹脂或熱塑性樹脂與無機填料一起浸入核心材料（例如：玻璃纖維、玻璃布或玻璃織物）中的樹脂，例如預浸體等。亦即，基板131a及基板131b中的每一者可為覆銅層壓基板（copper clad laminate，CCL）或無包覆的覆銅層壓基板（unclad CCL）等。在基板131a及基板131b中所形成的凹槽131ah及凹槽131bh分別貫穿基板131a及基板131b。
被動組件132a及被動組件132b可為電容器、電感器或濾波器等。舉例而言，第一組件嵌入結構130a中所包括的被動組件132a可為電容器，且第二組件嵌入結構130b中所包括的被動組件132b可為電感器。電感器（更具體而言，功率電感器）為放射相對較大量電磁波的元件，而金屬層134b可從而選擇性地僅形成在包括電感器的組件嵌入結構130b中，以實施電磁干擾的阻擋。組件嵌入結構130a及組件嵌入結構130b中所分別包括的被動組件132a及被動組件132b可具有不同的厚度。被動組件132a及被動組件132b可分別嵌入組件嵌入結構130a的樹脂層133a及組件嵌入結構130b的樹脂層133b中，且被動組件132a及被動組件132b可被嵌入以使得被動組件132a及被動組件132b的個別的電極132ap的下表面及電極132bp的下表面從樹脂層133a及樹脂層133b暴露。在此情況下，電極132ap及電極132bp可直接接觸連接構件150的通孔153，而且可從而省略形成單獨佈線層的製程。因此，可減少組件嵌入結構130a的厚度及組件嵌入結構130b的厚度，可簡化製程，並且可減少成本。
樹脂層133a及樹脂層133b可分別保護被動組件132a及被動組件132b。樹脂層133a及樹脂層133b分別環繞被動組件132a的至少部分及被動組件132b的至少部分。樹脂層133a及樹脂層133b中的每一者可包括絕緣材料。絕緣材料可為包括無機填料及絕緣樹脂的材料，例如熱固性樹脂（例如：環氧樹脂）、熱塑性樹脂（例如：聚醯亞胺樹脂）、具有例如無機填料的加強材料浸入熱固性樹脂及熱塑性樹脂中的樹脂，例如味之素構成膜（ABF）、FR-4、BT、感光成像介電（PID）樹脂等。另外，可使用已知的模製材料（例如：環氧模製化合物（EMC））等。
金屬層134b可阻擋例如第二組件嵌入結構130b的電磁干擾。金屬層134b可由導電材料形成，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。金屬層134b可電性連接至連接構件150的重佈線層152的接地圖案。
包封體140保護支撐構件110、半導體晶片120、組件嵌入結構130a以及組件嵌入結構130b等。包封體140的包封形式不受特別限制，但可為包封體140環繞支撐構件110的至少部分、半導體晶片120的至少部分、組件嵌入結構130a的至少部分以及組件嵌入結構130b的至少部分等的形式。舉例而言，包封體140覆蓋支撐構件110、組件嵌入結構130a、組件嵌入結構130b以及半導體晶片120的非主動面，並且填充貫穿孔110H的壁面、半導體晶片120的側表面、組件嵌入結構130a及組件嵌入結構130b的側表面之間的空間。另外，包封體140亦可至少部分填充半導體晶片120的鈍化層123與連接構件150之間。包封體140可填充貫穿孔110H以從而作為用於半導體晶片120、組件嵌入結構130a以及組件嵌入結構130b的黏合劑，且包封體140可視特定材料減少半導體晶片120、組件嵌入結構130a以及組件嵌入結構130b的彎曲（buckling）。
包封體140可包括絕緣材料。絕緣材料可為包括無機填料及絕緣樹脂的材料，例如熱固性樹脂（例如：環氧樹脂）、熱塑性樹脂（例如：聚醯亞胺樹脂）、具有例如無機填料的加強材料浸入熱固性樹脂及熱塑性樹脂中的樹脂，例如味之素構成膜（ABF）、FR-4、BT、感光成像介電（PID）樹脂等。另外，亦可使用已知的模製材料（例如：環氧模製化合物（EMC）等）。或者，其中絕緣樹脂（例如：熱固性樹脂或熱塑性樹脂）浸入無機填料及/或核心材料（例如：玻璃纖維、或玻璃布或玻璃織物）中的材料亦可作為絕緣材料。
當使用包括玻璃纖維、無機填料以及絕緣樹脂的材料作為包封體140的材料時，在不需要執行額外的製程的情況下，可有效地控制扇出型半導體封裝100A的翹曲。詳細而言，包封體140可包括玻璃纖維，以維持扇出型半導體封裝100A的剛性。另外，包封體140可包括無機填料，且熱膨脹係數可從而被調整。因此，可抑制扇出型半導體封裝100A因熱膨脹係數之間的失配而出現翹曲。處於b階段（b-stage）中的包封體140的材料可包封支撐構件110、組件嵌入結構130a、組件嵌入結構130b以及的半導體晶片120。因此，包封體140的絕緣樹脂及無機填料可不僅是配置在支撐構件110、組件嵌入結構130a、組件嵌入結構130b以及半導體晶片120的非主動面上，亦是可配置在貫穿孔110H的壁面、半導體晶片120的側表面、組件嵌入結構130a及組件嵌入結構130b的側表面之間的空間中。另一方面，包封體140的玻璃纖維可僅配置在支撐構件110、組件嵌入結構130a、組件嵌入結構130b以及半導體晶片120的非主動面上。藉由以此形式配置玻璃纖維，可維持扇出型半導體封裝100A在扇出型半導體封裝100A的上部分的的剛性。
連接構件150重新分佈半導體晶片120的連接墊122。具有各種功能的數十個至數百個半導體晶片120的連接墊122可藉由連接構件150重新分佈，且連接墊122可視所述功能經由電性連接結構180而物理或電性連接至外源（external source）。另外，連接構件150可使半導體晶片120與組件嵌入結構130a的被動組件132a及組件嵌入結構130b的被動組件132b彼此電性連接。連接構件150包括絕緣層151、重佈線層152以及通孔153，重佈線層152配置在絕緣層151上，而通孔153貫穿絕緣層151並連接至重佈線層152。連接構件150可由單層形成，或可由數量大於圖式中所示數量的多個層形成。
絕緣層151中的每一者的材料可為絕緣材料。在此情況下，感光絕緣材料亦可作為絕緣材料，例如感光成像介電（PID）樹脂。亦即，絕緣層151可為感光絕緣層。當絕緣層151具有感光特性時，絕緣層151可形成具有較小的厚度，且可較容易達成通孔153的精密間距。絕緣層151可為包括絕緣樹脂及無機填料的感光絕緣層。當絕緣層151為多層時，必要時，絕緣層151的材料可彼此相同，亦可彼此不同。當絕緣層151為多層時，絕緣層151可視製程而彼此整合，使得絕緣層之間的邊界亦可為不明顯。
重佈線層152可實質地用於重新分佈連接墊122。重佈線層152中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層152可視其對應的層的設計而執行各種功能。舉例而言，重佈線層152可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案及電源圖案等以外的各種訊號，例如資料訊號等。另外，重佈線層152可包括通孔接墊、連接端子接墊等。
通孔153使不同的層上所形成的重佈線層152、連接墊122、電極132ap或電極132bp等彼此電性連接，進而在扇出型半導體封裝100A中產生電性通路。通孔153中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔153中的每一者可以導電材料完全填充，或者導電材料亦可沿通孔中的每一者的壁面形成。另外，通孔153中的每一者可具有所有相關技術領域中已知的形狀，例如錐形、圓柱形等。
鈍化層160保護連接構件150免於受到外部物理或化學損害。鈍化層160具有暴露至少部分連接構件150的重佈線層152的開口。鈍化層160中所形成的開口的數量可為數十至數千。鈍化層160可包括絕緣樹脂及無機填料，但可不包括玻璃纖維。舉例而言，鈍化層160可由味之素構成膜（ABF）形成，但不以此為限。
凸塊下金屬層170可改善電性連接結構180的連接可靠性，以改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層170連接至經由鈍化層160的開口而暴露的連接構件150的重佈線層152。藉由使用已知的導電材料（例如：金屬）的已知的金屬化方法，凸塊下金屬層170可形成在鈍化層160的開口中，但不以此為限。
電性連接結構180可額外地用以物理或電性外部連接至扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由電性連接結構180安裝在電子裝置的主板上。電性連接結構180中的每一者可由導電材料形成，例如焊料等。然而，此僅為實例，且電性連接結構180中的每一者的材料不受特別限制。電性連接結構180中的每一者可為接腳、球或引腳等。電性連接結構180可形成為多層或單層結構。當電性連接結構180形成為多層結構時，電性連接結構180可包括銅柱及焊料。當電性連接結構180形成為單層結構時，電性連接結構180可包括錫-銀焊料或銅。然而，這些僅為實例，且電性連接結構180不以此為限。
電性連接結構180的數量、間隔、配置形式等不受特別限制，但所述數量、間隔、配置形式等可視設計細節由本領域技術人員充分修改。舉例而言，電性連接結構180可根據連接墊122的數量設置為數十到數千的數量，或者可設置為數十到數千或更多或數十到數千或更少的數量。當電性連接結構180為焊球時，電性連接結構180可覆蓋凸塊下金屬層170的延伸至鈍化層160的一個表面上的側表面，以提供改善後的連接可靠性。
電性連接結構180中的至少一者可配置在扇出區域中。扇出區域為半導體晶片120所配置的區域以外的區域。相較扇入型封裝而言，扇出型封裝可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子並且可實現三維內連線（3D interconnection）。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（LGA）封裝等，扇出型封裝可製造為具有小的厚度並可具有價格競爭力。
儘管圖式中未繪示，必要時，為了散熱及/或阻擋電磁干擾，金屬薄膜可形成在支撐構件110的貫穿孔110H的壁面上。
圖11A至圖11F呈現說明圖9中在根據製造製程的實例的各種製造階段的組件嵌入結構的示意圖。
參照圖11A，優先製備具有導電圖案135b形成在其相對表面上的基板131b。可使用上述的覆銅層壓基板等作為基板131b。接著，如圖11B中所見，凹槽131bh形成在基板131b中。可使用雷射鑽孔、機械鑽孔等形成凹槽131bh，且必要時可經由化學處理形成凹槽131bh。導電圖案135b亦可圖案化為所需的圖案。接著，如圖11C中所見，捲帶210貼附至基板131b的下表面，且被動組件132b貼附至經由凹槽131bh而暴露的捲帶210。接著，如圖11D中所見，被動組件132b以樹脂層133b包封。接著參照圖11E，移除捲帶210。圖11F呈現使用例如濺鍍等所形成的金屬層134b。這些系列的製程為形成第二組件嵌入結構130b的製程，但第一組件嵌入結構130a亦可藉由與上述方法實質地相同的方法形成，除了有金屬層134b形成以外。
圖12A至圖12C為說明在圖9中根據製造製程的實例的各種製造階段的扇出型半導體封裝的示意圖。
參照圖12A，優先製備具有貫穿孔110H的支撐構件110。支撐構件110可藉由經由使用覆銅層壓基板等的已知電鍍製程（例如：電鍍、無電電鍍等）的形成重佈線層112a、重佈線層112b、通孔113等的方法來製備。可使用雷射鑽孔、機械鑽孔等或使用化學處理形成貫穿孔110H。如圖12B中所見，捲帶220接著貼附至製備後的支撐構件110的下表面。捲帶220可為已知的黏合膜。接著，半導體晶片120、組件嵌入結構130a以及組件嵌入結構130b貼附至貫穿孔110H中所暴露的捲帶220。接著，可使用包封體140包封半導體晶片120、組件嵌入結構130a以及組件嵌入結構130b。如圖12C中所見，接著移除捲帶220，且連接構件150、鈍化層160、凸塊下金屬層170以及電性連接結構180形成在捲帶220被移除的區域中。連接構件150可藉由以下方法形成：使用感光成像介電（PID）樹脂等形成絕緣層151且藉由微影法鑽鑿通孔孔洞，並接著藉由電鍍製程執行圖案化以形成重佈線層152及通孔153。鈍化層160可藉由已知的層疊方法或塗敷硬化方法形成。凸塊下金屬層170可藉由已知的金屬化製程形成。電性連接結構180可藉由在焊料等上執行迴焊（reflow）製程等來形成。
圖13為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖13，在根據本揭露的另一實施例的扇出型半導體封裝100B中，支撐構件110包括接觸連接構件150的第一絕緣層111a、接觸連接構件150並且嵌入第一絕緣層111a中的第一重佈線層112a、配置在第一絕緣層111a與有第一重佈線層112a嵌入其中的一個表面相對的另一個表面上的第二重佈線層112b、配置在第一絕緣層111a上並覆蓋第二重佈線層112b的第二絕緣層111b以及配置在第二絕緣層111b上的第三重佈線層112c。第一重佈線層112a、第二重佈線層112b及第三重佈線層112c電性連接至連接墊122。分別而言，第一重佈線層112a與第二重佈線層112b經由貫穿第一絕緣層111a的第一通孔113a而彼此電性連接，而第二重佈線層112b與第三重佈線層112c經由貫穿第二絕緣層111b的第二通孔113b而彼此電性連接。
當第一重佈線層112a嵌入第一絕緣層111a中時，可顯著地減小因第一重佈線層112a的厚度所產生的台階，連接構件150的絕緣距離可從而變得固定。亦即，從連接構件150的重佈線層152到第一絕緣層111a的下表面的距離與從連接構件150的重佈線層152到半導體晶片120的連接墊122的距離之間的差值可小於第一重佈線層112a的厚度。因此，連接構件150的高密度佈線設計（high density wiring design）可為容易的。
支撐構件110的第一重佈線層112a的下表面所配置的水平高度可高於半導體晶片120的連接墊122的下表面。另外，連接構件150的重佈線層152與支撐構件110的第一重佈線層112a之間的距離可大於連接構件150的重佈線層152與半導體晶片120的連接墊122之間的距離。此處，第一重佈線層112a可凹陷至第一絕緣層111a中。如上所述，當第一重佈線層112a凹陷至第一絕緣層111a中時，使得第一絕緣層111a的下表面與第一重佈線層112a的下表面之間具有台階，可防止包封體140滲入至第一重佈線層112a。支撐構件110的第二重佈線層112b所配置的水平高度可介於半導體晶片120的主動面與非主動面之間。支撐構件110的厚度可對應於半導體晶片120的厚度而形成。因此，支撐構件110中所形成的第二重佈線層112b所配置的水平高度可介於半導體晶片120的主動面與非主動面之間。
支撐構件110的重佈線層112a、重佈線層112b以及重佈線層112c的厚度可大於連接構件150的重佈線層152的厚度。由於支撐構件110的厚度可等於或大於半導體晶片120的厚度，因此重佈線層112a、重佈線層112b以及重佈線層112c可視支撐構件110的規格而形成大的尺寸。另一方面，考量薄度，連接構件150的重佈線層152可形成相對較小的尺寸。
其他架構及製造方法的說明因與上述扇出型半導體封裝100A中的內容重複，故省略。
圖14為說明扇出型半導體封裝的又另一實例的剖視示意圖。
參照圖式，在根據本揭露的又另一實施例的扇出型半導體封裝100C中，支撐構件110包括第一絕緣層111a、分別配置在第一絕緣層111a的相反的表面上的第一重佈線層112a及第二重佈線層112b、配置在第一絕緣層111a上並覆蓋第一重佈線層112a的第二絕緣層111b、配置在第二絕緣層111b上的第三重佈線層112c、配置在第一絕緣層111a上並覆蓋第二重佈線層112b的第三絕緣層111c以及配置在第三絕緣層111c上的第四重佈線層112d。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c以及第四重佈線層112d電性連接至連接墊122。由於支撐構件110可包括大量的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d，因此可進一步簡化連接構件150。因此，視形成連接構件150的製程中出現的缺陷而定的良率下降可被抑制。同時，第一重佈線層112a、第二重佈線層112b、第三重佈線層112c以及第四重佈線層112d可經由各自貫穿第一絕緣層111a、第二絕緣層111b以及第三絕緣層111c的第一通孔113a、第二通孔113b以及第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a可為相對較厚以維持剛性，且可將第二絕緣層111b及第三絕緣層111c導入，以形成數量較大的重佈線層112c及重佈線層112d。第一絕緣層111a可包括不同於第二絕緣層111b的材料及第三絕緣層111c的材料的絕緣材料。舉例而言，第一絕緣層111a可例如為包括玻璃纖維、無機填料以及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為味之素構成膜（ABF）或包括無機填料及絕緣樹脂的感光成像介電（PID）膜。然而，第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的材料不以此為限。相似地，貫穿第一絕緣層111a的第一通孔113a的直徑可大於貫穿第二絕緣層111b的第二通孔113b的直徑及貫穿第三絕緣層111c的第三通孔113c的直徑。
支撐構件110的第三重佈線層112c的下表面所配置的水平高度可低於半導體晶片120的連接墊122的下表面。另外，連接構件150的重佈線層152與支撐構件110的第三重佈線層112c之間的距離可小於連接構件150的重佈線層152與半導體晶片120的連接墊122之間的距離。此處，第三重佈線層112c可以突出的形式配置在第二絕緣層111b上，進而與連接構件150產生接觸。支撐構件110的第一重佈線層112a及第二重佈線層112b所配置的水平高度可介於半導體晶片120的主動面與非主動面之間。支撐構件110的厚度可對應於半導體晶片120的厚度而形成。因此，支撐構件110中所形成的第一重佈線層112a及第二重佈線層112b所配置的水平高度可介於半導體晶片120的主動面與非主動面之間。
支撐構件110的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d的厚度可大於連接構件150的重佈線層152的厚度。由於支撐構件110的厚度可等於或大於半導體晶片120的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可形成大的尺寸。另一方面，考量薄度，連接構件150的重佈線層152可形成相對較小的尺寸。
其他架構及製造方法的說明因與上述扇出型半導體封裝100A中的內容重複，故省略。
如前所述，根據本揭露的實施例，可提供一種扇出型半導體封裝，其中多個被動組件可與半導體晶片一起安裝，且即使被動組件與半導體晶片一起安裝，仍可顯著地減小尺寸及厚度，並可減小製程的數量以及成本。上述根據本揭露的扇出型半導體封裝可替代根據相關技術領域的顯示模組結構。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100‧‧‧半導體封裝
100A、100B、100C‧‧‧扇出型半導體封裝
110‧‧‧支撐構件
110H‧‧‧貫穿孔
111‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
113‧‧‧通孔
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
130a‧‧‧第一組件嵌入結構
130b‧‧‧第二組件嵌入結構
131a‧‧‧基板
131ah‧‧‧凹槽
131b‧‧‧基板
131bh‧‧‧凹槽
132a‧‧‧被動組件
132ap‧‧‧電極
132b‧‧‧被動組件
132bp‧‧‧電極
133a‧‧‧樹脂層
133b‧‧‧樹脂層
134b‧‧‧金屬層
135a‧‧‧導電圖案
135b‧‧‧導電圖案
140‧‧‧包封體
150‧‧‧連接構件
151‧‧‧絕緣層
152‧‧‧重佈線層
153‧‧‧通孔
160‧‧‧鈍化層
170‧‧‧凸塊下金屬層
180‧‧‧電性連接結構
210‧‧‧捲帶
220‧‧‧捲帶
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型手機
1101‧‧‧本體
1110‧‧‧主板
1120‧‧‧電子組件
1130‧‧‧相機模組
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧佈線圖案
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2243h‧‧‧通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301‧‧‧中介基板
2302‧‧‧中介基板
2500‧‧‧主板
I-I’‧‧‧剖線
以下配合所附圖式作詳細說明，本揭露的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中： 圖1為說明電子裝置系統的實例的方塊示意圖； 圖2為說明電子裝置的實例的立體示意圖； 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後的狀態的剖視示意圖； 圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖； 圖5為說明扇入型半導體封裝安裝在中介基板上並且最終安裝在電子裝置的主板上的情況的剖視示意圖； 圖6為說明扇入型半導體封裝嵌入中介基板中並且最終安裝在電子裝置的主板上的情況的剖視示意圖； 圖7為說明扇出型半導體封裝的剖視示意圖； 圖8為說明扇出型半導體封裝安裝在電子裝置的主板上的情況的剖視示意圖； 圖9為說明扇出型半導體封裝的實例的剖視示意圖； 圖10為沿圖9中的扇出型半導體封裝的剖線I-I’所截取的平面示意圖； 圖11A至圖11F為說明圖9中根據製造製程的實例的各種製造階段期間的組件嵌入結構的示意圖； 圖12A至圖12C為說明圖9中根據製造製程的實例的各種製造階段期間的扇出型半導體封裝的示意圖； 圖13為說明扇出型半導體封裝的另一實例的剖視示意圖；以及 圖14為說明扇出型半導體封裝的又另一實例的剖視示意圖。

Claims (16)

  1. 一種扇出型半導體封裝，包括： 支撐構件，具有貫穿孔； 半導體晶片，配置在所述貫穿孔中，所述半導體晶片包括主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊； 組件嵌入結構，鄰接所述半導體晶片配置並且在所述貫穿孔中與所述半導體晶片分隔預定距離，並包括嵌入其中的多個被動組件； 包封體，包封所述支撐構件的至少部分、所述組件嵌入結構的至少部分以及所述半導體晶片的至少部分；以及 連接構件，配置在所述支撐構件、所述組件嵌入結構以及所述半導體晶片的所述主動面上， 其中所述連接構件包括重佈線層及通孔，所述通孔使所述重佈線層電性連接至所述多個被動組件及所述連接墊。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述組件嵌入結構進一步包括環繞至少一些所述多個被動組件的樹脂層，且 所述多個被動組件的個別的電極的下表面從所述樹脂層的下表面暴露，以連接至所述連接構件的所述通孔。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述組件嵌入結構進一步包括具有凹槽的基板，且 所述多個被動組件配置在所述基板的所述凹槽中。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中除了所述組件嵌入結構的下表面以外的所述組件嵌入結構的外表面被金屬層覆蓋。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述金屬層連接至所述連接構件的所述重佈線層的接地圖案。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述組件嵌入結構包括彼此鄰接配置並且彼此分隔預定距離的第一組件嵌入結構及第二組件嵌入結構，所述第一組件嵌入結構及所述第二組件嵌入結構各自分別具有多個被動組件嵌入其中，且 所述半導體晶片配置在所述第一組件嵌入結構與所述第二組件嵌入結構之間。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中除了所述第一組件嵌入結構及所述第二組件嵌入結構中任一者的下表面以外的所述第一組件嵌入結構及所述第二組件嵌入結構其中一者的外表面被金屬層覆蓋。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述金屬層連接至所述連接構件的所述重佈線層的接地圖案。
  9. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第一組件嵌入結構中所嵌入的所述多個被動組件包括電容器，且 所述第二組件嵌入結構中所嵌入的所述多個被動組件包括電感器。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述支撐構件包括第一絕緣層；第一重佈線層，接觸所述連接構件並且嵌入所述第一絕緣層的第一表面中；以及第二重佈線層，配置在所述第一絕緣層的與所述第一表面相對的第二表面上，且 所述第一重佈線層及所述第二重佈線層電性連接至所述半導體晶片的所述連接墊。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述支撐構件進一步包括配置在所述第一絕緣層上並覆蓋所述第二重佈線層的第二絕緣層以及配置在所述第二絕緣層上的第三重佈線層，且 所述第三重佈線層電性連接至所述半導體晶片的所述連接墊。
  12. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述連接構件的所述重佈線層與所述第一重佈線層之間的距離大於所述連接構件的所述重佈線層與所述半導體晶片的所述連接墊之間的距離。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述支撐構件包括第一絕緣層；第一重佈線層，配置在所述第一絕緣層的下表面上；以及第二重佈線層，配置在所述第一絕緣層的上表面上，且 所述第一重佈線層及所述第二重佈線層電性連接至所述半導體晶片的所述連接墊。
  14. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述支撐構件進一步包括配置在所述第一絕緣層上並覆蓋所述第一重佈線層的第二絕緣層以及配置在所述第二絕緣層上的第三重佈線層，且 所述第三重佈線層電性連接至所述半導體晶片的所述連接墊。
  15. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述支撐構件進一步包括配置在所述第一絕緣層上並覆蓋所述第二重佈線層的第三絕緣層以及配置在所述第三絕緣層上的第四重佈線層，且 所述第四重佈線層電性連接至所述半導體晶片的所述連接墊。
  16. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
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