KR102386469B1 - 수동소자가 내장된 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일실시예에 따르면, 상면에 전극패드가 형성된 반도체 칩, 상면에 기능전극이 미형성된 수동소자, 상기 반도체 칩과 수동소자를 커버하는 커버층, 및 상기 커버층 상에 형성되어 전기신호를 전달하는 하나 이상의 전극패턴을 포함하며, 상기 커버층은 상기 기능전극이 형성될 영역을 노출시키도록 형성된 하나 이상의 제1 오픈부를 포함하며, 상기 전극패턴은 상기 제1 오픈부를 통해 상기 수동소자의 기능전극이 형성될 영역에 형성되는 기능전극부를 포함하는, 수동소자가 내장된 반도체 패키지 및 그 제조방법을 제공하며, 전극패턴을 형성하는 과정에서 수동소자의 기능전극을 함께 형성할 수 있어서 공정단계를 생략할 수 있고 제조비용이 절감되는 효과가 있다.

Description

수동소자가 내장된 반도체 패키지 및 그 제조방법{Semiconductor package with embedded passive device and manufacturing method thereof}
본 발명은 수동소자가 내장된 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 칩(IC)를 패키징하는 과정에서, 패키지 내부에 저항, 캐패시터 등의 수동소자(Passive device)를 함께 패키징할 수 있다. 반도체 칩과 캐패시터를 전기적으로 연결하기 위하여 와이어 본딩(Wire bonding)을 이용하는 경우, 와이어 본딩시 캐패시터에 물리적인 충격이 가해져 캐패시터의 인슐레이터나 상부전극이 파손되는 불량이 발생할 수 있다. 또한, 고주파수 영역 또는 고전력 영역에서 동작하는 경우 와이어 본딩을 사용하는 경우 전기신호의 왜곡 등이 발생하는 문제가 있다. 수동소자와 반도체 칩을 함께 패키징할 때 발생할 수 있는 이러한 문제들을 해결할 필요가 있다.
US 2011-0180899 A1
본 발명의 일실시예에 따른 목적은, 반도체 패키지의 전기적 연결을 위한 금속 배선을 내장된 IPD의 상부 전극으로 활용하는 IPD가 내장된 반도체 패키지를 제공하기 위한 것이다.
또한, 본 발명의 일실시예에 따른 목적은, 반도체 패키지의 전기적 연결을 위한 금속 배선을 형성하는 공정에서 내장된 IPD의 상부 전극을 함께 형성하는 IPD가 내장된 반도체 패키지 제조방법을 제공하기 위한 것이다.
본 발명의 일실시예에 따른 수동소자가 내장된 반도체 패키지는, 상면에 전극패드가 형성된 반도체 칩, 상면에 기능전극이 미형성된 수동소자, 상기 반도체 칩과 수동소자를 커버하는 커버층, 및 상기 커버층 상에 형성되어 전기신호를 전달하는 하나 이상의 전극패턴을 포함할 수 있고, 상기 커버층은 상기 기능전극이 형성될 영역을 노출시키도록 형성된 하나 이상의 제1 오픈부를 포함할 수 있으며, 상기 전극패턴은 상기 제1 오픈부를 통해 상기 수동소자의 기능전극이 형성될 영역에 형성되는 기능전극부를 포함할 수 있다.
또한, 상기 수동소자는 캐패시터, 인덕터 및 저항 중의 어느 하나를 포함하며, 상기 기능전극은 상기 캐패시터의 상부전극 또는 하부전극이거나, 상기 인덕터의 나선패턴의 일부이거나, 상기 저항의 저항패턴의 일부를 포함할 수 있다.
또한, 상기 커버층은 상기 반도체 칩의 전극패드의 일부를 노출하도록 형성된 제2 오픈부를 하나 이상 더 포함하고, 상기 전극패턴은 상기 제2 오픈부를 통해 상기 전극패드와 연결되는 칩연결부를 더 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 수동소자가 내장된 반도체 패키지는, 상기 전기신호를 상기 반도체 패키지의 상부에서 하부로 전달하도록, 상기 반도체 칩 또는 수동소자의 측면 주위에 이격되어 적어도 하나 이상 배치되는 신호전달 세그먼트를 더 포함하고, 상기 커버층은 상기 신호전달 세그먼트를 더 커버하도록 형성되며, 상기 신호전달 세그먼트를 노출시키도록 형성된 하나 이상의 제3 오픈부를 더 포함하고, 상기 전극패턴은 상기 제3 오픈부를 통해 상기 신호전달 세그먼트에 연결되는 하나 이상의 세그먼트 연결부를 더 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 수동소자가 내장된 반도체 패키지는, 외부 회로와 접촉가능하도록 전기전도성을 갖는 재질로 상기 신호전달 세그먼트의 하면에 형성되는 제1 하부패드, 및 외부 그라운드와 접촉가능하도록 전기전도성을 갖는 재질로 상기 반도체 칩의 하면 또는 상기 수동소자의 하면에 형성되는 제2 하부패드를 더 포함할 수 있다.
또한, 상기 수동소자는 전기전도성을 갖는 몸체부, 및 상기 몸체부의 상면의 적어도 일부에 전기절연성을 갖는 재질로 형성되는 절연층을 포함하고, 상기 절연층 상에 상부전극이 미형성된 캐패시터이며, 상기 커버층의 제1 오픈부는 상기 상부전극이 형성될 영역을 노출하도록 형성되며, 상기 전극패턴의 기능전극부는 상기 상부전극이 형성될 영역에 형성되어 상기 캐패시터의 상부전극으로 기능할 수 있다.
또한, 상기 커버층은 상기 몸체부의 상기 절연층이 형성되지 않은 상면의 일부를 노출하도록 형성되는 제4 오픈부를 더 포함하며, 상기 제4 오픈부를 통해 상기 몸체부에 연결되어 상기 수동소자의 하부전극으로 기능하는 서브전극부를 포함하고 상기 기능전극부를 포함하지 않는 전극패턴을 더 포함할 수 있다.
본 발명의 일실시예에 따른 수동소자가 내장된 반도체 패키지 제조방법은, 반도체 칩, 및 기능전극이 미형성된 수동소자를 배치하는 실장단계, 상기 반도체 칩과 수동소자를 커버하는 커버층을 형성하되, 상기 커버층은 상기 기능전극이 형성될 영역을 노출하도록 형성되는 하나 이상의 제1 오픈부를 포함하도록 형성되는 커버단계, 및 상기 커버층 상에 전기전도성을 갖는 재질로 전극패턴을 형성하되, 상기 전극패턴은 상기 제1 오픈부를 통해 상기 기능전극이 형성될 영역에 형성되는 기능전극부를 포함하도록 형성되는 전극패턴 형성단계를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 수동소자가 내장된 반도체 패키지 제조방법은, 상기 실장단계 이전에, 상기 수동소자의 몸체부 상에 절연층을 형성하되 상기 절연층 상에 상부전극을 형성하지 않은 수동소자를 준비하는 수동소자 준비단계를 더 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 수동소자가 내장된 반도체 패키지 제조방법은, 상기 실장단계 이전에, 전기전도성을 갖는 베이스 기판에 둘레의 적어도 일부가 서펜타인 형상으로 형성되어 내측으로 베이스 기판의 일부가 돌출되는 돌출부를 갖는 수용부를 형성하는 베이스 기판 준비단계, 및 상기 전극패턴 형성단계 이후에, 상기 돌출부와 베이스 기판이 연결되는 부분을 기준으로 절단하여 상기 베이스 기판과 전기적으로 절연되는 신호전달 세그먼트를 형성하는 절단단계를 더 포함할 수 있고, 상기 커버단계는 상기 반도체 칩의 전극패드의 일부를 노출하도록 형성되는 하나 이상의 제2 오픈부 또는 상기 돌출부의 일부를 노출하도록 형성되는 하나 이상의 제3 오픈부를 더 형성하며, 상기 전극패턴 형성단계는 상기 제2 오픈부를 통해 상기 전극패드에 연결되는 칩연결부 또는 상기 제3 오픈부를 통해 상기 돌출부에 연결되는 세그먼트 연결부를 더 형성할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일실시예에 따르면, 반도체 패키지의 전기적 연결을 위한 전극패턴의 일부를 내장된 수동소자의 기능전극으로 활용하므로, 수동소자를 제조하는 과정에서 기능전극을 제조하는 단계를 생략할 수 있어서 수동소자의 제조 비용이 절감될 수 있다.
또한, 본 발명의 일실시예에 따르면, 와이어 본딩을 사용하지 않아서 수동소자에 가해지는 충격이 없으므로 다양한 재질로 수동소자를 형성하더라도 수동소자의 파손 가능성이 낮으므로 불량률이 감소할 수 있다.
도 1은 본 발명의 일실시예에 따른 수동소자가 내장된 반도체 패키지를 나타내는 평면도이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3은 본 발명의 일실시예에 따른 팬아웃 방식의 수동소자가 내장된 반도체 패키지의 평면도이다.
도 4는 도 3의 A-A'에 따른 단면도이다.
도 5 내지 도 9는 본 발명의 일실시예에 따른 수동소자가 내장된 반도체 패키지 제조방법의 각 단계를 나타내는 도면이다.
본 발명의 일실시예의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명의 일실시예를 설명함에 있어서, 본 발명의 일실시예의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여, 본 발명의 일실시예를 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10)를 나타내는 평면도이고, 도 2는 도 1의 A-A'에 따른 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10)는, 상면에 전극패드(111)가 형성된 반도체 칩(110), 상면에 기능전극이 미형성된 수동소자(120), 반도체 칩(110)과 수동소자(120)를 커버하는 커버층(130), 및 커버층(130) 상에 형성되어 전기신호를 전달하는 하나 이상의 전극패턴(140)을 포함할 수 있고, 커버층(130)은 기능전극이 형성될 영역을 노출시키도록 형성된 하나 이상의 제1 오픈부(131)를 포함할 수 있고, 전극패턴(140)은 제1 오픈부(131)를 통해 수동소자(120)의 기능전극이 형성될 영역에 형성되는 기능전극부(141)를 포함할 수 있다.
반도체 칩(110)은 고주파수 영역 또는 고전력 영역에서 동작할 수 있다. 반도체 칩(110)은 상면에 전기신호가 입출력하는 하나 이상의 전극패드(111)가 형성될 수 있다. 반도체 칩(110)은 하면에 그라운드(GND)가 입력되는 그라운드 패드(112)가 형성될 수 있다. 반도체 칩(110)은 반도체 패키지에 하나 이상 실장될 수 있다.
수동소자(120)는 저항, 인덕터, 캐패시터 중의 어느 하나를 포함할 수 있다. 또는 수동소자(120)는 저항, 인덕터, 캐패시터가 집적된 집적수동소자(120)(Integrated Passive Device, IPD)이거나, 단층 캐패시터(Single Layer Capacitor, SLC), 캐패시터 어레이(Capacitor array) 등일 수 있다. 본 발명의 일실시예에서 반도체 패키지에 실장되는 수동소자(120)는 기능전극이 형성되지 않은 미완성 상태의 수동소자(120)이다.
기능전극(function electrode)은 수동소자(120)가 수동소자(120)의 기능을 수행하기 위하여 필요한 구성을 말한다. 예를 들어, 캐패시터는 일반적으로 하부전극 상에 절연층(122)이 형성되고, 절연층(122) 상에 상부전극이 형성되어 캐패시터의 기능을 수행하며, 여기에서 상부전극 또는 하부전극이 본 발명의 일실시예의 기능전극일 수 있다. 또는, 인덕터는 나선 패턴에 의해 인덕터의 기능을 수행하며, 여기에서 나선 패턴의 일부가 본 발명의 일실시예의 기능전극을 수 있다. 또는, 저항은 저항 패턴에 의해 저항의 기능을 수행하며, 여기에서 저항 패턴의 일부가 본 발명의 일실시예의 기능전극일 수 있다. 정리하면, 기능전극은 캐패시터의 상부전극 또는 하부전극이거나, 인덕터의 나선패턴의 일부이거나, 저항의 저항패턴의 일부를 포함할 수 있다. 따라서, 본 발명의 일실시예에 따라 반도체 칩(110)과 함께 패키징되는 수동소자(120)는 상부전극이 없는 캐패시터, 나선패턴의 일부가 없는 인덕터, 저항패턴의 일부가 없는 저항을 포함할 수 있다.
커버층(130)은 전기절연성을 갖는 재질로 형성되며, 반도체 칩(110)과 수동소자(120)를 커버한다. 커버층(130)은 organic lamination 소재, 감광성 라미네이션 수지 등으로 형성될 수 있다. 커버층(130)은 반도체 칩(110)과 수동소자(120) 사이의 공간에 충진되어 반도체 칩(110)과 수동소자(120)를 고정할 수 있다. 커버층(130)은 반도체 칩(110)과 수동소자(120)의 상면을 덮도록 형성될 수 있고, 커버층(130)은 기능전극이 형성될 영역을 노출시키도록 형성된 하나 이상의 제1 오픈부(131)를 포함할 수 있다. 예를 들어, 수동소자(120)가 상부전극이 없는 캐패시터인 경우, 제1 오픈부(131)는 상부전극이 형성될 영역을 노출시키도록, 커버층(130)의 일부가 제거된 홀(hole) 형상으로 형성될 수 있다.
전극패턴(140)은 전기전도성을 갖는 재질로 형성되어 전기신호를 전달하며, 외부 회로와 연결되는 접점을 제공할 수 있다. 전극패턴(140)은 커버층(130) 상에 형성될 수 있다. 전극패턴(140)은 커버층(130)의 제1 오픈부(131)를 통해 수동소자(120)의 기능전극이 형성될 영역에 형성되는 기능전극부(141)를 포함할 수 있다. 커버층(130)의 기능전극부(141)는 수동소자(120)의 상부전극이 형성될 영역에 형성되어 수동소자(120)의 상부전극으로 기능할 수 있다. 수동소자(120)에 전극패턴(140)의 기능전극부(141)가 형성됨에 의해 수동소자(120)는 수동소자(120)의 기능을 수행할 수 있다. 예를 들어, 수동소자(120)가 상부전극이 없는 캐패시터인 경우, 수동소자(120)의 절연층(122) 상에 기능전극부(141)가 형성됨에 의해 기능전극부(141)가 상부전극으로 기능하여, 수동소자(120)가 캐패시터의 기능을 수행할 수 있다.
커버층(130)에 형성되는 제1 오픈부(131)의 형상은 수동소자(120)의 기능전극의 형상에 따라 달라질 수 있다. 예를 들어, 수동소자(120)가 캐패시터인 경우 캐패시터의 상부전극 넓이는 캐패시터의 용량에 영향을 미치는 요소이므로, 정해진 용량의 캐패시터를 형성하기 위해 설계된 상부전극 형상에 따라 제1 오픈부(131)의 형상이 정해질 수 있다. 다시 말하면, 제1 오픈부(131)의 형상을 조절함에 따라 캐패시터의 용량을 조절할 수 있으므로, 패키징 과정에서 캐패시터의 용량을 결정할 수도 있다.
예를 들어, 도 1 및 도 2에 도시된 바와 같이, 수동소자(120)는 전기전도성을 갖는 몸체부(121), 및 몸체부(121)의 상면의 적어도 일부에 전기절연성을 갖는 재질로 형성되는 절연층(122)을 포함하고, 절연층(122) 상에 상부전극이 미형성된 캐패시터일 수 있다. 이때, 커버층(130)의 제1 오픈부(131)는 상부전극이 형성될 영역을 노출하도록 형성되며, 전극패턴(140)의 기능전극부(141)는 상부전극이 형성될 영역에 형성되어 캐패시터의 상부전극으로 기능할 수 있다. 몸체부(121)는 실리콘(Silicon) 재질에 도펀트(dopant)가 고농도로 도핑되어 전기전도성을 갖거나, 화합물반도체로 형성되어 전기전도성을 갖거나, 전기전도성이 있는 금속 재질로 형성되어, 캐패시터의 하부전극으로 기능할 수 있다. 몸체부(121) 상에 형성되는 절연층(122)은 캐패시터의 인슐레이터로 기능할 수 있다. 절연층(122) 상에 형성된 전극패턴(140)의 기능전극부(141)는 캐패시터의 상부전극으로 기능할 수 있다. 따라서, 본 실시예에서 몸체부(121), 절연층(122), 상부전극부는 하부전극, 인슐레이터, 상부전극의 기능을 하여 캐패시터로 기능할 수 있다.
상술한 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10)는, 반도체 패키지의 전기적 연결을 위한 전극패턴(140)의 일부를 내장된 수동소자(120)의 기능전극으로 활용하므로, 수동소자(120)를 제조하는 과정에서 기능전극을 제조하는 단계를 생략할 수 있어서 수동소자(120)의 제조 비용이 절감될 수 있다.
또한, 상술한 본 발명의 일실시예에 따른 수동소자(120)는 다양한 재질로 형성될 수 있다. 종래, 와이어 본딩을 이용하여 반도체 칩(110)과 수동소자(120)를 함께 패키징하는 경우, 수동소자(120)에 와이어를 연결하는 과정에서 수동소자(120)에 충격이 가해져 수동소자(120)가 파손되는 문제가 존재하였다. 이러한 문제를 해결하기 위해 캐패시터의 상부전극을 두껍게 형성하거나, 충격에 강한 재질로 절연층(122)을 형성하여, 와이어가 연결되는 충격을 견디도록 하였다. 그리고, 상부전극과 와이어의 전기적 접촉 향상을 위하여 Au 등의 고비용 재료를 사용하였다.
이에 비하여, 본 발명의 일실시예에 따르면, 와이어 본딩을 사용하지 않아서 수동소자(120)에 가해지는 충격이 없으므로 다양한 재질로 수동소자(120)를 형성하더라도 수동소자(120)의 파손 가능성이 낮으므로 불량률이 감소할 수 있다. 또한, 절연층(122)을 얇게 형성하거나, 유전율이 높지만 강도가 낮은 재질 등 기존에 강도가 낮아 사용할 수 없던 다양한 재질을 사용하여 절연층(122)을 형성할 수 있으므로 캐패시터의 성능을 향상시킬 수 있다. 또한, 전극패턴(140)을 형성하는 과정에서 수동소자(120) 상에 기능전극부(141)가 함께 형성되므로, 두꺼운 상부전극을 형성하거나 Au 등의 고비용 재료로 상부전극을 형성하지 않을 수 있으므로 비용이 절감된다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10)에서, 커버층(130)은 반도체 칩(110)의 전극패드(111)의 일부를 노출하도록 형성된 제2 오픈부(132)를 하나 이상 더 포함할 수 있고, 전극패턴(140)은 제2 오픈부(132)를 통해 전극패드(111)와 연결되는 칩연결부(142)를 더 포함할 수 있다.
전극패턴(140)은 기능연결부 또는 칩연결부(142)를 포함하거나, 기능연결부와 칩연결부(142)를 함께 포함할 수 있다. 기능연결부를 포함하는 전극패턴(140)은 수동소자(120)에 연결되어 수동소자(120)에 입출력되는 전기신호를 전달할 수 있다. 칩연결부(142)를 포함하는 전극패턴(140)은 반도체 칩(110)의 전극패드(111)와 연결되어 반도체 칩(110)에 입출력되는 전기신호를 전달할 수 있다. 기능연결부와 칩연결부(142)를 함께 포함하는 전극패턴(140)은 반도체 칩(110)의 전극단자와 수동소자(120)를 연결하여, 반도체 칩(110)과 수동소자(120)에 입출력되는 전기신호를 전달할 수 있다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10)는, 전기신호를 반도체 패키지의 상부에서 하부로 전달하도록, 반도체 칩(110) 또는 수동소자(120)의 측면 주위에 이격되어 적어도 하나 이상 배치되는 신호전달 세그먼트(151)를 더 포함할 수 있다. 또한, 커버층(130)은 신호전달 세그먼트(151)를 더 커버하도록 형성되며, 신호전달 세그먼트(151)를 노출시키도록 형성된 하나 이상의 제3 오픈부(133)를 더 포함할 수 있고, 전극패턴(140)은 제3 오픈부(133)를 통해 신호전달 세그먼트(151)에 연결되는 하나 이상의 세그먼트 연결부(143)를 더 포함할 수 있다.
신호전달 세그먼트(151)는 반도체 칩(110) 또는 수동소자(120)의 측면에 이격되어 위치할 수 있다. 신호전달 세그먼트(151)는 전기신호를 전달하기 위해 필요한 개수로 형성될 수 있다. 신호전달 세그먼트(151)는 반도체 패키지의 상면에서 하면으로 전기신호를 전달할 수 있도록 전기전도성을 갖는 재질로 형성될 수 있다. 예를 들어, 신호전달 세그먼트(151)는 구리(Cu), 알루미늄(Al) 등의 금속 또는 전기전도성을 갖는 합금 재질로 형성될 수 있다. 신호전달 세그먼트(151)는 반도체 칩(110) 또는 수동소자(120)를 내부에 수용하는 베이스 기판(200)의 일부를 이용하여 형성될 수 있다.
전극패턴(140)은 기능연결부, 칩연결부(142) 또는 세그먼트 연결부(143)를 포함하거나, 기능연결부와 칩연결부(142)를 함께 포함하거나, 기능연결부와 세그먼트 연결부(143)를 함께 포함하거나, 칩연결부(142)와 세그먼트 연결부(143)를 함께 포함할 수 있다. 세그먼트 연결부(143)를 포함하고 칩연결부(142) 또는 기능연결부를 더 포함하는 전극패턴(140)은 반도체 칩(110) 또는 수동소자(120)에 입출력되는 전기신호를 전달할 수 있다. 전극패턴(140)에 의해 신호전달 세그먼트(151)의 상면으로 전달된 전기신호는 신호전달 세그먼트(151)의 하면으로 전달되어, 신호전달 세그먼트(151)의 하면을 통해 입출력될 수 있다.
신호전달 세그먼트(151)는 전극패턴(140)과 외부 회로에 전기적으로 연결되어 전기신호를 전달하거나, 외부 회로의 접지와 연결되어 그라운드로 기능할 수 있다. 신호전달 세그먼트(151)는 전극패턴(140)이나 외부 회로에 연결되지 않고 반도체 패키지를 물리적으로 지지하는 기능을 수행할 수도 있다.
본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10)는, 전극패턴(140)을 덮어 보호하도록 커버층(130) 상에 형성되는 보호층을 더 포함할 수 있다.
종래, 반도체 칩(110)에 입출력되는 전기신호를 전달하거나, 반도체 칩(110)이 생성하는 열을 방출하기 위하여, 반도체 패키지의 상하를 관통하는 비아홀(via hole)을 이용하였다. 비아홀의 내부에 금속을 충진하기 위하여 반도체 패키지의 높이가 높은 경우 비아홀의 직경도 넓게 형성하여야 하며, 비아홀의 직경이 작으면 금속을 충진할 때 불량이 발생할 가능성이 높아지므로, 비아홀은 패키지의 크기가 증가되는 원인이 되며, 비아홀을 형성하는 공정은 상대적으로 고비용이 소요된다.
이에 비하여, 상술한 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10)는, 금속 재질의 베이스 기판(200)(200)의 일부를 이용하여 형성되는 신호전달 세그먼트(151)를 반도체 패키지의 상하를 연결하는 전기신호 전달경로로 사용할 수 있으므로, 반도체 패키지의 상하를 관통하는 비아홀을 형성할 필요가 없으므로 반도체 패키지의 크기를 줄일 수 있고 불량률이 낮은 이점이 있다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10)는, 외부 회로와 접촉가능하도록 전기전도성을 갖는 재질로 신호전달 세그먼트(151)의 하면에 형성되는 제1 하부패드(161), 및 외부 그라운드와 접촉가능하도록 전기전도성을 갖는 재질로 반도체 칩(110)의 하면 또는 수동소자(120)의 하면에 형성되는 제2 하부패드(162)를 더 포함할 수 있다.
제1 하부패드(161) 또는 제2 하부패드(162)는 외부 회로와 전기적 또는 물리적으로 연결되기 위한 구성으로 기능할 수 있다. 제1 하부패드(161) 또는 제2 하부패드(162)는 전기전도성을 갖는 구리(Cu), 알루미늄(Al) 등의 금속 또는 전기전도성을 갖는 합금을 포함할 수 있다. 제1 하부패드(161)는 신호전달 세그먼트(151)의 하면에 형성되어, 신호전달 세그먼트(151)를 통해 입출력되는 전기신호를 외부 회로로 전달할 수 있다. 제2 하부패드(162)는 반도체 칩(110)의 하면에 형성된 그라운드 패드(112) 또는 수동소자(120)의 하면에 연결되어, 반도체 칩(110) 또는 수동소자(120)에 외부의 그라운드를 연결할 수 있다. 제1 하부패드(161) 또는 제2 하부패드(162)는 서로 이격되어 전기적으로 절연되도록 형성될 수 있으며, 반도체 칩(110) 또는 수동소자(120)에서 생성되는 열을 외부 회로로 전달하기 위하여 넓은 면적으로 형성될 수 있다.
도 3은 본 발명의 일실시예에 따른 팬아웃 방식의 수동소자(120)가 내장된 반도체 패키지(10)의 평면도이고, 도 4는 도 3의 A-A'에 따른 단면도이다.
도 3 및 도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10)는, 반도체 칩(110), 기능전극이 미형성된 수동소자(120), 제1 오픈부(131)가 형성된 커버층(130), 및 기능전극부(141)가 형성된 전극패턴(140)을 포함하며, 반도체 칩(110)과 수동소자(120)를 둘러싸 보호하도록 형성된 몰딩부(152)를 더 포함할 수 있다. 복수의 전극패턴(140)과 커버층(130)은 재배선층(redistribute layer)을 형성할 수 있다. 몰딩부(152)는 반도체 칩(110)과 수동소자(120) 사이를 충진하고 하부를 덮도록 형성될 수 있다. 몰딩부(152)는 전기절연성 재질로 형성될 수 있고, 예를 들어 몰딩부(152)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 등으로 형성될 수 있다.
도 4에 도시된 바와 같이, 반도체 칩(110) 또는 수동소자(120)의 후면과 측면을 몰딩부(152)로 둘러싸게 되면, 반도체 칩(110) 또는 수동소자(120)의 하면에 그라운드를 연결할 수 없는 경우, 수동소자(120)의 그라운드를 반도체 패키지의 상면으로 제공할 필요가 있다.
본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10)에서 수동소자(120)는, 전기전도성을 갖는 몸체부(121), 및 몸체부(121)의 상면의 적어도 일부에 전기절연성을 갖는 재질로 형성되는 절연층(122)을 포함하고, 절연층(122) 상에 상부전극이 미형성된 캐패시터일 수 있다. 이때, 커버층(130)의 제1 오픈부(131)는 상부전극이 형성될 영역을 노출하도록 형성되며, 전극패턴(140)의 기능전극부(141)는 상부전극이 형성될 영역에 형성되어 캐패시터의 상부전극으로 기능할 수 있다.
이때, 커버층(130)은 몸체부(121)의 절연층(122)이 형성되지 않은 상면의 일부를 노출하도록 형성되는 제4 오픈부(134)를 더 포함할 수 있고, 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10)는 제4 오픈부(134)를 통해 몸체부(121)에 연결되어 수동소자(120)의 하부전극으로 기능하는 서브전극부(144)를 포함하고 기능전극부(141)를 포함하지 않는 전극패턴(140)을 더 포함할 수 있다.
커버층(130)의 제4 오픈부(134)는 기능전극이 형성될 영역 이외에, 다른 전극이 형성될 영역을 노출하도록 형성되어, 전극패턴(140)이 수동소자(120)가 요구하는 기능전극을 제외한 서브전극부(144)를 형성할 수 있게 한다. 예를 들어, 수동소자(120)가 캐패시터인 경우 제3 오픈부(133)는 상부전극이 형성될 영역을 노출하도록 형성되고, 제4 오픈부(134)는 하부전극으로 기능하는 몸체부(121)를 노출시키도록 형성되어, 제4 오픈부(134)를 통해 몸체부(121)와 연결되는 전극패턴(140)의 서브전극부(144)가 캐패시터의 하부전극과의 전기적 연결을 반도체 패키지의 상면으로 제공할 수 있도록 한다.
수동소자(120)가 박막 캐패시터인 경우 몸체부(121) 상에 하부전극이 형성되고, 하부전극의 일부를 덮도록 절연층(122)이 형성되고, 절연층(122) 상에 상부전극이 형성되지 않은 경우, 커버층(130)의 제3 오픈부(133)는 절연층(122) 상에 상부전극이 형성될 영역을 노출하도록 형성되고, 커버층(130)의 제4 오픈부(134)는 하부전극에서 절연층(122)이 형성되지 않은 부분을 노출하도록 형성되어, 제3 오픈부(133)를 통해 형성되는 전극패턴(140)의 일부는 캐패시터의 상부전극으로 기능하고, 제4 오픈부(134)를 통해 형성되는 전극패턴(140)의 일부는 캐패시터의 하부전극에 연결될 수 있는 전기적 접점을 제공한다.
상술한 본 발명의 일실시에에 따른 팬아웃 방식의 수동소자(120)가 내장된 반도체 패키지는, 반도체 패키지의 상면으로 신호전달을 위한 전기적 접점과 그라운드를 위한 전기적 접점을 동시에 제공할 수 있다. 도 1 내지 도 4에 도시된 바와 같이, 본 발명의 일실시예에 따라 수동소자(120)의 기능전극을 형성하지 않고, 수동소자(120)를 반도체 칩(110)과 함께 패키징하는 과정에서 전극패턴(140)을 수동소자(120)의 기능전극으로 기능하도록 형성하는 것은, 다양한 방식의 패키징에 적용될 수 있다.
도 5 내지 도 8은 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10) 제조방법의 각 단계를 나타내는 도면이다.
본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10) 제조방법은, 반도체 칩(110), 및 기능전극이 미형성된 수동소자(120)를 배치하는 실장단계(S30), 반도체 칩(110)과 수동소자(120)를 커버하는 커버층(130)을 형성하되 커버층(130)은 기능전극이 형성될 영역을 노출하도록 형성되는 하나 이상의 제1 오픈부(131)를 포함하도록 형성되는 커버단계(S40), 및 커버층(130) 상에 전기전도성을 갖는 재질로 전극패턴(140)을 형성하되 전극패턴(140)은 제1 오픈부(131)를 통해 기능전극이 형성될 영역에 형성되는 기능전극부(141)를 포함하도록 형성되는 전극패턴(140) 형성단계(S50)를 포함할 수 있다. 이러한 실장단계(S30), 커버단계(S40), 전극패턴(140) 형성단계(S50)는 다양한 웨이퍼 레벨 패키징 방식에 공통적으로 적용될 수 있으며, 각 단계 사이에 몰딩부(152)를 형성하는 몰딩 단계 등의 다른 단계가 추가되더라도 본 발명의 과제해결원리는 그대로 유지되어 있음을 이해할 수 있다.
이하에서 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10) 제조방법을 도면을 참조하여 순서대로 설명한다.
도 5는 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10) 제조방법에서 베이스 기판(200)을 준비하는 단계를 도시한 도면이다. 도 5의 (a)는 베이스 기판(200)의 평면도이며, 도 5의 (b)는 도 5의 (a)에서 A-A'에 따른 단면도이다.
도 5에 도시된 바와 같이, 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10) 제조방법은, 실장단계(S30) 이전에, 전기전도성을 갖는 베이스 기판(200)에 둘레의 적어도 일부가 서펜타인 형상으로 형성되어 내측으로 베이스 기판(200)의 일부가 돌출되는 돌출부(220)를 갖는 수용부(210)를 형성하는 베이스 기판(200) 준비단계(S10)를 더 포함할 수 있다.
도 5의 (a)에 도시된 바와 같이, 베이스 기판(200) 준비단계(S10)에서, 먼저 금속 재질의 베이스 기판(200)에 레이저 드릴링, 식각 등의 방법을 이용하여 정해진 패턴으로 수용부(210)를 형성할 수 있다. 도 5의 (b)에 도시된 바와 같이, 수용부(210)는 베이스 기판(200)의 상면과 하면을 관통하도록 형성될 수 있다. 수용부(210)는 베이스 기판(200)에 적어도 하나 이상 형성될 수 있으며, 필요에 따라 하나의 반도체 패키지에 하나 이상의 수용부(210)가 형성될 수도 있다. 베이스 기판(200)에 복수의 수용부(210)를 어레이로 형성하여 복수의 반도체 패키지를 동시에 제조할 수 있다.
도 5의 (a)에 도시된 바와 같이, 수용부(210)는 내부에 반도체 칩(110) 및 수동소자(120)를 수용하기 위하여, 반도체 칩(110)과 수동소자(120)를 수용할 수 있는 넓이로 형성될 수 있다. 수용부의 둘레(211)는 반도체 칩(110) 또는 수동소자(120)를 향하는 방향으로, 즉 수용부(210)의 내측 방향으로 베이스 기판(200)의 일부가 돌출되는 돌출부(220)가 형성되도록 서펜타인(serpentine) 형상을 가질 수 있다. 돌출부(220)는 반도체 패키지의 신호전달 세그먼트(151)로 형성될 부분이다. 돌출부(220)는 베이스 기판(200)의 지지부(230)에 일단이 연결된다. 돌출부(220)는 전기신호 전달에 필요한 경로의 개수만큼 형성될 수 있다. 돌출부(220)는 반도체 칩(110)의 전극패드(111)를 향하도록 형성될 수 있다. 복수의 돌출부(220)는 서로 일정간격 이격되도록 형성될 수 있다.
복수의 수용부(210)는 서로 일정간격 이격되도록 형성될 수 있으며, 인접한 수용부(210) 사이의 베이스 기판(200) 부분을 베이스 기판(200)의 지지부(230)라고 부를 수 있다. 베이스 기판(200)의 지지부(230)는 돌출부(220)와 연결되어 돌출부(220)를 지지한다. 수용부의 둘레(211)의 구체적인 형상은 반도체 칩(110) 또는 수동소자(120)에 따라 변경될 수 있다. 베이스 기판(200)의 일부를 수용부(210) 내측으로 돌출되도록 형성하고 돌출된 부분을 신호전달 세그먼트(151)로 사용하는 수용부(210) 둘레 패턴을 갖는다면 본 발명의 일실시에에 따른 수용부(210)의 형상에 포함된다.
도 6은 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10) 제조방법에서 수동소자(120)를 준비하는 단계를 도시한 도면이다. 도 6의 (a)는 기능전극이 미형성된 수동소자(120)를 나타내는 사시도이고, 도 6의 (b)는 수동소자(120)에서 기능전극이 형성될 위치를 점선으로 표시한 사시도이다.
본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10) 제조방법은, 실장단계(S30) 이전에, 수동소자(120)의 몸체부(121) 상에 절연층(122)을 형성하되 절연층(122) 상에 상부전극을 형성하지 않은 수동소자(120)를 준비하는 수동소자(120) 준비단계(S20)를 더 포함할 수 있다. 실리콘에 도펀트를 고농도로 도핑하거나, 금속을 이용하여 몸체부(121)를 형성하고, 몸체부(121)의 상면에 절연층(122)을 형성할 수 있다. 절연층(122)은 세라믹(Ceramic), 실리콘 옥사이드(Silicon Oxide) 등의 재질로 형성되거나, 알루미늄(Al)이나 탄탈륨(Ta) 등의 금속 재질의 몸체부(121) 상에 아노다이징(Anodizing) 공정을 이용하여 몸체부(121)의 상면을 산화시켜 형성할 수 있다. 몸체부(121) 상면에 절연층(122)을 형성하고 정해진 크기로 절단하면, 기능전극이 형성되지 않은 상태의 도 6의 (a)와 같은 미완성 상태의 수동소자(120)가 형성된다. 이때, 캐패시터의 설계에 따라 또는 패키징시 필요한 캐패시터 용량에 따라 기능전극이 형성될 영역(FA)이 도 6의 (b)의 점선과 같이 결정될 수 있다. 예를 들어 하나의 미완성 상태의 수동소자(120)에 기능전극이 형성될 영역(FA)이 하나 이상 존재할 수 있다.
도 7은 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10) 제조방법에서 반도체 칩(110)과 수동소자(120)를 배치하는 단계를 도시한 도면이다. 도 7의 (a)는 베이스 기판(200)의 수용부(210)에 반도체 칩(110)과 수동소자(120)가 배치된 평면도이며, 도 7의 (b)는 도 7의 (a)에서 A-A'에 따른 단면도이다.
도 7의 (b)에 도시된 바와 같이, 반도체 칩(110), 및 기능전극이 미형성된 수동소자(120)를 배치하는 실장단계(S30)에서, 베이스 기판(200)의 일면에 캐리어 시트를 접착하고, 베이스 기판(200)에 형성된 수용부(210) 내부에 반도체 칩(110)과 수동소자(120)를 실장한다. 반도체 칩(110)의 하면과 수동소자(120)의 하면이 캐리어 시트에 접착되도록 실장할 수 있다. 도 7의 (a)에 도시된 바와 같이, 반도체 칩(110)의 양측면에 수동소자(120)가 하나씩 일정간격 이격되도록 배치될 수 있다. 반도체 칩(110)과 수동소자(120)의 개수나 배치는 본 명세서에 기재된 것에 한정되지 않는다.
도 8은 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10) 제조방법에서 커버층(130)을 형성하고 오픈부를 형성하는 단계를 도시한 도면이다. 도 8의 (a)는 반도체 칩(110)과 수동소자(120) 상에 커버층(130)이 형성되고 오픈부가 형성된 상태를 도시한 평면도이며, 도 8의 (b)는 도 8의 (a)에서 A-A'에 따른 단면도이다.
도 8의 (a)에 도시된 바와 같이, 커버단계(S40)에서, 반도체 칩(110)과 수동소자(120)를 커버하는 커버층(130)을 형성하되, 커버층(130)은 기능전극이 형성될 영역을 노출하도록 형성되는 하나 이상의 제1 오픈부(131)를 포함하도록 형성될 수 있다.
예를 들어, 제1 오픈부(131)는 캐패시터의 상부전극이 형성될 영역(FA)을 노출하도록 형성된다. 제1 오픈부(131)가 노출하는 공간에 전극패턴(140)이 형성되므로 제1 오픈부(131)의 형상은 캐패시터의 상부전극의 형상을 결정하는 것이고, 따라서 캐패시터의 용량을 결정하게 된다.
커버층(130)은 수용부(210)에 반도체 칩(110)과 수동소자(120)를 실장한 다음, 반도체 칩(110)과 수동소자(120)와 베이스 기판(200)의 수용부(210) 사이 및 반도체 칩(110)과 수동소자(120)와 베이스 기판(200)의 상면을 커버하도록 형성될 수 있다. 커버층(130)은 감광성 라미네이션(photodefinable lamination) 소재 또는 오가닉 라미네이션(organic lamination) 소재 등을 이용하여 라미네이션(lamination) 공법 등을 이용하여 형성될 수 있다. 커버층(130)은 반도체 칩(110)과 수동소자(120)와 베이스 기판(200)을 전체적으로 커버하여 지지할 수 있다.
커버단계(S40)는 커버층(130)에 반도체 칩(110)의 전극패드(111)의 일부를 노출하도록 형성되는 하나 이상의 제2 오픈부(132) 또는 돌출부(220)의 일부를 노출하도록 형성되는 하나 이상의 제3 오픈부(133)를 더 형성할 수 있다.
제2 오픈부(132)는 전기신호의 입출력이 필요한 반도체 칩(110)의 전극패드(111)의 적어도 일부를 노출하도록 형성될 수 있다. 제2 오픈부(132)는 전기신호의 입출력이 필요한 전극패드(111)마다 형성될 수 있다. 제3 오픈부(133)는 전기신호의 입출력이 필요한 신호전달 세그먼트(151)로 형성될 돌출부(220)의 적어도 일부를 노출하도록 형성될 수 있다. 제3 오픈부(133)는 전기신호의 입출력이 필요한 신호전달 세그먼트(151)로 형성될 돌출부(220)마다 형성될 수 있다. 제4 오픈부(134)는 제1 오픈부(131)가 형성되는 영역 이외의, 수동소자(120)의 기능전극이 형성되는 영역 이외에 필요한 전기적 접점을 제공하기 위한 영역을 노출시키도록 형성될 수 있다. 제1, 제2, 제3, 제4 오픈부(134)는 커버층(130)의 일부를 식각, 레이저 드릴링, 노광과 현상 공법 등을 이용하여 제거하여, 커버층(130)이 덮은 구성의 일부가 노출되도록, 커버층(130)의 일부가 제거된 홀(hole) 형상으로 형성될 수 있다.
도 9는 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10) 제조방법에서 커버층(130) 상에 전극패턴(140)을 형성하는 단계를 도시한 도면이다. 도 9의 (a)는 커버층(130) 상에 전극패턴(140)이 형성된 상태를 도시한 평면도이며, 도 9의 (b)는 도 9의 (a)에서 A-A'에 따른 단면도이다.
도 9에 도시된 바와 같이, 전극패턴(140) 형성단계(S50)에서, 커버층(130) 상에 전기전도성을 갖는 재질로 전극패턴(140)을 형성하되, 전극패턴(140)은 제1 오픈부(131)를 통해 기능전극이 형성될 영역에 형성되는 기능전극부(141)를 포함하도록 형성된다.
또한, 전극패턴(140) 형성단계(S50)는 제2 오픈부(132)를 통해 전극패드(111)에 연결되는 칩연결부(142) 또는 제3 오픈부(133)를 통해 돌출부(220)에 연결되는 세그먼트 연결부(143)를 더 형성할 수 있다. 또한, 전극패턴(140) 형성단계(S50)는 제4 오픈부(134)를 통해 수동소자(120)의 기능전극 이외의 전기적 접점이 필요한 부분에 형성되어 수동소자(120)에 기능전극 이외의 전기적 접점을 제공하는 기능전극부(141)를 포함하지 않는 전극패턴(140)을 형성할 수 있다.
전극패턴(140) 형성단계(S50)에서, 전극패턴(140)은 설계에 따라, 제1 오픈부(131), 제2 오픈부(132), 제3 오픈부(133), 제4 오픈부(134) 중의 어느 하나만을 통하여 형성될 수 있다. 또한, 전극패턴(140)은 제1 오픈부(131), 제2 오픈부(132), 제3 오픈부(133), 제4 오픈부(134) 중의 적어도 둘에 함께 형성될 수 있다. 다만 하나의 전극패턴(140)이 제1 오픈부(131)와 제4 오픈부(134)에 형성되지 않도록 할 수 있다. 전극패턴(140)은 패턴도금이나 식각 등의 알려진 방법으로 형성될 수 있다.
전극패턴(140) 형성단계(S50) 이후에, 전기전도성을 갖는 재질로 제1 하부패드(161) 또는 제2 하부패드(162)를 형성하는 하부패드 형성단계(S55)를 수행할 수 있다. 하부패드 형성단계(S55)는 전극패턴(140) 형성단계(S50)와 동시에 수행될 수도 있다.
캐리어시트(300)는 커버단계(S40) 이후에 제거하여 전극패턴(140) 형성단계(S40)와 하부패드 형성단계(S55)를 함께 형성하거나, 전극패턴(140) 형성단계(S40) 이후에 캐리어시트(300)를 제거하고 하부패드 형성단계(S55)를 수행할 수 있다.
다음으로, 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10) 제조방법은, 전극패턴(140) 형성단계(S50) 이후에, 돌출부(220)와 베이스 기판(200)이 연결되는 부분을 기준으로 절단하여 베이스 기판(200)과 전기적으로 절연되는 신호전달 세그먼트(151)를 형성하는 절단단계(S60)를 더 포함할 수 있다.
절단단계(S60)에서, 베이스 기판(200)의 돌출부(220)와 지지부(230)가 연결되는 부분을 절단선(D)을 따라 절단하면, 서로 이격된 돌출부(220)들이 서로 연결되어 있던 지지부(230)와 분리되어, 돌출부(220) 각각이 신호전달 세그먼트(151)(도 1의 151)가 된다. 절단단계를 수행하면, 돌출부(220)들이 서로 물리적, 전기적으로 분리된 신호전달 세그먼트(151)가 되므로, 신호전달 세그먼트(151)를 전기신호의 전달경로로 사용할 수 있게 된다.
절단선(D)은 돌출부(220)와 지지부(230)가 연결되는 부분을 기준으로 정해질 수 있다. 절단단계(S60)를 수행하면, 도 1 및 도 2에 도시된 바와 같은 본 발명의 일실시에에 따른 수동소자(120)가 내장된 반도체 패키지(10)를 얻을 수 있다.
상술한 바와 같이, 본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10) 제조방법은, 수동소자(120)를 준비하는 과정에서 기능전극을 형성하지 않으므로 기능전극을 형성하는 공정을 생략할 수 있고, 기능전극이 형성되지 않은 수동소자(120)를 반도체 칩(110)과 함께 패키징하는 과정에서 전극패턴(140)을 형성하면서 전극패턴(140)의 일부를 수동소자(120)의 기능전극이 형성될 영역에 형성하여 전극패턴(140)의 일부를 기능전극으로 기능하게 하므로, 하나의 공정에서 전극패턴(140)과 기능전극을 모두 형성할 수 있다. 따라서 제조비용이 절감되며, 패키징 과정에서 기능전극의 형상을 결정하여 수동소자(120)의 성능을 결정할 수 있으므로 설계의 허용범위가 넓어지는 이점이 있다.
본 발명의 일실시예에 따른 수동소자(120)가 내장된 반도체 패키지(10) 제조방법은, 베이스 기판(200)에 둘레가 서펜타인 형상인 수용부(210)를 형성한 다음, 반도체 칩(110)과 수동소자(120) 실장, 커버층(130) 형성, 전극패턴(140) 형성 등의 단계를 수행한 다음 최종적으로 절단단계에 이르러서 돌출부(220)가 베이스 기판(200)과 분리되어 신호전달 세그먼트(151)가 형성된다. 따라서 처음부터 신호전달 세그먼트(151)를 서로 분리된 상태로 반도체칩과 수동소자(120) 주변에 배치하는 방식에 비하여, 신호전달 세그먼트(151)를 정확한 위치에 형성할 수 있어서 불량률이 낮고 공정난이도가 쉬운 이점이 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
10: 수동소자가 내장된 반도체 패키지
110: 반도체 칩
111: 전극패드
112: 그라운드 패드
120: 수동소자
121: 몸체부
122: 절연층
130: 커버층
131: 제1 오픈부
132: 제2 오픈부
133: 제3 오픈부
134: 제4 오픈부
140: 전극패턴
141: 기능전극부
142: 칩연결부
143: 신호전달 세그먼트 연결부
144: 서브전극부
151: 신호전달 세그먼트
152: 몰딩부
161: 제1 하부패드
162: 제2 하부패드
200: 베이스 기판
210: 수용부
211: 수용부의 둘레
220: 돌출부
230: 지지부
300: 캐리어시트

Claims (10)

  1. 상면에 전극패드가 형성된 반도체 칩;
    상면에 기능전극이 미형성되어 미완성 상태인 수동소자;
    상기 반도체 칩과 수동소자를 커버하는 커버층; 및
    상기 커버층 상에 형성되어 전기신호를 전달하는 하나 이상의 전극패턴을 포함하며,
    상기 커버층은
    상기 기능전극이 형성될 영역을 노출시키도록 형성된 하나 이상의 제1 오픈부를 포함하며,
    상기 전극패턴은
    상기 제1 오픈부를 통해 상기 수동소자의 기능전극이 형성될 영역에 형성되는 기능전극부를 포함하고,
    상기 기능전극부는
    상기 전극패턴과 일체로 형성되고, 상기 수동소자에 하나 이상 형성되어 상기 수동소자의 기능을 수행하게 하는, 수동소자가 내장된 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 수동소자는
    캐패시터, 인덕터 및 저항 중의 어느 하나를 포함하며,
    상기 기능전극은
    상기 캐패시터의 상부전극 또는 하부전극이거나, 상기 인덕터의 나선패턴의 일부이거나, 상기 저항의 저항패턴의 일부를 포함하는, 수동소자가 내장된 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 커버층은
    상기 반도체 칩의 전극패드의 일부를 노출하도록 형성된 제2 오픈부를 하나 이상 더 포함하고,
    상기 전극패턴은
    상기 제2 오픈부를 통해 상기 전극패드와 연결되는 칩연결부를 더 포함하는, 수동소자가 내장된 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 전기신호를 상기 반도체 패키지의 상부에서 하부로 전달하도록, 상기 반도체 칩 또는 수동소자의 측면 주위에 이격되어 적어도 하나 이상 배치되는 신호전달 세그먼트를 더 포함하고,
    상기 커버층은
    상기 신호전달 세그먼트를 더 커버하도록 형성되며, 상기 신호전달 세그먼트를 노출시키도록 형성된 하나 이상의 제3 오픈부를 더 포함하고,
    상기 전극패턴은
    상기 제3 오픈부를 통해 상기 신호전달 세그먼트에 연결되는 하나 이상의 세그먼트 연결부를 더 포함하는, 수동소자가 내장된 반도체 패키지.
  5. 청구항 4에 있어서,
    외부 회로와 접촉가능하도록 전기전도성을 갖는 재질로 상기 신호전달 세그먼트의 하면에 형성되는 제1 하부패드; 및
    외부 그라운드와 접촉가능하도록 전기전도성을 갖는 재질로 상기 반도체 칩의 하면 또는 상기 수동소자의 하면에 형성되는 제2 하부패드를 더 포함하는, 수동소자가 내장된 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 수동소자는
    전기전도성을 갖는 몸체부; 및
    상기 몸체부의 상면의 적어도 일부에 전기절연성을 갖는 재질로 형성되는 절연층을 포함하고, 상기 절연층 상에 상부전극이 미형성된 캐패시터이며,
    상기 커버층의 제1 오픈부는
    상기 상부전극이 형성될 영역을 노출하도록 형성되며,
    상기 전극패턴의 기능전극부는
    상기 상부전극이 형성될 영역에 형성되어 상기 캐패시터의 상부전극으로 기능하는, 수동소자가 내장된 반도체 패키지.
  7. 청구항 6에 있어서,
    상기 커버층은
    상기 몸체부의 상기 절연층이 형성되지 않은 상면의 일부를 노출하도록 형성되는 제4 오픈부를 더 포함하며,
    상기 제4 오픈부를 통해 상기 몸체부에 연결되어 상기 수동소자의 하부전극으로 기능하는 서브전극부를 포함하고 상기 기능전극부를 포함하지 않는 전극패턴을 더 포함하는, 수동소자가 내장된 반도체 패키지.
  8. 반도체 칩, 및 기능전극이 미형성된 수동소자를 배치하는 실장단계;
    상기 반도체 칩과 수동소자를 커버하는 커버층을 형성하되, 상기 커버층은 상기 기능전극이 형성될 영역을 노출하도록 형성되는 하나 이상의 제1 오픈부를 포함하도록 형성되는 커버단계; 및
    상기 커버층 상에 전기전도성을 갖는 재질로 전극패턴을 형성하되, 상기 전극패턴은 상기 제1 오픈부를 통해 상기 기능전극이 형성될 영역에 형성되는 기능전극부를 포함하도록 형성되는 전극패턴 형성단계를 포함하는, 수동소자가 내장된 반도체 패키지 제조방법.
  9. 청구항 8에 있어서,
    상기 실장단계 이전에, 상기 수동소자의 몸체부 상에 절연층을 형성하되 상기 절연층 상에 상부전극을 형성하지 않은 수동소자를 준비하는 수동소자 준비단계를 더 포함하는, 수동소자가 내장된 반도체 패키지 제조방법.
  10. 청구항 8에 있어서,
    상기 실장단계 이전에, 전기전도성을 갖는 베이스 기판에 둘레의 적어도 일부가 서펜타인 형상으로 형성되어 내측으로 베이스 기판의 일부가 돌출되는 돌출부를 갖는 수용부를 형성하는 베이스 기판 준비단계; 및
    상기 전극패턴 형성단계 이후에, 상기 돌출부와 베이스 기판이 연결되는 부분을 기준으로 절단하여 상기 베이스 기판과 전기적으로 절연되는 신호전달 세그먼트를 형성하는 절단단계를 더 포함하고,
    상기 커버단계는
    상기 반도체 칩의 전극패드의 일부를 노출하도록 형성되는 하나 이상의 제2 오픈부 또는 상기 돌출부의 일부를 노출하도록 형성되는 하나 이상의 제3 오픈부를 더 형성하며,
    상기 전극패턴 형성단계는
    상기 제2 오픈부를 통해 상기 전극패드에 연결되는 칩연결부 또는 상기 제3 오픈부를 통해 상기 돌출부에 연결되는 세그먼트 연결부를 더 형성하는, 수동소자가 내장된 반도체 패키지 제조방법.
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