KR100818088B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR100818088B1
KR100818088B1 KR1020060059827A KR20060059827A KR100818088B1 KR 100818088 B1 KR100818088 B1 KR 100818088B1 KR 1020060059827 A KR1020060059827 A KR 1020060059827A KR 20060059827 A KR20060059827 A KR 20060059827A KR 100818088 B1 KR100818088 B1 KR 100818088B1
Authority
KR
South Korea
Prior art keywords
semiconductor package
electrical elements
vias
insulating layer
forming
Prior art date
Application number
KR1020060059827A
Other languages
English (en)
Other versions
KR20080001395A (ko
Inventor
양승택
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060059827A priority Critical patent/KR100818088B1/ko
Priority to US11/647,702 priority patent/US7652347B2/en
Priority to TW096100985A priority patent/TWI339882B/zh
Priority to JP2007031207A priority patent/JP5090749B2/ja
Priority to CNB2007100053780A priority patent/CN100541771C/zh
Publication of KR20080001395A publication Critical patent/KR20080001395A/ko
Application granted granted Critical
Publication of KR100818088B1 publication Critical patent/KR100818088B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

회로부가 형성되지 않은 반도체 칩의 일면에 전기 소자들이 실장되어 인쇄회로기판의 크기를 줄인 반도체 패키지가 개시되어 있다. 개시된 본 발명의 반도체 패키지는 제 1면에 회로부가 형성된 반도체 칩, 반도체 칩의 제 1면과 대향하는 제 2면을 절연하는 절연층, 절연층 상에 형성된 전기 소자들, 전기 소자들과 전기적으로 연결되며 절연층을 관통하여 형성된 제 1비아들 및 회로부와 전기적으로 연결되며 제 1비아들과 전기적으로 연결되도록 반도체 칩을 관통하여 형성된 제 2비아들을 포함하는 반도체 패키지 유닛을 포함하는 반도체 패키지를 제공하다. 여기서, 절연층 및 전기 소자들은 복층으로 이루어지며, 전기 소자들은 저항(R), 인덕턴스(L) 및 커패시턴스(C) 등을 포함하는 수동소자이다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
도 1a 및 도 1b는 본 발명에 의한 웨이퍼의 회로부를 보호하기 위한 보호막을 형성하는 과정을 설명하기 위한 도면이다.
도 2a 내지 도 2c는 본 발명에 의한 웨이퍼에 수동소자를 형성하는 과정을 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 발명에 의한 회로부와 수동소자를 전기적으로 연결시킨 반도체 패키지 유닛의 단면도이다.
도 4는 본 발명에 의한 반도체 패키지 유닛이 베이스 기판에 실장된 반도체 패키지의 단면도이다.
도 5는 도 4에 본 발명에 의한 반도체 패키지 유닛을 적층시킨 적층 반도체 패키지의 단면도이다.
본 발명은 적층 반도체 패키지에 관한 것으로, 보다 구체적으로, 수동소자들 을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 산업에서 반도체 패키지란 일반적으로 미세회로가 설계된 반도체 칩을 외부환경으로부터 보호하고 전자기기에 실장하여 사용할 수 있도록 몰드 수지나 세라믹 등으로 밀봉한 형태를 말한다. 최근에는 반도체 칩을 감싸 보호하거나 단순히 전자기기에 실장하기 위한 목적으로 반도체 칩을 패키징하기보다는 전자기기의 소형화, 박형화 및 다기능화를 통해 전자기기의 성능 및 품질을 향상시키기 위한 목적으로 반도체 칩을 패키징하고 있다. 따라서, 반도체 패키지의 중요성이 커지고 있다.
이러한, 전자기기의 소형화, 박형화 및 다기능화의 요구에 따라 반도체 패키지의 크기가 반도체 칩의 약 100% 내지 120%에 불과한 칩 스케일 패키지(chip scale package) 및 반도체 소자의 용량 및 처리 속도를 배가시키기 위해서 복수개의 반도체 칩들을 상호 적층시킨 적층형 반도체 패키지 등과 같은 새로운 형태의 반도체 패키지들이 개발되고 있다.
상술한 칩 스케일 패키지의 크기를 더욱 줄이기 위해서 최근에는 외부 접속 단자를 갖는 회로기판에 패키징 되지 않은 반도체 칩만을 실장하여 반도체 칩의 크기와 거의 동일한 크기를 갖는 반도체 패키지를 제작하고 있다. 또한, 패키징되지 않은 개별 반도체 칩을 여러개 적층하여 반도체 패키지의 용량을 배가시키고 있다.
그러나, 이와 같이 반도체 패키지의 크기 및 두께를 줄이려는 노력에도 불구하고, 반도체 패키지와 함께 인쇄회로기판에 실장되는 저항(R;Resistance), 인턱턴스(L;inductance) 및 캐패시턴스(C;capacitance) 등과 같은 수동소자들로 인해 전 자기기에 최종적으로 장착되는 인쇄회로기판의 크기 및 두께를 줄일 수 없으며, 이는 전자기기를 소형화 및 박형화시키는데 한계가 있다.
또한, 반도체 패키지와 저항, 인턱턴스 및 캐패시턴스 간의 전기적 연결 길이가 길어져 인덕턴스 성분의 증가로 전자기기의 전기적 성능이 저하되는 문제점이 있다.
그리고, 패키징되지 않은 반도체 칩을 그대로 사용하여 반도체 패키지를 형성하기 때문에 외부 충격이나 외부 환경에 의해 반도체 패키지가 손상되거나 오동작하는 등의 제품의 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명은 이와 같은 종래 문제점을 감안한 것으로서, 본 발명의 목적은 반도체 칩을 보호하고, 전자기기의 두께 및 크기를 줄이고, 전기적 특성을 향상시키기 위해서 저항, 인턱턴스 및 캐패시턴스 등과 같은 수동소자를 포함하는 반도체 패키지를 제공함에 있다.
또한, 본 발명의 다른 목적은 반도체 칩을 보호하고, 전자기기의 두께 및 크기를 줄이고, 전기적 특성을 향상시키기 위한 저항, 인턱턴스 및 캐패시턴스 등과 같은 수동소자를 포함하는 반도체 패키지의 제조 방법을 제공함에 있다.
이와 같은 본 발명의 목적을 구현하기 위하여, 본 발명은 제 1면에 회로부가 형성된 반도체 칩, 반도체 칩의 제 1면과 대향하는 제 2면을 절연하는 절연층, 절연층 상에 형성된 전기 소자들, 전기 소자들과 전기적으로 연결되며 절연층을 관통 하여 형성된 제 1비아들 및 회로부와 전기적으로 연결되며 제 1비아들과 전기적으로 연결되도록 반도체 칩을 관통하여 형성된 제 2비아들을 포함하는 반도체 패키지 유닛을 포함하는 반도체 패키지를 제공한다.
바람직하게, 절연층 및 전기 소자들은 복층으로 이루어지며, 전기 소자들은 저항(R), 인덕턴스(L) 및 커패시턴스(C) 등을 포함하는 수동소자이다.
또한, 반도체 패키지 유닛은 적어도 2개 이상이 적층하는 것이 바람직하다.
또한, 본 발명의 다른 목적을 구현하기 위하여, 본 발명은 웨이퍼 상에 회로부를 포함하는 반도체 칩을 형성하는 단계, 회로부가 형성된 반도체 칩의 제 1면과 대향하는 반도체 칩의 제 2면에 제 1비아홀을 갖는 절연 패턴을 형성하는 단계, 절연 패턴 상에 전기 소자들 및 비아홀에 형성된 제 1비아들을 형성하는 단계, 제 1면에 제 1비아들을 노출시키는 제 2비아홀들을 형성하는 단계 및 회로부 및 제 1비아들과 연결된 제 2비아들을 제2 비아홀들에 형성하여 반도체 패키지 유닛을 제조하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.
바람직하게, 전기 소자들 및 제 1비아들을 형성하는 단계는 적어도 2 번 이상 반복하고, 제2 비아홀들을 형성하기 전에 전기 소자들 및 상기 제 1비아들 상에 절연물질로 제 2보호막을 형성한다.
바람직하게, 반도체 패키지 유닛은 적어도 2 개 이상이 적층되며, 제 1 및 제 2비아들에 의해 서로 이웃한 반도체 패키지 유닛과 전기적으로 연결된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도 체 패키지 및 그 제조 방법에 대하여 상세하게 설명한다.
반도체 패키지
(실시예 1)
도 4는 본 발명에 의한 반도체 패키지 유닛이 베이스 기판에 실장된 반도체 패키지의 단면도이다.
도 4를 참조하면, 본 발명에 의한 반도체 패키지(300)는 반도체 패키지 유닛(100), 베이스 기판(200) 및 외부 접속 단자(250)를 포함한다.
반도체 패키지 유닛(100)은 반도체 칩(110)들이 복수개의 열과 행으로 배열된 웨이퍼 상태에서 제작된다. 반도체 패키지 유닛(100)은 반도체 칩(110), 절연층(120), 전기 소자(130)들, 제 1비아(140)들 및 제 2비아(160)들을 포함한다.
반도체 칩(110)은 평면상에서 보았을 때 사각형상을 가지며, 반도체 칩(110)의 내부에 형성되는 회로부(112), 반도체 칩(110)의 제 1면(110a)에 형성되며 회로부(112)와 연결되는 제 1연결 배선(114)들 및 도시되지는 않았지만 제 1연결 배선(114)을 통해 회로부(112)와 전기적으로 연결된 범프들을 포함한다.
절연층(120), 전기 소자(130)들 및 제 1 비아들(140)은 반도체 칩(110)의 제 1면(110a)과 대향하는 반도체 칩(110)의 제 2면(110b)에 형성된다.
절연층(120)은 제 1 및 제 2 절연층(122, 124)으로 구성되고, 전기 소자들(130)은 제 1 절연층(122)의 상부 및 제 2 절연층(124)의 상부에 각각 형성된다. 여기서, 제 1절연층(122)은 제 2면(110b)과 접촉되도록 형성되며 제 2면(110b) 전체를 덮어 반도체 칩(110)의 제 2면(110b)을 절연한다.
앞에서 언급한 바와 같이, 전기 소자(130)들은 제 1 및 제 2 절연층(122, 124) 각각에 형성되는데, 제 1절연층(122)의 상부면에는 첫번째 전기 소자(132)들 및 제 2연결배선(도시 안됨)들이 형성된다. 첫번째 전기 소자(132)들은 저항(R), 인덕턴스(L) 및 커패시턴스(C) 등을 포함하는 수동소자로, 제 2연결배선에 수동소자들이 전기적으로 연결된다. 바람직하게, 첫번째 전기 소자(132)들은 전기전도율이 우수한 금속으로 형성된다.
제 2절연층(124)은 첫번째 전기 소자(132)들 및 제 2연결배선(도시 안됨)의 상부에 형성되어 첫번째 전기 소자(132)들 및 제 2연결배선을 덮는다. 제 2절연층(124)은 첫번째 전기 소자(132)들을 제 2절연층(124)의 상부에 형성될 두번째 전기 소자(134)들과 절연하는 한편, 전기 소자(130)들 중 전하를 충전하는 캐패시턴스의 유전체 역할을 한다. 바람직하게, 제 2절연층(124)은 제 1절연층(122)과 동일한 물질로 형성된다.
제 2절연층(134)의 상부면에는 두번째 전기 소자(134)들 및 제 3연결배선(도시 안됨)들이 형성되는데, 두번째 전기 소자들도 저항(R), 인덕턴스(L) 및 커패시턴스(C) 등을 포함하는 수동소자이며 제 3연결배선에 의해 전기적으로 연결된다. 그리고, 두번째 전기 소자들도 전기전도율이 우수한 금속으로 형성된다.
여기서, 반도체 칩(110)의 제 2면(110b)에 형성되는 전기 소자(134)들 중 수동소자들은 반도체 패키지(300)와 같은 능동소자들과 함께 전자회로를 구성하며, 능동소자를 제어하는데 반드시 필요하다. 수동소자의 기본요소로는 앞에서 언급한 바와 같이 전류를 제한하거나, 전압을 분배시키는 역활을 하며 전위차를 발생시키 는 저항, 주파수에 따라 전류의 흐름이 조절되는 인덕턴스 및 주파수에 따라 전류의 흐름이 조절되는데 인덕턴스와 반대되는 성질을 가지며 전하를 저장하는 캐패시턴스이다. 즉, 인덕턴스는 주파수가 높아질수록 전류가 흐르지 않으려는 성질을 갖고, 캐피시턴스는 주파수가 높아질수록 전류가 잘 흐르는 성질을 갖는다.
한편, 제 1비아(140)들은 반도체 칩(110)의 가장자리에 범프들이 배열된 방향과 동일한 방향으로 배열되며, 제 1비아(140)들은 제 1절연층(122)과 제 2절연층(124)에 각각 형성된다. 제 1비아(140)들은 제 1절연층(122)과 제 2절연층(124)의 동일한 위치에 형성되며, 제 1비아(140)들은 전기 소자(130)들이 형성된 높이만큼 돌출된다. 이러한 제 1비아(140)들은 제 1 및 제 2절연층을 관통하는 비아홀 및 비아홀 내에서부터 전기 소자들이 형성된 높이까지 돌출 형성된 도전성 막을 포함한다.
도전성 막은 비아홀 내벽에 얇은 막 형태로 형성하거나 비아홀 내부를 완전히 채워 형성한다.
이와 같이 형성된 제 1비아(140)는 제 2 및 제 3연결배선에 의해 첫번째 전기 소자(132)들과 두번째 전기 소자(134)들을 전기적으로 도통시킨다. 이를 좀더 상세히 설명하면, 제 1절연층(122)에 형성된 제 1비아(142)는 제 2연결배선에 의해 첫번째 전기 소자(132)들과 연결되고, 제 2절연층(134)에 형성된 제 1비아(144)는 제 3연결배선에 의해 두번째 전기 소자(134)들과 연결되며, 제 1절연층(122)에 형성된 제 1비아(142)와 제 2 절연층(124)에 형성된 제 1비아(144)는 첫번째 전기 소자(132)들과 두번째 전기 소자(134)들을 전기적으로 연결시킨다.
한편, 두번째 전기 소자(134)들 및 제 3연결배선들의 상부에는 이들을 보호하고 반도체 패키지 유닛(100)을 외부에서 가해지는 충격이나 환경으로부터 보호하기 위한 보호막(150)이 형성된다. 보호막(150) 중 제 1비아(140)와 대응되는 부분은 제 1비아(140)를 노출시키기 위한 개구(152)가 형성된다.
제 2 비아(160)들은 반도체 칩(110)의 제 1면(110b) 가장자리 중 제 1비아(140)들과 대응되는 위치에 형성되며, 제 1연결배선(114)의 높이보다 더 높게 돌출된다. 제 2비아(160)는 회로부(112)와 연결된 제 1연결배선(114) 및 제 1비아(140)와 전기적으로 연결되어 회로부(112)와 전기 소자(130)들을 전기적으로 도통시킨다. 이러한 역할을 하는 제 2비아(160)는 반도체 칩(110)의 제 1면(110b)으로부터 제 2면까지 관통하는 비아홀(162; 도 3a 참조) 및 비아홀(162) 내에서부터 제 1연결배선(114)의 높이보다 더 높게 형성된 도전성 막(164)을 포함한다.
도전성 막(164)은 비아홀(162) 내벽에 얇은 막 형태로 형성하거나 비아홀(162) 내부를 완전히 채워 형성한다.
마지막으로, 베이스 기판(200)은 반도체 패키지 유닛(100)의 하부에 배치된다. 베이스 기판(200)의 상부면에는 반도체 패키지 유닛(100)이 실장되며, 베이스 기판(200)의 상부면 가장자리에는 제 2비아(160)와 대응하여 접속패드(210)들이 배열된다. 접속패드(210)들에는 제 2비아(160)가 접속되어 베이스 기판(200)과 반도체 패키지 유닛(100)이 전기적으로 연결된다.
그리고, 베이스 기판(200)의 상부면과 대향되는 하부면에는 접속패드(210)들과 전기적으로 연결되는 볼 랜드(220)들이 형성되며, 각각의 볼 랜드(220)에는 반 도체 패키지(300)의 외부 접속 단자(250)로 사용되는 솔더볼이 부착된다.
베이스 기판(200)에 실장된 반도체 패키지 유닛(100)의 보호막(150) 상부에 앞에서 설명한 구성 요소를 갖는 다른 반도체 패키지 유닛을 1개 이상 적층시키면, 도 5에 도시된 바와 같이 적층 반도체 패키지(400)가 된다.
이상에서 설명한 바와 같이 반도체 칩(110)의 제 2면(110b)에 저항, 인덕턴스 및 캐피시턴스를 포함하는 전기 소자(130)들을 형성하면, 인쇄회로기판(도시 안됨)에 반도체 패키지(300)와 함께 별도의 수동소자들을 실장할 필요가 없어 인쇄회로기판의 크기 및 두께를 줄일 수 있고, 같은 크기의 인쇄회로기판에서는 보다 많은 반도체 패키지(300)를 실장할 수 있다. 또한, 인쇄회로기판에 수동소자들이 접속되는 접촉 패드 및 비아홀 등을 형성하지 않아도 되기 때문에 인쇄회로기판의 제조 비용을 절감할 수 있다.
또한, 반도체 칩(110)의 제 2면(110b)에 수동소자인 전기 소자(130)들이 형성되기 때문에 능동소자와 수동소자 간의 접속 길이가 단축되어 전기적 성능을 향상시킬 수 있다.
반도체 패키지의 제조 방법
(실시예 2)
도 1a 내지 도 4를 참조하여 반도체 패키지의 제조 방법에 대해 설명하면 다음과 같다.
도 1a 및 도 1b는 본 발명에 의한 웨이퍼의 회로부를 보호하기 위한 보호막 을 형성하는 과정을 설명하기 위한 도면이다.
도 1a를 참조하면, 평면상에서 보았을 때 원형상의 웨이퍼에 회로부(112), 제 1연결배선(114), 범프(도시안됨)들을 포함하는 반도체 칩(110)들을 형성한다. 여기서, 회로부(112), 제 1연결배선(114), 범프드은 반도체 칩(110)의 제 1면(110a)에 형성된다. 이후, 반도체 칩(110)의 두께를 줄이기 위해서 반도체 칩(110)의 제 1면(110a)과 대향되는 제 2면(110b)을 그라인딩하여 소정 두께만큼 제거한다.
이어, 도 1b에 도시된 바와 같이 반도체 칩(110)의 제 1면(110a)에 스트립 가능한 물질을 도포하여 제 1보호막(116)을 형성한다. 제 1보호막(116)은 후속공정이 진행되는 동안 회로부(112), 제 1연결배선(114) 및 범프들이 손상되지 않도록 보호하는 것으로, 바람직하게, 감광물질로 형성한다.
도 2a 내지 도 2c는 본 발명에 의한 웨이퍼에 수동소자를 형성하는 과정을 설명하기 위한 도면이다.
반도체 칩(110)의 제 1면(110a)에 제 1보호막(116)이 형성되면, 도 2a에 도시된 바와 같이 그라인딩된 제 2면(110b) 전체에 절연성 물질을 도포하여 제 1절연막(122)을 형성한다. 그리고, 제 1절연막(122)을 패터닝하여 제 1절연막(122)을 관통하는 비아홀(141)을 형성한다. 비아홀(141)은 제 2면(110b)의 가장자리에 형성되며, 범프들이 배열된 방향과 동일한 방향으로 배열된다.
도 2b를 참조하면, 제 1 절연막(122)의 상부면에 도전성 물질을 도포한다. 이때, 비아홀(141)의 내부에도 도전성 물질(143)이 채워진다. 도포된 도전성 물질 을 사진 식각하여 제 1절연막(122)의 상부에 첫번째 전기 소자(132)들 및 제 2 연결배선(도시 안됨)을 형성하고, 이와 함께 비아홀(141)을 도전성 물질(143)로 채워 제 1비아(142)를 형성한다.
여기서, 첫번째 전기 소자들(132)은 저항(R), 인덕턴스(L) 및 커패시턴스(C) 등을 포함하는 수동소자이며, 제 2 연결배선들은 첫번째 전기 소자(132)들을 상호 연결함과 아울러 첫번째 전기 소자(132)들 및 제 1절연막(122)에 형성된 제 1비아(142)를 전기적으로 연결한다.
도 2c를 참조하면, 앞에서 설명한 도 2a 및 도 2b의 공정을 반복하여, 첫번째 전기 소자(132)들의 상부에 비아홀을 포함한 제 2절연막(124)을 형성하고, 제 2절연막(124)의 상부에 두번째 전기 소자(134)들 및 제 3연결배선(도시 안됨)들을 형성한다. 그리고, 이와 함께 제 2절연막(124)에 형성된 비아홀을 도전성 물질로 채워 제 2비아(144)를 형성한다.
두번째 전기 소자(134)들도 저항(R), 인덕턴스(L) 및 커패시턴스(C) 등을 포함하는 수동소자이며, 제 3 연결배선들은 두번째 전기 소자(134)들을 상호 연결함과 아울러 두번째 전기 소자(134)들 및 제 2절연막(124)에 형성된 제 1비아(142)를 전기적으로 연결한다.
이후, 도 2c에 도시된 바와 같이 두번째 전기 소자(134)들 및 제 3연결배선들의 상부에는 이들을 보호하고 반도체 패키지 유닛(100)을 외부에서 가해지는 충격이나 환경으로부터 보호하기 위한 제 2보호막(150)을 형성한다. 보호막(150) 중 제 1비아(140)와 대응되는 부분은 제 1비아(140)를 노출시키기 위한 개구(152)가 형성된다.
제 1 및 제 2절연막(122, 124)과 제 2보호막(150)은 모두 동일한 물질로 형성된다.
바람직하게, 그라인딩으로 인해 제 2면(110b)이 제거된 두께는 제 1 및 제 2절연층(122,124)의 두께, 전기 소자(132,134)들의 두께 및 제 2보호막(150)의 두께를 합한 두께와 동일하다.
제 1 및 제 2전기 소자(132,134)들 및 제 2보호막(150)이 형성되면, 도 3a에 도시된 바와 같이 반도체 칩(110)의 제 1면(110a)에 형성된 제 1보호막(116)을 제거(strip)한다. 그리고, 반도체 칩(110)의 제 1면(110a) 중 제 1비아(140)와 대응되는 위치에 제 1면(110a)으로부터 제 2면(110b)까지 관통하는 비아홀(162)을 형성한다.
이후, 비아홀(162)의 내부를 도전성 물질(164)로 채워 제 2비아(160)를 형성하여 반도체 패키지 유닛(100)을 제조한다(도 4참조). 여기서, 제 2비아(160)는 제 1비아(140)와 연결되고, 제 1연결배선을 통해 회로부(112)와 전기적으로 연결된다. 바람직하게, 도전성 물질(164)은 도금공정에 의해 비아홀(161)에 채워지며 도전성 물질(164)은 제 1연결배선(114)의 높이보다 높게 돌출되어 반도체 패키지 유닛(100)에 다른 반도체 패키지 유닛이 적층될 경우 제 2보호막(150)의 개구(152)에 삽입되어 제 1비아(140)와 전기적으로 연결된다(도 5참조).
반도체 칩(110)의 제 1면(110a)에 형성되는 비아홀(162)들은 식각 또는 레이저에 의하여 형성된다.
도 4는 본 발명에 의한 반도체 패키지 유닛이 베이스 기판에 실장된 반도체 패키지의 단면도이다.
상술한 과정을 통해 반도체 패키지 유닛(100)이 제조되면, 접속패드(210)들과 볼 랜드(220)들이 형성된 베이스 기판(200)에 반도체 패키지 유닛(100)을 실장하고, 볼 랜드(220)에 외부 접속 단자(250)인 솔더볼을 접속시켜 반도체 패키지(300)를 제조한다. 여기서, 반도체 패키지 유닛(100)은 접속패드(210)들이 형성된 베이스 기판(200)의 상부면에 실장되고, 제 2비아(160)들이 접속패드(210)에 접속되어 반도체 패키지 유닛(100)과 베이스 기판(200)은 전기적으로 연결된다.
도 5는 도 4에 본 발명에 의한 반도체 패키지 유닛을 적층시킨 적층 반도체 패키지의 단면도이다.
도 5에 도시된 반도체 패키지(300)에 하나 이상의 반도체 패키지 유닛(100)을 적층시키면, 반도체 패키지(100)의 성능을 배가시킨 적층 반도체 패키지(400)가 된다.
베이스 기판(200) 위에 실장되며 제 2비아(160)가 베이스 기판(200)의 접속패드(210)에 접속되는 반도체 패키지 유닛을 제 1반도체 패키지 유닛(100)이라 하고, 제 1반도체 패키지 유닛(100)의 상부에 적층되는 반도체 패키지 유닛을 제 2반도체 패키지 유닛(100a)이라 정의하고 이를 좀더 상세히 설명하면 다음과 같다. 여기서, 나머지 구성요소들의 도면번호는 실시예 1에서 설명한 것과 동일하게 부여한다.
제 1연결배선(114)이 형성된 제 2반도체 패키지 유닛(100a)의 제 1면(110a) 이 제 1반도체 패키지 유닛(100)의 제 2보호막(150)과 마주보도록 제 2반도체 패키지 유닛(100a)을 제 1반도체 패키지 유닛(100)에 올려놓는다.
그러면, 도 5에 도시된 바와 같이, 제 2반도체 패키지 유닛(100a)의 제 2비아(160)가 제 1반도체 패키지 유닛 중 제 2보호막(150)의 개구(152)를 통해 노출된 제 1비아(144)와 접속되어 제 1반도체 패키지 유닛(100)과 제 2반도체 패키지 유닛(100a)은 전기적으로 연결된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서 상세하게 설명한 바와 같이 반도체 칩의 제 2면에 전기 소자들을 형성하면, 인쇄회로기판에 반도체 패키지와 함께 별도의 수동소자들을 실장할 필요가 없어 인쇄회로기판의 크기 및 두께를 줄일 수 있고, 같은 크기의 인쇄회로기판에서는 보다 많은 반도체 패키지를 실장할 수 있다.
또한, 반도체 칩의 제 2면에 수동소자인 전기 소자들이 형성되기 때문에 능동소자와 수동소자 간의 접속 길이가 단축되어 전기적 성능을 향상시킬 수 있다.
또한, 반도체 칩의 제 2면에 형성되는 보호막은 반도체 칩 및 반도체 패키지를 보호하여 제품의 신뢰성을 향상시킬 수 있다.

Claims (14)

  1. 제 1면에 회로부가 형성된 반도체 칩;
    상기 반도체 칩의 상기 제 1면과 대향하는 제 2면 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 형성된 제1 전기 소자들;
    상기 제1 절연층을 관통하며 상기 제1 절연층의 표면으로부터 상기 제1 전기 소자들과 동일한 높이로 돌출되고 상기 제1 전기소자들과 전기적으로 연결된 제1 비아;
    상기 제1 전기 소자들을 덮고 유전체 역할을 하는 제2 절연층;
    상기 제2 절연층 상에 배치된 제2 전기 소자들;
    상기 제2 절연층을 관통하며 상기 제2 절연층의 표면으로부터 상기 제2 전기 소자들과 동일한 높이로 돌출되고, 상기 제2 전기 소자들과 전기적으로 연결된 제2 비아; 및
    상기 회로부와 전기적으로 연결되며 상기 제 1 및 제2 비아들과 직접 연결되도록 상기 반도체 칩을 관통하여 형성된 제 3비아들을 포함하는 반도체 패키지 유닛을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 및 제2 전기 소자들은 저항(R), 인덕턴스(L) 및 커패시턴스(C) 등을 포함하는 수동소자인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 반도체 패키지 유닛은 적어도 2개 이상이 적층된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 패키지 유닛이 실장되는 베이스 기판 및 상기 제 3비아들 통해 상기 회로부와 전기적으로 연결되는 외부 접속 단자를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 웨이퍼에 회로부를 포함하는 반도체 칩들을 형성하는 단계;
    상기 회로부가 형성된 상기 반도체 칩의 제 1면과 대향하는 상기 반도체 칩의 제 2면에 제1 비아홀을 갖는 절연 패턴을 형성하는 단계;
    상기 절연 패턴 상에 전기 소자들 및 상기 1비아홀에 형성된 제1 비아들을 형성하는 단계;
    상기 제 1면에 상기 제 1비아들을 노출시키는 제 2비아홀들을 형성하는 단계; 및
    상기 회로부 및 상기 제 1비아들과 연결된 제 2비아들을 상기 제 2비아홀들에 형성하여 반도체 패키지 유닛을 제조하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1면에 상기 회로부를 형성한 후 상기 절연 패턴을 형성하기 전에 상기 제 1면에 감광물질을 포함하는 제 1보호막을 형성하고, 상기 제 2비아홀을 형성하기 전에 상기 제 1보호막을 제거하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제 6 항에 있어서,
    상기 전기 소자들을 형성하는 단계에서, 상기 전기 소자는 저항(R), 인덕턴스(L) 및 커패시턴스(C) 등을 포함하는 수동소자인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제 6 항에 있어서,
    상기 전기 소자들 및 상기 제 1비아들을 형성하는 단계는 적어도 2 번 이상 반복하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 6 항에 있어서,
    상기 전기 소자들 및 상기 제 1비아들을 형성한 후 상기 제2 비아홀들을 형성하기 전에 상기 전기 소자들 및 상기 제 1비아들 상에 절연물질로 제 2보호막을 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제 6 항에 있어서,
    상기 제 2비아홀들은 식각에 의하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 6 항에 있어서,
    상기 제 2비아홀들은 레이저에 의하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 6 항에 있어서,
    상기 반도체 패키지 유닛은 적어도 2 개 이상이 적층되며, 제 1 및 제 2비아들에 의해 서로 이웃한 반도체 패키지 유닛과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제 6 항에 있어서,
    상기 제 2비아들은 상기 반도체 패키지 유닛이 실장되는 베이스 기판과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
KR1020060059827A 2006-06-29 2006-06-29 반도체 패키지 및 그 제조 방법 KR100818088B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020060059827A KR100818088B1 (ko) 2006-06-29 2006-06-29 반도체 패키지 및 그 제조 방법
US11/647,702 US7652347B2 (en) 2006-06-29 2006-12-29 Semiconductor package having embedded passive elements and method for manufacturing the same
TW096100985A TWI339882B (en) 2006-06-29 2007-01-10 Semiconductor package having embedded passive elements and method for manufacturing the same
JP2007031207A JP5090749B2 (ja) 2006-06-29 2007-02-09 半導体パッケージ及びその製造方法
CNB2007100053780A CN100541771C (zh) 2006-06-29 2007-02-14 具有嵌入式无源元件的半导体封装及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060059827A KR100818088B1 (ko) 2006-06-29 2006-06-29 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20080001395A KR20080001395A (ko) 2008-01-03
KR100818088B1 true KR100818088B1 (ko) 2008-03-31

Family

ID=38875755

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060059827A KR100818088B1 (ko) 2006-06-29 2006-06-29 반도체 패키지 및 그 제조 방법

Country Status (5)

Country Link
US (1) US7652347B2 (ko)
JP (1) JP5090749B2 (ko)
KR (1) KR100818088B1 (ko)
CN (1) CN100541771C (ko)
TW (1) TWI339882B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7989895B2 (en) * 2006-11-15 2011-08-02 Avx Corporation Integration using package stacking with multi-layer organic substrates
KR100818116B1 (ko) * 2007-06-20 2008-03-31 주식회사 하이닉스반도체 반도체 패키지
KR100869832B1 (ko) * 2007-09-18 2008-11-21 삼성전기주식회사 반도체칩 패키지 및 이를 이용한 인쇄회로기판
US7648911B2 (en) * 2008-05-27 2010-01-19 Stats Chippac, Ltd. Semiconductor device and method of forming embedded passive circuit elements interconnected to through hole vias
US8263437B2 (en) * 2008-09-05 2012-09-11 STATS ChiPAC, Ltd. Semiconductor device and method of forming an IPD over a high-resistivity encapsulant separated from other IPDS and baseband circuit
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
TWI581384B (zh) * 2009-12-07 2017-05-01 英特希爾美國公司 堆疊式電子電感封裝組件及其製造技術
US8987830B2 (en) 2010-01-12 2015-03-24 Marvell World Trade Ltd. Attaching passive components to a semiconductor package
FR2961345A1 (fr) * 2010-06-10 2011-12-16 St Microelectronics Tours Sas Circuit integre passif
CN103247614A (zh) * 2013-04-28 2013-08-14 上海宏力半导体制造有限公司 电感器件
US9123735B2 (en) * 2013-07-31 2015-09-01 Infineon Technologies Austria Ag Semiconductor device with combined passive device on chip back side
US20190043255A1 (en) * 2016-02-11 2019-02-07 3M Innovative Properties Company Population-based surface mesh reconstruction
US10559213B2 (en) * 2017-03-06 2020-02-11 Rosemount Aerospace Inc. Method and system for aircraft taxi strike alerting
KR102179165B1 (ko) * 2017-11-28 2020-11-16 삼성전자주식회사 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법
CN112652619B (zh) * 2020-12-22 2022-08-09 长江存储科技有限责任公司 垫片及其制造方法、封装结构及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060063963A (ko) * 2003-09-09 2006-06-12 산요덴키가부시키가이샤 회로 소자와 절연막을 포함하는 반도체 모듈과 그 제조방법 및 그 응용
KR20060069525A (ko) * 2003-10-30 2006-06-21 도쿠리쓰교세이호징 가가쿠 기주쓰 신코 기코 반도체 장치 및 그 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0267752A (ja) * 1988-09-01 1990-03-07 Nec Corp 半導体装置
JPH0888319A (ja) * 1994-09-16 1996-04-02 Toshiba Corp 半導体集積回路
JP2001060664A (ja) * 1999-08-23 2001-03-06 Mitsubishi Electric Corp 半導体装置
JP2002057037A (ja) * 2000-08-09 2002-02-22 Fuji Electric Co Ltd 複合集積回路およびその製造方法
JP4422323B2 (ja) * 2000-12-15 2010-02-24 株式会社ルネサステクノロジ 半導体装置
JP2004186422A (ja) * 2002-12-03 2004-07-02 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
JP2004221176A (ja) * 2003-01-10 2004-08-05 Matsushita Electric Ind Co Ltd 固体電解コンデンサ内蔵配線基板およびその製造方法
JP2005032763A (ja) * 2003-07-07 2005-02-03 Seiko Epson Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060063963A (ko) * 2003-09-09 2006-06-12 산요덴키가부시키가이샤 회로 소자와 절연막을 포함하는 반도체 모듈과 그 제조방법 및 그 응용
KR20060069525A (ko) * 2003-10-30 2006-06-21 도쿠리쓰교세이호징 가가쿠 기주쓰 신코 기코 반도체 장치 및 그 제조방법

Also Published As

Publication number Publication date
TWI339882B (en) 2011-04-01
US20080001285A1 (en) 2008-01-03
KR20080001395A (ko) 2008-01-03
CN101097899A (zh) 2008-01-02
JP2008010823A (ja) 2008-01-17
JP5090749B2 (ja) 2012-12-05
CN100541771C (zh) 2009-09-16
US7652347B2 (en) 2010-01-26
TW200802772A (en) 2008-01-01

Similar Documents

Publication Publication Date Title
KR100818088B1 (ko) 반도체 패키지 및 그 제조 방법
US10304890B2 (en) Electronic device package and fabricating method thereof
US8253232B2 (en) Package on package having a conductive post with height lower than an upper surface of an encapsulation layer to prevent circuit pattern lift defect and method of fabricating the same
US6815254B2 (en) Semiconductor package with multiple sides having package contacts
JP4606849B2 (ja) デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法
US20090134528A1 (en) Semiconductor package, electronic device including the semiconductor package, and method of manufacturing the semiconductor package
KR20170113743A (ko) 반도체 패키지
US7564121B2 (en) Semiconductor device having shield structure
KR20140057979A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US7786600B2 (en) Circuit substrate having circuit wire formed of conductive polarization particles, method of manufacturing the circuit substrate and semiconductor package having the circuit wire
US20080224276A1 (en) Semiconductor device package
KR100609011B1 (ko) 웨이퍼 레벨 모듈 및 그의 제조 방법
US6576998B1 (en) Thin semiconductor package with semiconductor chip and electronic discrete device
US8022513B2 (en) Packaging substrate structure with electronic components embedded in a cavity of a metal block and method for fabricating the same
US9728507B2 (en) Cap chip and reroute layer for stacked microelectronic module
CN111725146A (zh) 电子封装件及其制法
JP2018137474A (ja) 電子装置
US7884465B2 (en) Semiconductor package with passive elements embedded within a semiconductor chip
US8091221B2 (en) Method of fabricating circuit board
CN114597194A (zh) 混合半导体器件和电子装置
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법
KR100776130B1 (ko) 적층형 반도체 패키지
JP2630294B2 (ja) 混成集積回路装置およびその製造方法
KR100963618B1 (ko) 반도체 패키지 및 이의 제조 방법
KR100818593B1 (ko) 저장 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130225

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140221

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150223

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160223

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170223

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180223

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190220

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20200226

Year of fee payment: 13