JP2630294B2 - 混成集積回路装置およびその製造方法 - Google Patents

混成集積回路装置およびその製造方法

Info

Publication number
JP2630294B2
JP2630294B2 JP7040175A JP4017595A JP2630294B2 JP 2630294 B2 JP2630294 B2 JP 2630294B2 JP 7040175 A JP7040175 A JP 7040175A JP 4017595 A JP4017595 A JP 4017595A JP 2630294 B2 JP2630294 B2 JP 2630294B2
Authority
JP
Japan
Prior art keywords
sealing resin
conductive sealing
electrode
semiconductor chip
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7040175A
Other languages
English (en)
Other versions
JPH08236692A (ja
Inventor
秀範 江川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP7040175A priority Critical patent/JP2630294B2/ja
Publication of JPH08236692A publication Critical patent/JPH08236692A/ja
Application granted granted Critical
Publication of JP2630294B2 publication Critical patent/JP2630294B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は混成集積回路装置に係わ
り、特に薄型でリードレスタイプの表面実装用混成集積
回路装置のノイズ対策を施した混成集積回路装置に関す
る。
【０００２】
【従来の技術】近年、半導体素子の微細化が進み、半導
体装置に収容される回路規模もさらに増大し、民生用機
器、工業用機器、その他いろいろな産業分野からのニー
ズに応えるために多機能化とともに各種の実装形態の半
導体装置が開発されてきた。
【０００３】これら実装形態の一つに混成集積回路装置
がある。この装置は、配線基板上に形成された配線パタ
ーンで相互接続されるマイコン、メモリ、ゲートアレイ
等のベアチップ、あるいは抵抗、コンデンサ等の受動チ
ップ部品を混在して搭載し、システム規模の機能を実現
しようとするものである。用途によっては、ベアチップ
のみ、あるいは受動チップ部品のみが搭載される場合も
のもある。
【０００４】このように機能強化された混成集積回路装
置に対する要求としては、高速化、高周波化、大電力化
とともに、外来ノイズあるいは搭載チップ間で相互に影
響を与えるノイズに対する対策がある。ノイズ対策を考
慮したこの種の従来の混成集積回路装置の一例を断面図
で示した図５を参照すると、配線基板３０の凹部３１の
底面に、半導体チップ３２およびノイズフィルター用の
ものを含む受動チップ部品３３ａ〜３３ｃを搭載する。
その際、半導体チップ３２の電極と配線基板３０に配設
された導体層による配線パターン３４は、ボンディング
ワイヤ３５によって電気的接続が行なわれ、受動チップ
部品３３ａ〜３３ｃは導電性接着剤等によって電気的接
続が図られる。なお、半導体チップが素子形成面を下側
に向けて（フェイスダウン）搭載するフリップチップの
場合は配線基板面の電極との接続はハンダバンプにより
行なわれる。
【０００５】また、配線基板３０の凹部３１は非導電性
封止樹脂３６（図中の斜線部分）で封止し、必要に応じ
て、配線パターン３７を裏面に設けてスルーホール３８
で配線パターン３４と貫通接続したり、封止表面にシー
ルド板３９を接着することにより、シールド構造として
いた。
【０００６】さらに、シールド板３９を設ける代りにパ
ッケージ自体をマザーボードに対し裏返しに実装し、樹
脂封止面と対応するマザーボードの表面に配線パターン
を設ける場合もある。
【０００７】一方、受動チップ部品を搭載する方法の一
例が、特開平３−２５６３９２号公報に記載されてい
る。同公報記載の混成集積回路装置の断面図を示した図
６を参照すると、受動チップ部品を直立させて搭載する
場合の一例であり、この場合は、搭載電極４０ａに下側
の電極４１ａを接続した受動チップ部品４２の上側の電
極４１ｂと配線基板４３側の搭載電極４０ｂとをボンデ
ィングワイヤ４４を用いて接続している。
【０００８】前述したように、ノイズのアンテナとなり
やすいボンディングワイヤを使用しなければならない点
および、電極２４，２５が依然として基板面上に２つあ
る点で他の従来例と同様である。
【０００９】
【発明が解決しようとする課題】この従来の混成集積回
路装置では、受動チップ部品を搭載する場合に、その受
動チップ部品が有する２つの電極が共に基板表面の配線
パターンと直接またはワイヤにより接続されるため、接
続用電極を２つそれぞれ基板上に確保しなければなら
ず、実装面積が大きくなる。そのため、半導体チップ近
傍の配線パターンの密集した部分には、受動チップ部品
の配置（レイアウト）が難しいという問題があった。ノ
イズ除去のためには、発生源となる能動素子の出来るだ
け近傍にバイパスコンデンサおよびフィルター回路を配
置するのが効果的であるのにもかかわらず、上述したよ
うにそれぞれ２つの接続用電極を基板上に設けなければ
ならないという問題が、それを難しくしていた。
【００１０】一方、前述したバンプ接続により半導体チ
ップを裏返しに搭載するフェイスダウンの手法はフリッ
プチップ等でしばしば行われるが、裏面を電源電位また
は接地電位である安定電位に接続する方法としては確立
されたものが無く、限られた半導体チップにしか適用出
来ないという問題もあった。ノイズ防止のためには、ワ
イヤーがノイズのアンテナとなってしまうので、ワイヤ
ーを用いることなく、かつ半導体チップ自体がシールド
板の効果を持ち得る点でフェイスダウンで搭載する方が
有利であるのは明らかであるが、上述したようにチップ
裏面を安定電位に接続する方法が未確立のためその適用
の範囲がせばめられていた。
【００１１】本発明の目的は、上述した問題点に鑑みな
されたものであり、半導体チップをフェイスダウンで配
線基板にバンプ接続して搭載し、かつその周辺回路部品
の受動チップ部品とともにシールドを施した構造を有す
る混成集積回路装置およびその製造方法を提供すること
にある。
【００１２】
【課題を解決するための手段】本発明の混成集積回路装
置の特徴は、複数の内部導体層を有する多層の配線基板
の一方面に所定の大きさおよび深さで凹部が開口され、
この凹部の底面および他方面の前記内部導体層に形成さ
れた配線パターンに半導体チップまたは受動チップ部品
のいずれかが少なくとも１つ接続されて搭載され、前記
半導体チップ搭載時はその各電極が前記底面の配線パタ
ーンにワイヤボンディング接続され、前記受動チップ部
品搭載時はその各電極が前記底面の配線パターンに導電
性接着剤を用いて接続され、これら配線パターンはスル
ーホールを介して前記他方面の配線パターンにそれぞれ
接続され、かつこれら配線パターンが前記凹部の周縁部
側面に配設された端面電極にそれぞれ接続されるととも
に、前記凹部内が樹脂封止されてなる混成集積回路装置
において；前記樹脂封止は、前記底面側に充填される非
導電性封止樹脂とこの非導電性封止樹脂上に充填される
導電性封止樹脂とを含む多層構造からなり、前記導電性
封止樹脂は、低位側電源電位または高位側電源電位のい
ずれかの電位が供給されかつ前記半導体チップの裏面側
および前記受動チップ部品の他方電極側の少くとも一方
側に直接接触させた構造を有することにある。
【００１３】また、前記半導体チップおよび前記受動チ
ップ部品をそれぞれ少なくとも１つずつ搭載することが
できる。
【００１４】さらに、前記凹部に少なくとも１つの半導
体チップが搭載され、これら半導体チップはそれぞれフ
ェイスダウンで各電極が前記底面の対応する配線パター
ンにバンプ接続され、前記非導電性封止樹脂は前記半導
体チップの裏面が露出する高さまで充填され、これら露
出した裏面を含む前記非導電性封止樹脂層上に前記導電
性封止樹脂が積層されて封止されてもよい。
【００１５】さらにまた、前記凹部に少なくとも１つの
前記受動チップ部品が搭載され、これら受動チップ部品
の少なくとも一部は、前記一方電極側のみ前記底面の配
線パターンに接続されるように直立して搭載され、前記
非導電性封止樹脂は前記受動チップ部品の前記他方電極
側がそれぞれ露出する高さまで充填され、これら露出し
た前記他方電極側を含む前記非導電性封止樹脂層上に前
記導電性封止樹脂が積層されて封止することができる。
【００１６】さらに、前記開口により残された基板周縁
部内にある前記内部導体層の全面に形成されたベタパタ
ーンが前記基板側面および底面周縁部を囲んで配設され
導電体層と一体となり、かつ前記凹部内側壁面で前記導
電性封止樹脂端面と電気的に接続させて形成したシール
ド層を有することもできる。
【００１７】本発明の混成集積回路装置の製造方法の特
徴は、複数の内部導体層を有する多層の配線基板の一方
面に所定の大きさおよび深さで凹部を開口し、この凹部
の底面および他方面の前記内部導体層に形成された配線
パターンに半導体チップおよび受動チップ部品を少なく
とも１つずつ接続して搭載し、前記半導体チップはその
各電極を前記底面の配線パターンにワイヤボンディング
接続し、前記受動チップ部品はその各電極を前記底面の
配線パターンに導電性接着剤を用いて接着し、これら配
線パターンをスルーホールを介して前記他方面の配線パ
ターンにそれぞれ接続するとともに、前記凹部を樹脂封
止する混成集積回路装置の製造方法において；前記配線
基板の前記凹部に少なくとも１つの前記半導体チップを
フェイスダウンで前記底面の配線パターンにバンプ接続
する第１の工程と、前記工程終了後の前記配線基板に少
なくとも１つの前記受動チップ部品を直立させた状態で
一方側の電極のみを導電性接着剤により前記底面の配線
パターンに接着およびキュアし硬化させる第２の工程
と、前記バンプ接続された前記半導体チップの裏面およ
び前記接着された前記受動チップ部品の他方側の電極が
それぞれ露出する高さまで前記凹部に非導電性封止樹脂
を充填してキュアし硬化させる第３の工程と、前記硬化
後の前記非導電性封止樹脂の上部に露出する前記裏面お
よび前記電極のそれぞれを全て覆う高さまで導電性封止
樹脂を充填してキュアし硬化させる第４の工程とからな
ることにある。
【００１８】
【作用】本発明の混成集積回路は、配線パターン形成用
の内部導体配線層を有する多層の配線基板の、基板周縁
部を除く上面部分に凹部を形成して導体配線層の一部を
露出させる。まず、この凹部にバイパスコンデンサ、フ
ィルター等を形成するための受動チップ部品もしくはチ
ップジャンパー等を搭載する場合には、これらのチップ
部品の片側の電極のみを配線基板に電気的に接続するよ
うに直立させてマウントしておき、凹部底面からチップ
部品の下側の電極を含み上側の電極が露出する高さまで
非導電性封止樹脂を充填・キュアして硬化させる。さら
に非導電性封止樹脂の上にチップ部品の上側の電極を覆
う高さまで導電性封止樹脂を充填・キュアして積層する
ことにより、上側電極を導電性封止樹脂層に直接接触さ
せることで電気的接続がとれるようにした。
【００１９】また、凹部に半導体チップを搭載する場合
には、半導体チップの素子形成面を下向きにしたいわゆ
るフェイスダウンで搭載しておき、この凹部底面から半
導体チップ裏面部分が露出する高さまで非導電性封止樹
脂を充填・キュアして硬化させ、さらに非導電性封止樹
脂の上に半導体チップの露出した裏面部分を覆う高さま
で導電性封止樹脂を充填・キュアすることにより裏面部
分を導電性封止樹脂層に直接接触させる形で電気的接続
がとれるようにしてある。
【００２０】また、上述したいずれの場合も、導電性封
止樹脂層自体を外部から供給される安定電位へ接続する
場合は、チップジャンパーを介して配線基板内の安定電
位に対応する配線パターンと接続するか、予め配線基板
の凹部に充填される導電性封止樹脂に電気的接続がとれ
るように、周縁部上面に近い内部導体層を全面ベタパタ
ーンとして形成し、かつ基板側面および底面周縁部を囲
んで配設した導電体層と一体となってシールド層を形成
し、外部電極を介してこのシールド層に供給される安定
電位が導電性封止樹脂を介して半導体チップの裏面にも
供給されるようにしてある。
【００２１】したがって、導電性封止樹脂がシールドの
役目を果すことが出来ることになる。
【００２２】
【実施例】次に、本発明について図面を参照しながら説
明する。
【００２３】図１（ａ）は本発明の第１の実施例の断面
図であり、図１（ｂ）その平面図である。図１（ａ）お
よび図１（ｂ）を参照すると、例えばガラスエポキシ樹
脂からなる多層配線基板１０ａの上面の、周縁部以外の
部分に凹部１１を開口する。この開口部の大きさおよび
深さは、搭載される部品の大きさおよび数量によって予
め決められている。この開口により凹部１１の底面には
搭載する構成部品間を接続するために予め配設された配
線パターン１２が露出される。この配線パターン１２は
スルーホール１３により必要に応じて裏面側に配設され
た配線パターン１４に適宜接続されている。
【００２４】さらに、裏面側の配線パターン１４は、直
接あるいは搭載された構成部品を介して間接的に、基板
周縁部に配設された端面電極１５に配線パターン１４を
用いて所定の接続がなされている。この端面電極１５は
いわゆるパッケージの外部端子であって、互いに間隔を
おいて並べられた導体群からなり、複数の異る電位を有
している。
【００２５】上述した配線基板１０の凹部１１に、例え
ば半導体チップ１６と、チップジャンパーを含む受動チ
ップ部品１７ａ〜１７ｆが搭載されている。この半導体
チップ１６はフェイスダウンで各電極が配線パターン１
２にそれぞれバンプ接続されている。
【００２６】一方、受動チップ部品１７ａ〜１７ｆは、
従来例の場合はチップ自身の有する２つの電極はそれぞ
れ凹部底面側の配線パターン１２に接続されていたが、
本実施例においては、一方側の電極のみ配線パターン１
２にそれぞれ接続された状態で直立して搭載される。
【００２７】凹部１１は底面から半導体チップ１６の裏
面および受動チップ部品１７ａ〜１７ｆの他方側の電極
がそれざれ露出する高さまで非導電性封止樹脂１８（図
中斜線状の網目で示す）が充填されている。この非導電
性封止樹脂１８の上には基板周縁部上面と同じ高さまで
導電性封止樹脂１９（図中点状の網目で示す）が充填さ
れて樹脂封止が行なわれている。
【００２８】導電性封止樹脂１９は、例えばチップジャ
ンパーを受動チップ部品１７ｂとすると、チップジャン
パー１７ｂにより配線パターン１２、スルーホール１３
および配線パターン１４のうちの所定のパターン（不図
示）を介して端面電極１５のうちの電源電位または接地
電位の安定電位が外部から供給される電極に電気的接続
がなされている。
【００２９】本実施例に示した構造により、導電性封止
樹脂１９が、半導体チップ１６の裏面および受動チップ
部品１７ａ〜１７ｂの他方側電極を安定電位に接続する
ので、シールド効果を得ることが出来る。
【００３０】本発明の第２の実施例を断面図で示した図
２（ａ）およびその平面図を示した図２（ｂ）を参照す
ると、側面シールド構造を有するパッケージを構成した
場合の例である。第の１実施例において、端面電極１５
はいわゆるパッケージの外部端子であって、互いに間隔
をおいて並べられた導体群を成し複数の異る電位を有し
ていたが、第２の実施例では、これらは接地電位または
電源電位等の安定電位を有する基板周辺部全面に渡って
配設された単一のベタパターンとなっている。
【００３１】すなわち、第１の実施例との相違点は、導
電性封止樹脂１９が配線基板１０ｂの内部導体層２０ａ
と凹部内側壁面で接触するとともに、内部導体層２０ａ
は配線基板１０ｂの側面２０ｂおよび底面周縁部２０ｃ
まで延長された側面シールド構造（断面図では２０ａ〜
２０ｂ〜２０ｃで表わした略「コの字」型になる）であ
って配線基板１０ｂの周縁部全面を側面から囲むように
配設され、かつその底面周縁部２０ｃには外部電極２１
が設けられ、さらに、裏面側の配線パターン１４は、直
接あるいは搭載された構成部品を介して間接的に、配線
パターン１２はスルーホール１３を介して、それぞれ配
線基板１０ｂの底面周縁部２０ｃの内側にあり、かつ外
部電極領域２２に設けられた外部電極２３に接続されて
いることである。それ以外の構成要素は第１の実施例と
同様であるからここでの構成の説明は省略する。
【００３２】上述した第２の実施例の構成によれば、延
長された内部導体層２０ａ〜２０ｃに外部電極２１から
安定電位が供給されて、これらの延長された内部導体層
２０ａ〜２０ｃによりシールド効果を得ることが出来
る。
【００３３】なお、上述した実施例の変形例として、導
電封止樹脂層を複数層設け場合の断面図を示した図３
（ａ）を参照すると、電樹脂封止層１８ｂの上に導電封
止樹脂層１９ａと非導電樹脂封止層１８ａと導電封止樹
脂層１９ａとが順次に積層されて形成されている。受動
チップ部品１７ａと１７ｂの他方側の電極が導電封止樹
脂層１９ａに接続され、半導体おチップ１６と受動チッ
プ部品１７ｃおよび１７ｄとの裏面と他方側電極とが導
電封止樹脂層１９ｂに接続されるので、搭載部品ごとに
異なる安定電位のいずれかに分けて供給することができ
る。
【００３４】また、凹部を複数個設けた場合の断面図を
示した図３（ｂ）を参照すると、凹部１１ａには受動チ
ップ部品１７ａと半導体チップ１６が搭載され、凹部１
１ｂには受動チップ部品１７ｂ〜１７ｄが搭載されてお
り、凹部毎にそれぞれ独立した機能をもたせることがで
きる。
【００３５】上述した第１および第２の実施例で説明し
た混集積回路装置の製造方法は、その製造工程断面図で
あって、半導体チップのバンプ接続工程を示した図４
（ａ）、受動チップ部品を接着する第２の工程示した図
４（ｂ）、凹部に非導電性封止樹脂を充填する第３の工
程を示した図４（ｃ）および導電性封止樹脂を充填する
第４の工程を示した図４（ｄ）を参照すると、まず、ガ
ラスエポキシ樹脂基板に公知のエッチング処理により形
成した多層配線基板１０ａまたは１０ｂに凹部が形成さ
れた配線基板であって、この凹部に少なくとも１つの半
導体チップ１６を公知の半田バンプ等の方法によりフェ
イスダウンで搭載する（図４（ａ））。
【００３６】次に、ノイズフィルタ用のものを含む受動
チップ部品１７ａ〜１７ｆを直立させた状態で、それぞ
れの片側（下側）の電極のみを導電性接着剤等によりマ
ウントした後、キュアし、硬化させる（図４（ｂ））。
【００３７】しかる後、エポキシ系の絶縁性の高い非導
電性封止樹脂１８を用いて所定の深さまで充填する。こ
のとき、少なくとも、半導体チップ１６および受動チッ
プ部品１７ａ〜１７ｆのそれぞれの下側電極に接する配
線パターン１２と電気的に接続する部分を全て覆いかく
し、かつ、半導体チップ１６の裏面部分と、受動チップ
部品１７ａ〜１７ｆの上側電極は全て露出する高さまで
充填して１５０°３０分前後でキュアし硬化させる（図
４（ｃ））。
【００３８】さらに、しかる後、非導電性封止樹脂１８
の上面および、この非導電性封止樹脂から露出する受動
チップ部品１７ａ〜１７ｆの全ての電極と半導体チップ
１６の裏面とを覆う高さまで、Ｃｕペースト等の電導率
の高い導電性封止樹脂１９を充填して、１５０°３０分
前後でキュアし硬化させる（図４（ｄ））。
【００３９】なお、第４の工程の後、図には示さないが
必要に応じてレジスト等の保護層をその上部に印刷形成
しても良い。
【００４０】第２の実施例の製造方法の場合、第１の工
程における配線基板１０ｂは、基板周辺部全面に渡って
配設される単一のベタパターンとして、側面シールド構
造２０ｂ，２０ｃと一体となるよに内部導体層２０ａを
予め設けておく。この導体層の高さ方向の位置は、導電
性封止樹脂１９で封止する際に内部導体層２０ａの凹部
内側壁面に露出した部分が導電性封止樹脂１９の端面に
接触するように、導電性封止樹脂１９の層の厚みの範囲
を勘案して決められる。
【００４１】さらに、配線基板１０ｂの裏面側は、外部
端子としての突起電極２３が側面シールド構造２０ｃよ
り内側の、基板周縁部２２に配設され、かつ凹部底面の
配線パターン１２にそれぞれ接続されたものが使用され
る以外は、上述の製造工程と同様である。
【００４２】なお、非導電性封止樹脂１８の高さ、即ち
層厚については、現状の半導体チップ１６の厚さが０．
３ｍｍ〜０．４ｍｍ程度、バンプ高さが０．１ｍｍ程
度、受動チップ部品１７ａ〜１７ｆの電極厚が０．２ｍ
ｍ前後であることを想定すると、約０．２５ｍｍ〜０．
３５ｍｍ程度の間に調整すればよいことになる。
【００４３】０．１ｍｍ程度の巾の高さ調整は、現状の
技術で何ら問題はない。勿論、半導体チップ１６、また
は受動チップ部品１７ａ〜１７ｆのいずれか一方にのみ
適用する場合は、その一方のみを考慮すればよいから上
述した巾の余裕度はさらに広がることになる。
【００４４】以上説明したように、本発明の混成集積回
路装置およびその製造方法によれば、例えば、前述した
ように、電源電位および接地電位間のバイパスコンデン
サおよび各ノイズフィルタは、ノイズ発生源である半導
体チップに可能な限り近い位置に配置しなければならな
いが、本発明の混成集積回路装置では、その構成要素の
受動チップ部品を直立させて搭載出来ると同時に、片側
の電極は凹部内のいたる所で安定電位に接続出来るた
め、配線基板のパターンレイアウトが極めて容易とな
る。さらに、直立させることによって搭載面積が本来の
１／２以下となるので、パターン配設密度の高い半導体
チップ近傍にも容易に配置出来、従って、より効果的な
ノイズ除去が可能になる。
【００４５】また、半導体チップの搭載においては、裏
面部分を安定電位へ容易に接続する手段を提供出来るの
で、フリップチップ搭載の適用範囲が格段に広げられ
る。前述したように、ボンディングワイヤによる接続
は、ワイヤーがアンテナとなり易く、しかも、搭載面積
が約２倍を要して、その分バイパスコンデンサおよびフ
ィルター用受動チップ部品も半導体チップから遠ざかる
ことになるので、ノイズ的にもフリップチップでの搭載
が明らかに有利である。
【００４６】また、半導体チップと受動チップ部品混在
の場合は、特にそれぞれに必要な安定電位への接続を、
プロセスを分けることなく一括の処理で行える点が非常
に有効な効果である。
【００４７】多くの場合、搭載部品の高さの不一致か
ら、基板導体層や印刷導体層もしくはシールド金属板の
接着等では安定な接続を望めないが、本発明の混成集積
回路装置のように、導電性封止樹脂の充填によれば、搭
載部品の高さのバラツキをことごとく吸収し、安定な接
続を得ることが可能になる。
【００４８】さらに、第２の実施例に示したように、導
電性封止樹脂と基板内部導体層との電気的接続をとるこ
とも容易で、これを用いれば、導電性封止樹脂自体の外
部回路の安定電位への接続が出来、従ってそれらが一体
となったパッケージ上方向に対する良好なノイズシール
ド構造をも同時に実現出来る。
【００４９】さらにまた、第２の実施例のようにパッケ
ージの側面をもメッキ処理等によりシールドし、裏面ベ
タパターンにまで接続し、側面導体下部とこの混成集積
回路装置を搭載するマサーボード間の半田シール等も併
用すれば２０ｄＢ〜３０ｄＢのノイズ低減も出来る。
【００５０】また、副次的効果として本発明の構造によ
れば、半導体チップ裏面が、直接に熱伝導率の大きい導
電性封止樹脂に接しており、その層厚も数百μと比較的
厚くなるので、良好な放熱構造としても機能する。特
に、前述したシールド構造をとった場合は、シールドの
導体部分を介して配線基板側への熱放散が図られるので
より効果的である。
【００５１】熱によるＩＣデバイスの諸特性のシフト
は、通常誤動作に対するノイズマージンを悪化させる。
よって放熱構造は、ノイズ的観点から見ても重要な要素
である。
【００５２】
【発明の効果】以上説明したように本発明の混成集積回
路装置およびその製造方法は、配線基板に凹部を設け、
この凹部に半導体チップもしくは受動チップ部品または
その両方を搭載し樹脂封止する構造であって、凹部底面
に対して半導体チップはフェイスダウンで搭載し、受動
チップ部品は直立させて搭載することによって半導体チ
ップの裏面および受動チップ部品の一方側の電極を凹部
上方の向きにそろえることにより、底面に接続した他方
側の電極に対して垂直方向に離した状態を形成するとと
もに、凹部封止用樹脂が凹部底面に接する非導電性封止
樹脂層とその上層の導電性封止樹脂層とを含む多層構造
を有し、凹部底面から半導体チップ裏面部分および受動
部チップ部品の一方側の電極が露出する高さまで非導電
性封止樹脂を充填・キュアして硬化させ、さらに露出し
た裏面部分および一方側の電極を覆う高さまで非導電性
封止樹脂の上に導電性封止樹脂を充填・キュアすること
により、裏面部分および一方側の電極をそれぞれ導電性
封止樹脂層に直接接触させた状態で電気的接続がとれる
ようにしたので、導電性封止樹脂層を外部端子を介して
安定電位に接続することにより、導電性封止樹脂層がノ
イズに対して極めて有効なシールド効果を果すことが出
来る。
【００５３】また、導電性樹脂層と端面接触するように
した基板周縁部の内部導体層を基板側面および底面周縁
部を囲んで形成した導電体層と一体となるようにしたシ
ールド構造とすることも出来るので、同様なシールド効
果が得られる。
【００５４】さらに、フリップチップ搭載適用の容易
化，受動チップ部品によるフィルタ素子の自由度の高い
レイアウト，良好なシールド構造および放熱構造のいず
れも同時に実現出来るので、ノイズ対策が極めて容易か
つ効果的に行え、デバイス本来の性能を充分に引き出す
ことを可能にしている。
【図面の簡単な説明】
【図１】（ａ）本発明の第１の実施例の混成集積回路装
置を示す断面図である。 （ｂ）第１の実施例の平面図である。
【図２】（ａ）本発明の第２の実施例の混成集積回路装
置を示す断面図である。 （ｂ）第２の実施例の平面図である。
【図３】（ａ）導電封止樹脂層を複数層設け場合の断面
図である。 （ｂ）凹部を複数個設けた場合の断面図である。
【図４】（ａ）半導体チップのバンプ接続工程を示した
断面図である。 （ｂ）受動チップ部品を接着する第２の工程示した断面
図である。 （ｃ）凹部に非導電性封止樹脂を充填する第３の工程を
示した断面図である。 （ｄ）導電性封止樹脂を充填する第４の工程を示した断
面図である。
【図５】従来の混成集積回路装置の一例を示す断面図で
ある。
【図６】従来の混成集積回路装置の他の例を示す断面図
である。
【符号の説明】
１０ａ，３０，４３ 配線基板 １０ｂ 側面シールド構造を有する配線基板 １１，１１ａ，１１ｂ ３１ 凹部 １２，３４ 底面側の配線パターン １３，３８ スルーホール １４，３７ 裏面側の配線パターン １５ 端面電極 １６，３２ 半導体チップ １７ａ〜１７ｆ，３３ａ〜３３ｃ，４２ 受動チップ
部品 １８，１８ａ，１８ｂ，３６ 非導電封止樹脂 １９，１９ａ，１９ｂ 導電性封止樹脂 ２０ａ 内部導体層（導体ベタパターン） ２０ｂ 配線基板１０の側面シールド ２０ｃ 底面周縁部シールド ２１，２２ 突起電極（外部電極） ２３ 外部電極領域 ３５，４４ ワイヤ ３９ シールド板 ４０ａ，４０ｂ 搭載電極 ４１ａ 受動チップ部品の上側電極 ４１ｂ 受動チップ部品の下側電極

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の内部導体層を有する多層の配線基
    板の一方面に所定の大きさおよび深さで凹部が開口さ
    れ、この凹部の底面および他方面の前記内部導体層に形
    成された配線パターンに半導体チップまたは受動チップ
    部品のいずれかが少なくとも１つ接続されて搭載され、
    前記半導体チップ搭載時はその各電極が前記底面の配線
    パターンにワイヤボンディング接続され、前記受動チッ
    プ部品搭載時はその各電極が前記底面の配線パターンに
    導電性接着剤を用いて接続され、これら配線パターンは
    スルーホールを介して前記他方面の配線パターンにそれ
    ぞれ接続され、かつこれら配線パターンが前記凹部の周
    縁部側面に配設された端面電極にそれぞれ接続されると
    ともに、前記凹部内が樹脂封止されてなる混成集積回路
    装置において；前記樹脂封止は、前記底面側に充填され
    る非導電性封止樹脂とこの非導電性封止樹脂上に充填さ
    れる導電性封止樹脂とを含む多層構造からなり、前記導
    電性封止樹脂は、低位側電源電位または高位側電源電位
    のいずれかの電位が供給されかつ前記半導体チップの裏
    面側および前記受動チップ部品の他方電極側の少くとも
    一方側に直接接触させた構造を有することを特徴とする
    混成集積回路装置。
  2. 【請求項２】 前記半導体チップおよび前記受動チップ
    部品をそれぞれ少なくとも１つずつ搭載した請求項１記
    載の混成集積回路装置。
  3. 【請求項３】 前記凹部に少なくとも１つの半導体チッ
    プが搭載され、これら半導体チップはそれぞれフェイス
    ダウンで各電極が前記底面の対応する配線パターンにバ
    ンプ接続され、前記非導電性封止樹脂は前記半導体チッ
    プの裏面が露出する高さまで充填され、これら露出した
    裏面を含む前記非導電性封止樹脂層上に前記導電性封止
    樹脂が積層されて封止される請求項１または２記載の混
    成集積回路装置。
  4. 【請求項４】 前記凹部に少なくとも１つの前記受動チ
    ップ部品が搭載され、これら受動チップ部品の少なくと
    も一部は、前記一方電極側のみ前記底面の配線パターン
    に接続されるように直立して搭載され、前記非導電性封
    止樹脂は前記受動チップ部品の前記他方電極側がそれぞ
    れ露出する高さまで充填され、これら露出した前記他方
    電極側を含む前記非導電性封止樹脂層上に前記導電性封
    止樹脂が積層されて封止される請求項１または２記載の
    混成集積回路装置。
  5. 【請求項５】 前記開口により残された基板周縁部内に
    ある前記内部導体層の全面に形成されたベタパターンが
    前記基板側面および底面周縁部を囲んで配設され導電体
    層と一体となり、かつ前記凹部内側壁面で前記導電性封
    止樹脂端面と電気的に接続させて形成したシールド層を
    有する請求項１、３または４記載の混成集積回路装置。
  6. 【請求項６】 複数の内部導体層を有する多層の配線基
    板の一方面に所定の大きさおよび深さで凹部を開口し、
    この凹部の底面および他方面の前記内部導体層に形成さ
    れた配線パターンに半導体チップおよび受動チップ部品
    を少なくとも１つずつ接続して搭載し、前記半導体チッ
    プはその各電極を前記底面の配線パターンにワイヤボン
    ディング接続し、前記受動チップ部品はその各電極を前
    記底面の配線パターンに導電性接着剤を用いて接着し、
    これら配線パターンをスルーホールを介して前記他方面
    の配線パターンにそれぞれ接続するとともに、前記凹部
    を樹脂封止する混成集積回路装置の製造方法において；
    前記配線基板の前記凹部に少なくとも１つの前記半導体
    チップをフェイスダウンで前記底面の配線パターンにバ
    ンプ接続する第１の工程と、前記工程終了後の前記配線
    基板に少なくとも１つの前記受動チップ部品を直立させ
    た状態で一方側の電極のみを導電性接着剤により前記底
    面の配線パターンに接着およびキュアし硬化させる第２
    の工程と、前記バンプ接続された前記半導体チップの裏
    面および前記接着された前記受動チップ部品の他方側の
    電極がそれぞれ露出する高さまで前記凹部に非導電性封
    止樹脂を充填してキュアし硬化させる第３の工程と、前
    記硬化後の前記非導電性封止樹脂の上部に露出する前記
    裏面および前記電極のそれぞれを全て覆う高さまで導電
    性封止樹脂を充填してキュアし硬化させる第４の工程と
    からなる混成集積回路装置の製造方法。
JP7040175A 1995-02-28 1995-02-28 混成集積回路装置およびその製造方法 Expired - Fee Related JP2630294B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7040175A JP2630294B2 (ja) 1995-02-28 1995-02-28 混成集積回路装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7040175A JP2630294B2 (ja) 1995-02-28 1995-02-28 混成集積回路装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH08236692A JPH08236692A (ja) 1996-09-13
JP2630294B2 true JP2630294B2 (ja) 1997-07-16

Family

ID=12573445

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7040175A Expired - Fee Related JP2630294B2 (ja) 1995-02-28 1995-02-28 混成集積回路装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2630294B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699649B1 (ko) * 1999-08-23 2007-03-23 로무 가부시키가이샤 반도체장치 및 그 제조방법
JP4552524B2 (ja) * 2004-06-10 2010-09-29 パナソニック株式会社 複合型電子部品

Also Published As

Publication number Publication date
JPH08236692A (ja) 1996-09-13

Similar Documents

Publication Publication Date Title
KR100319495B1 (ko) 반도체 장치
US6667546B2 (en) Ball grid array semiconductor package and substrate without power ring or ground ring
US5436203A (en) Shielded liquid encapsulated semiconductor device and method for making the same
US5847458A (en) Semiconductor package and device having heads coupled with insulating material
JP2565300B2 (ja) 半導体装置
KR100694739B1 (ko) 다수의 전원/접지면을 갖는 볼 그리드 어레이 패키지
JP4606849B2 (ja) デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法
KR100818088B1 (ko) 반도체 패키지 및 그 제조 방법
KR20140057979A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
KR20170113743A (ko) 반도체 패키지
JPH07153903A (ja) 半導体装置パッケージ
KR20140057982A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
JP4395166B2 (ja) コンデンサを内蔵した半導体装置及びその製造方法
KR20140083084A (ko) 전자파 차폐층을 갖는 반도체 패키지 및 그 제조방법
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
CN111725146A (zh) 电子封装件及其制法
US6430059B1 (en) Integrated circuit package substrate integrating with decoupling capacitor
TWI663663B (zh) 電子封裝構件及其製作方法
KR101741648B1 (ko) 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법
JP2630294B2 (ja) 混成集積回路装置およびその製造方法
JP3841135B2 (ja) 半導体装置、回路基板及び電子機器
TWI811764B (zh) 半導體電磁干擾屏蔽元件、半導體封裝結構及其製造方法
JP3645701B2 (ja) 半導体装置
KR100834835B1 (ko) 콘덴서를 내장한 반도체 장치 및 그 제조 방법
JP2006179806A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970304

LAPS Cancellation because of no payment of annual fees