JP2565300B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に係わり、
特に、薄型でリードレスタイプの表面実装用混成集積回
路装置のシールド構造に関する。
【０００２】
【従来の技術】従来のリードレスタイプの表面実装用の
ＩＣパッケージに於けるシールド構造を図３に示す。図
３において、配線基板２１の凹部２０１の底面にＩＣチ
ップ２２、および受動素子チップ２９を搭載して封止樹
脂２３で封止する。配線基板２１の側面に端面電極２７
を設け、裏返してマザーボード２０に実装する。そして
配線基板２１の裏面すなわち実装時の上面の実質的の全
面に固定電位、代表的には接地電位（以下、ＧＮＤ、と
称す）用のＧＮＤパターン２８を基板パターンとして形
成し、このＧＮＤパターン２８はスルーホール２５を通
して凹部内の配線パターン１２を接続し、ここからボン
ディングワイヤを通して半導体チップ２２に接続し、
又、端面電極２７に接続する。このＧＮＤパターン２８
がシールド構造となる。
【０００３】また、リード付きタイプに於けるシールド
構造を図４，図５に示す。
【０００４】まず図４において、配線基板３１上にＩＣ
チップ３２および受動素子チップ３９を搭載し、ケース
３０内に挿入し、封止樹脂３３で封止し、配線基板３１
の端部に接続する外部リード３７を封止樹脂３３から導
出する。
【０００５】また、ケース３０の上面にシールド構造と
なる印刷導体パターン３４を形成し外付け導線３５を半
田３６により印刷導体パターン３４と外部リード３７に
被着してＧＮＤとの接続を図っている。
【０００６】次に図５に別の従来のリード付きタイプの
半導体装置を示す。（Ａ）は正面図、（Ｂ）は側断面図
である。配線基板４１及びＩＣチップ４２等の搭載部品
全体を外部リード４７を残して外装用封止樹脂４３に浸
漬及び乾燥した後、配線基板４１のＧＮＤパターンに接
続したピン４８を外装表面に接するように折り曲げた上
で、導電性ペースト４４にさらに浸漬及び乾燥してシー
ルド構造としている。そして外部リード４７の１本はＧ
ＮＤリードであり、上記ＧＮＤパターンに接続してい
る。
【０００７】
【発明が解決しようとする課題】以上の従来の図３に示
すシールド構造では、片面のみのシールド構造である
為、シールド効果が十分でなく、マザーボード側へのＩ
Ｃチップ等からのノイズ輻射や、マザーボードからのノ
イズによる誤動作が問題となる。これを防止する為に、
マザーボード側にＧＮＤパターンを形成しておけば、ノ
イズシールド効果としては、両面シールドと等価と考え
られるが、この部分にはマザーボードの製造プロセスや
基本設計構造、部品レイアウトに大きな制約となる。ま
たマザーボードと配線基板（ＩＣパッケージ）間のギャ
ップにより所望するシールド効果が得られない。
【０００８】一方、図４、図５に示す従来技術では、い
ずれの場合も外部リードを有している為、小型化、薄型
化には構造上の限界がある他、リードを介してＧＮＤと
の接続を図っている為、リードレスタイプのＩＣパッケ
ージへの応答は困難であるという問題があった。
【０００９】
【課題を解決するための手段】本発明の特徴は、内部導
体層を有する配線基板の基板端部を除く一主面の一部に
凹部を形成して該内部導体層の一部を露出させ、該凹部
にＩＣチップもしくは受動素子チップを１つ以上搭載し
て、ボンディングワイヤ、半田、バンプもしくは導電性
接着剤により該搭載したチップと該内部導体層の一部と
の接続を行った後、該凹部を非導電性の封止樹脂により
封止してなる半導体装置において、前記封止樹脂の表面
と前記配線基板の一主面とは該同一平面を形成し、前記
配線基板の前記一主面に導体パターンパッドが形成され
ており、前記封止樹脂の表面の一部もしくは全部と前記
導体パターンパッドの一部もしくは全部とを被覆する導
電性シールドパターンを前記封止樹脂の表面上から前記
配線基板の一主面上にまたがって連続的に印刷形成され
ている半導体装置にある。この配線基板は他の装置も多
く搭載する一般的の広い面積の配線基板であることがで
きる。あるいはこの配線基板は、その端部に複数の端面
電極が形成されてリードレスタイプのＩＣパッケージの
本体を構成していることができる。また、前記配線基板
の他主面に定電位導体パターンが形成されており、前記
配線基板を貫通するスルーホールを通して該定電位導体
パターンと前記一主面の導体パターンパッドとが接続さ
れ、これにより該定電位導体パターンと前記導電性シー
ルドパターンとが同電位、好ましくは接地電位となって
いることができる。ここで配線基板がリードレスタイプ
のＩＣパッケージの本体を構成している場合には、配線
基板の他主面の定電位パターンが前記複数の端面電極の
１つに接続していることができる。さらに、前記配線基
板の前記一主面に対して前記封止樹脂の表面は±０．５
ｍｍ以内の高さであること、すなわち両表面間の凹凸が
±０．５ｍｍ以下であり実質的に両表面が略同一平面を
形成していることが好ましい。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
【００１１】図１は本発明のシールド構造を一般の配線
基板に適用した実施例を示す断面図であり、図２は本発
明のシールド構造をリードレスタイプのＩＣパッケージ
に適用した場合の断面図（Ａ）および平面図（Ｂ）であ
る。
【００１２】図１および図２において、これらのシール
ド構造の製造に当っては、まず、配線基板１１の凹部１
０１内に露出する内部導体層９の搭載ランドパターンに
ＩＣチップ１２もしくは他の受動素子チップ１９を導電
性接着剤によりマウントし、ＩＣチップ１２と内部導体
層９の他の箇所とをワイヤー８によりワイヤーボンディ
ングを施して電気的接続を行った後、封止樹脂１３をそ
の樹脂面が基板表面（回路基板の主面）と±０．２ｍｍ
程度の範囲で一致するように充填し、封止樹脂の乾燥後
の樹脂面と基板表面とが互いに略同一平面の一部を構成
するようにする。
【００１３】しかる後、導電性シールドパターンを形成
するＣｕペーストもしくはＡｇペーストなどの導体性ペ
ーストを例えば１０〜５０μｍ厚で印刷し、１５０℃、
３０分程度で乾燥することにより硬化させ、封止領域の
一部または全部を被覆するように印刷導電性ペーストパ
ターン１４を形成する。ここで一部の場合は、例えばシ
ールドを最も必要とするＩＣチップ１２の上方を選択的
に被覆することであり、一般的には全部を被覆する。
【００１４】この際にこの印刷導体ペーストによるシー
ルドパターン１４はコンタクト用ＧＮＤパターンパッド
１６をも被覆被着する。このコンタクト用ＧＮＤパター
ンパッド１６は予めスルーホール１５を通して配線基板
１１の裏面（他主面）の実質的に全面に形成されてある
裏面接地（ＧＮＤ）パターン１８に接続し、配線基板１
１は表裏両面からシールドされる構造となっている。
【００１５】このように本発明では部品（チップ）搭載
済みの封止領域の封止面（封止樹脂１３の表面）と配線
基板１１の一主面（上面）とを同じ高さに印刷導体性ペ
ーストパターン１４を両表面にまたがるように印刷形成
もすることにより、固定電位（ＧＮＤ電位）に接続され
たシールドパターン１４を形成している。これにより、
凹部１０１内からのノイズの輻射がシールドされる。
【００１６】ここで封止樹脂１３の表面と配線基板１１
の表面との段差（凹凸）が±０．５ｍｍより大となると
印刷法により形成された導電性ペーストパターン１４が
この段差部で電気的に接続出来なくなる可能性を生じ
る。したがって両表面の段差は±０．５ｍｍ以下である
ことが好ましい。
【００１７】図１の実施例の配線基板１１は封止樹脂で
封止された凹部の外側にも他の素子、部品を搭載して回
路を形成する広い面積の一般的な回路基板であるから、
シールド用の導電性ペーストパターン１４を印刷形成後
に配線基板１１の表面に表面実装用部品１０２を搭載す
る。
【００１８】図２のリードレスタイプのＩＣパッケージ
では、所定形状のパッケージ配線基板１１の両側面に内
部導体層９にそれぞれ接続する端面電極１７を設けてい
るが、このうち一つの端面電極１７Ａは裏面ＧＮＤパタ
ーン１８と接続している。
【００１９】このように裏面ＧＮＤパターン１８と印刷
導電性ペーストパターン１４とはスルーキール１５を通
して接続し、端面電極１７（１７Ａ）を通して接続して
いない。この理由は、端面電極１７（１７Ａ）を通して
接続すると端面電極の上下方向にノイズ電流を通すこと
になり、そこがかえってアンテナとなってノイズを輻射
するためである。この点、ある程度シールド効果が効い
ているパッケージ内部のスルーホールにより接続した方
がよいことになる。
【００２０】また、特に図には示さないが、搭載部品が
両面に存在する場合、基板の両面に凹部１０１を設けた
上で上記の工程を繰り返し、印刷導電性ペーストパター
ン１４を両面に設ければ良いことは勿論である。
【００２１】
【発明の効果】以上説明したように本発明のシールド構
造は、極めて薄い構造でありながら、部品搭載面の搭載
領域を覆うシールドパターンを設けることを可能とした
為、一般配線基板に於いては、該シールドパターンの上
側に新に搭載される部品に対してＩＣチップからの輻射
ノイズによる干渉を軽減出来、リードレスタイプのＩＣ
パッケージに於いては、表裏両面の全面シールド構造に
より、より高いノイズシールド性を兼ね備えることが出
来るという効果を有する。これにより凹部内のＩＣチッ
プからの輻射ノイズを他の素子に影響を与えることが低
減される。
【００２２】具体的には、本発明のシールド構造を持た
ない場合に比べ、それぞれ１０〜２０ｄＢのノイズ低減
効果が得られる。
【００２３】さらに、上記両面シールド構造のリードレ
スタイプのＩＣパッケージは、マザーボード側にシール
ドパターンを必要とせず、マザーボード側の設計の自由
度を損なわないという大きな利点も有している。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体装置を示す断面図で
ある。
【図２】本発明の他の実施例の半導体装置を示す図であ
り、（Ａ）は断面図、（Ｂ）は平面図である。
【図３】従来技術の半導体装置を示す断面図である。
【図４】他の従来技術の半導体装置を示す断面図であ
る。
【図５】別の従来技術の半導体装置を示す平面図（Ａ）
および断面図（Ｂ）である。
【符号の説明】
８ ボンディングワイヤ ９ 内部導体層 １１，２１，３１，４１ 配線基板 １２，２２，３２，４２ ＩＣチップ １３，２３，３３，４３ 封止樹脂 １４，３４ シールド用の印刷導電性ペーストパター
ン １５，２５ スルーホール １６ コンタクト用ＧＮＤパターン １７，１７Ａ，２７ 端面電極 １８，２８ 裏面ＧＮＤパターン １９，２９，３９ ＩＣチップ以外の受動素子チップ ３７，４７ 外部リード ４８ ＧＮＤピン ３０ ケース ３５ 外付けの導線 ３６ 半田 ２０ マザーボード ４４ 導電性ペースト １０１，２０１ 基板凹部 １０２ シールドパターン印刷後に搭載した表面実装
用部品

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 内部導体層を有する配線基板の基板端部
    を除く一主面の一部に凹部を形成して該内部導体層の一
    部を露出させ、該凹部にＩＣチップもしくは受動素子チ
    ップを１つ以上搭載して、ボンディングワイヤ、半田、
    バンプもしくは導電性接着剤により該搭載したチップと
    該内部導体層の一部との接続を行った後、該凹部を非導
    電性の封止樹脂により封止してなる半導体装置におい
    て、前記封止樹脂の表面と前記配線基板の一主面とは略
    同一平面を形成し、前記配線基板の前記一主面に導体パ
    ターンパッドが形成されており、前記封止樹脂の表面の
    一部もしくは全部と前記導体パターンパッドの一部もし
    くは全部とを被覆する導電性シールドパターンを前記封
    止樹脂の表面上から前記配線基板の一主面上にまたがっ
    て連続的に印刷形成されていることを特徴とする半導体
    装置。
  2. 【請求項２】 前記配線基板の端部に複数の端面電極が
    形成され、該配線基板がリードレスタイプのＩＣパッケ
    ージの本体を構成していることを特徴とする請求項１記
    載の半導体装置。
  3. 【請求項３】 前記配線基板の他主面に定電位導体パタ
    ーンが形成されており、前記配線基板を貫通するスルー
    ホールを通して該定電位導体パターンと前記一主面の導
    体パターンパッドとが接続され、これにより該定電位導
    体パターンと前記導電性シールドパターンとが同電位と
    なっていることを特徴とする請求項１又は請求項２記載
    の半導体装置。
  4. 【請求項４】 前記配線基板の端部に複数の端面電極が
    形成され、該配線基板がリードレスタイプのＩＣパッケ
    ージの本体を構成しており、前記配線基板の他主面に定
    電位導体パターンが形成されており、前記配線基板を貫
    通するスルーホールを通して該定電位導体パターンと前
    記一主面の導体パターンパッドとが接続され、これによ
    り該定電位導体パターンと前記導電性シールドパターン
    とが同電位となっており、かつ前記他主面の定電位導体
    パターンが前記複数の端面電極の１つに接続しているこ
    とを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 前記配線基板の前記一主面に対して前記
    封止樹脂の表面は±０．５ｍｍ以内の高さであることを
    特徴とする請求項１又は請求項２記載の半導体装置。
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4326816A1 (de) * 1993-08-10 1995-02-16 Giesecke & Devrient Gmbh Elektronisches Modul für Karten und Herstellung eines solchen Moduls
JPH08186151A (ja) * 1994-12-29 1996-07-16 Sony Corp 半導体装置及びその製造方法
US6962829B2 (en) * 1996-10-31 2005-11-08 Amkor Technology, Inc. Method of making near chip size integrated circuit package
US6092281A (en) 1998-08-28 2000-07-25 Amkor Technology, Inc. Electromagnetic interference shield driver and method
KR100304959B1 (ko) * 1998-10-21 2001-09-24 김영환 칩 적층형 반도체 패키지 및 그 제조방법
US6052045A (en) * 1999-03-12 2000-04-18 Kearney-National, Inc. Electromechanical switching device package with controlled impedance environment
JP2001083174A (ja) * 1999-09-14 2001-03-30 Matsushita Electric Ind Co Ltd 加速度センサ
USRE38381E1 (en) 2000-07-21 2004-01-13 Kearney-National Inc. Inverted board mounted electromechanical device
JP3531733B2 (ja) * 2000-08-08 2004-05-31 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体集積回路装置、電気回路装置、電子機器及び制御機器
US6515352B1 (en) * 2000-09-25 2003-02-04 Micron Technology, Inc. Shielding arrangement to protect a circuit from stray magnetic fields
TW575949B (en) * 2001-02-06 2004-02-11 Hitachi Ltd Mixed integrated circuit device, its manufacturing method and electronic apparatus
US6614102B1 (en) 2001-05-04 2003-09-02 Amkor Technology, Inc. Shielded semiconductor leadframe package
JP2002353255A (ja) * 2001-05-30 2002-12-06 Moric Co Ltd 半導体チップ半田付け用ランドパターン
US6560125B1 (en) * 2001-12-28 2003-05-06 Motorola, Inc. Shield for shielding radio components
US6906396B2 (en) * 2002-01-15 2005-06-14 Micron Technology, Inc. Magnetic shield for integrated circuit packaging
US7550845B2 (en) * 2002-02-01 2009-06-23 Broadcom Corporation Ball grid array package with separated stiffener layer
DE60316412T2 (de) * 2002-03-08 2008-11-20 Kearney-National, Inc. Relaisformgehäuse zur oberflächenanbringung und verfahren zu seiner herstellung
JP4027820B2 (ja) * 2003-03-06 2007-12-26 シャープ株式会社 半導体装置及びその製造方法
DE10332009B4 (de) * 2003-07-14 2008-01-31 Infineon Technologies Ag Halbleiterbauelement mit elektromagnetischer Abschirmvorrichtung
JP4055717B2 (ja) * 2004-01-27 2008-03-05 カシオ計算機株式会社 半導体装置およびその製造方法
US7382056B2 (en) * 2004-04-29 2008-06-03 Sychip Inc. Integrated passive devices
US7432586B2 (en) * 2004-06-21 2008-10-07 Broadcom Corporation Apparatus and method for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages
US7482686B2 (en) 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
WO2006046713A1 (ja) * 2004-10-28 2006-05-04 Kyocera Corporation 電子部品モジュール及び無線通信機器
US7582951B2 (en) 2005-10-20 2009-09-01 Broadcom Corporation Methods and apparatus for improved thermal performance and electromagnetic interference (EMI) shielding in leadframe integrated circuit (IC) packages
JP2007157763A (ja) * 2005-11-30 2007-06-21 Mitsumi Electric Co Ltd 回路モジュール
US7714453B2 (en) * 2006-05-12 2010-05-11 Broadcom Corporation Interconnect structure and formation for package stacking of molded plastic area array package
US8183680B2 (en) 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
US7808087B2 (en) 2006-06-01 2010-10-05 Broadcom Corporation Leadframe IC packages having top and bottom integrated heat spreaders
US8581381B2 (en) 2006-06-20 2013-11-12 Broadcom Corporation Integrated circuit (IC) package stacking and IC packages formed by same
US20080088978A1 (en) * 2006-10-11 2008-04-17 Nitto Denko Corporation Heat transfer for a hard-drive wire-bond pre-amp
US8183687B2 (en) * 2007-02-16 2012-05-22 Broadcom Corporation Interposer for die stacking in semiconductor packages and the method of making the same
US7872335B2 (en) * 2007-06-08 2011-01-18 Broadcom Corporation Lead frame-BGA package with enhanced thermal performance and I/O counts
JP2009081279A (ja) * 2007-09-26 2009-04-16 Sanyo Electric Co Ltd 混成集積回路装置
JP2010192653A (ja) * 2009-02-18 2010-09-02 Panasonic Corp 半導体装置
JP2013033776A (ja) * 2009-12-04 2013-02-14 Panasonic Corp 回路基板、回路モジュール、及び電子機器
WO2011067945A1 (ja) * 2009-12-04 2011-06-09 パナソニック株式会社 回路基板、回路モジュール、及び電子機器
DE102011003153A1 (de) * 2011-01-26 2012-07-26 Robert Bosch Gmbh Leadless Package mit einem leitenden Coating zur elektrischen Schirmung
US9030841B2 (en) * 2012-02-23 2015-05-12 Apple Inc. Low profile, space efficient circuit shields
EP2779805B1 (en) * 2013-03-13 2021-03-10 BlackBerry Limited Method and apparatus pertaining to a cavity-bearing printed circuit board
US9277652B2 (en) * 2013-03-13 2016-03-01 Blackberry Limited Method and apparatus pertaining to a cavity-bearing printed circuit board
US9190389B2 (en) 2013-07-26 2015-11-17 Infineon Technologies Ag Chip package with passives
US9070568B2 (en) * 2013-07-26 2015-06-30 Infineon Technologies Ag Chip package with embedded passive component
CN111613614B (zh) * 2020-06-29 2022-03-25 青岛歌尔智能传感器有限公司 系统级封装结构和电子设备

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5658249A (en) * 1979-10-19 1981-05-21 Hitachi Ltd Package for integrated circuit
JPS6068638A (ja) * 1983-09-26 1985-04-19 Canon Inc チップ−オン−ボ−ド実装基板
US4680617A (en) * 1984-05-23 1987-07-14 Ross Milton I Encapsulated electronic circuit device, and method and apparatus for making same
JPS62274735A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 孔実装可能なテ−プキヤリアタイプパツケ−ジ
JPH01235356A (ja) * 1988-03-16 1989-09-20 Nec Corp モジュール基板
JPH0281460A (ja) * 1988-09-18 1990-03-22 Murata Mfg Co Ltd Ｉｃチップ
US5466893A (en) * 1989-02-21 1995-11-14 Tatsuta Electric Wire & Cable Co., Ltd. Printed circuit board having enhanced EMI suppression
JP2797557B2 (ja) * 1989-11-28 1998-09-17 日本電気株式会社 シールド機能を有する集積回路装置及び製造方法
JPH03171652A (ja) * 1989-11-29 1991-07-25 Seiko Epson Corp 半導体装置
JPH0521655A (ja) * 1990-11-28 1993-01-29 Mitsubishi Electric Corp 半導体装置および半導体装置用パツケージ
US5153379A (en) * 1990-10-09 1992-10-06 Motorola, Inc. Shielded low-profile electronic component assembly
US5166772A (en) * 1991-02-22 1992-11-24 Motorola, Inc. Transfer molded semiconductor device package with integral shield
JPH05136291A (ja) * 1991-11-15 1993-06-01 Sumitomo Bakelite Co Ltd 半導体搭載用基板

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Publication number Publication date
JPH07326688A (ja) 1995-12-12
US5668406A (en) 1997-09-16

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