JP2734424B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2734424B2 JP2734424B2 JP7230730A JP23073095A JP2734424B2 JP 2734424 B2 JP2734424 B2 JP 2734424B2 JP 7230730 A JP7230730 A JP 7230730A JP 23073095 A JP23073095 A JP 23073095A JP 2734424 B2 JP2734424 B2 JP 2734424B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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-
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に、薄型でリードレスタイプの表面実装用混成集
積回路装置のシールド構造に関する。
り、特に、薄型でリードレスタイプの表面実装用混成集
積回路装置のシールド構造に関する。
【０００２】
【従来の技術】従来のリードレスタイプの表面実装用の
ＩＣパッケージに於けるシールド構造を図２に示す。図
２に於いて、配線基板（１０）の凹部（１３）の底面に
ＩＣチップ（１４）を搭載して封止樹脂（１６）で封止
する。しかる後、封止樹脂（１６）の表面と該封止樹脂
（１６）の表面と同一平面をなす配線基板（１０）の表
面の安定電位、代表的には接地電位（以下ＧＮＤと称
す）の導体パターンの一部にかかる部分にまたがって、
Ｃｕ等の高電導率導体ペーストを印刷し、シールド層
（１７）を形成していた。
ＩＣパッケージに於けるシールド構造を図２に示す。図
２に於いて、配線基板（１０）の凹部（１３）の底面に
ＩＣチップ（１４）を搭載して封止樹脂（１６）で封止
する。しかる後、封止樹脂（１６）の表面と該封止樹脂
（１６）の表面と同一平面をなす配線基板（１０）の表
面の安定電位、代表的には接地電位（以下ＧＮＤと称
す）の導体パターンの一部にかかる部分にまたがって、
Ｃｕ等の高電導率導体ペーストを印刷し、シールド層
（１７）を形成していた。
【０００３】この場合、封止樹脂（１６）の主成分はエ
ポキシ系であるが、基板の反り対策等の為にシリコン系
の成分を含む場合が多い。また、ほとんどの場合、前記
シールド層（１７）の酸化防止の為に、その上部にレジ
ストが印刷され、保護層（２１）が形成される。
ポキシ系であるが、基板の反り対策等の為にシリコン系
の成分を含む場合が多い。また、ほとんどの場合、前記
シールド層（１７）の酸化防止の為に、その上部にレジ
ストが印刷され、保護層（２１）が形成される。
【０００４】
【発明が解決しようとする課題】以上の従来の図２に示
すシールド構造では、封止樹脂がシリコン系成分を含む
場合には、前記高電導率導体ペーストによるシールド層
との密着性が充分ではなく、例えば、クロスカット試験
（ＪＩＳ規格：Ｋ５４００）による結果では、安定した
結果が得られず、特に該シールド層及び上部保護層の膜
厚が厚い程試験結果が悪く、引きはがし後の残りパター
ン数が５０％程度、最悪０％となることもあった。
すシールド構造では、封止樹脂がシリコン系成分を含む
場合には、前記高電導率導体ペーストによるシールド層
との密着性が充分ではなく、例えば、クロスカット試験
（ＪＩＳ規格：Ｋ５４００）による結果では、安定した
結果が得られず、特に該シールド層及び上部保護層の膜
厚が厚い程試験結果が悪く、引きはがし後の残りパター
ン数が５０％程度、最悪０％となることもあった。
【０００５】しかしながら、上記密着性の改善の為に、
封止樹脂からシリコン系の成分と取り去ると、今度は、
基板の反りが顕著となり、２ｃｍ□程度のサイズで０．
２ｍｍ以上の反りが発生する場合もあって、表面実装パ
ッケージとしては致命的な欠陥となるという問題が生じ
る。
封止樹脂からシリコン系の成分と取り去ると、今度は、
基板の反りが顕著となり、２ｃｍ□程度のサイズで０．
２ｍｍ以上の反りが発生する場合もあって、表面実装パ
ッケージとしては致命的な欠陥となるという問題が生じ
る。
【０００６】
【課題を解決するための手段】本発明の特徴は、内部導
体層を有する配線基板の基板端部を除く、一主面の一部
に凹部を形成して該内部導体層の一部を露出させ、該凹
部にＩＣチップもしくは受動素子チップを１つ以上搭載
して、ボンディングワイヤ、半田、バンプもしくは、導
電性接着剤により該搭載したチップと該内部導体層の一
部との接続を行った後、該凹部を非導電性のシリコンを
含有した封止樹脂により封止して、前記封止樹脂の表面
と前記配線基板の一主面とは略同一平面を形成するよう
にし、前記配線基板の前記一主面に、導体パターンパッ
ドの一部もしくは全部とを被覆する導電性シールドパタ
ーンを前記封止樹脂の表面上から前記配線基板の一主面
上にまたがって連続的に印刷する半導体装置に於いて、
該シールド層の印刷前に該シールド層で覆われるべきシ
リコンを含有した封止領域に導電性接着剤を予め印刷し
ているものである。
体層を有する配線基板の基板端部を除く、一主面の一部
に凹部を形成して該内部導体層の一部を露出させ、該凹
部にＩＣチップもしくは受動素子チップを１つ以上搭載
して、ボンディングワイヤ、半田、バンプもしくは、導
電性接着剤により該搭載したチップと該内部導体層の一
部との接続を行った後、該凹部を非導電性のシリコンを
含有した封止樹脂により封止して、前記封止樹脂の表面
と前記配線基板の一主面とは略同一平面を形成するよう
にし、前記配線基板の前記一主面に、導体パターンパッ
ドの一部もしくは全部とを被覆する導電性シールドパタ
ーンを前記封止樹脂の表面上から前記配線基板の一主面
上にまたがって連続的に印刷する半導体装置に於いて、
該シールド層の印刷前に該シールド層で覆われるべきシ
リコンを含有した封止領域に導電性接着剤を予め印刷し
ているものである。
【０００７】また、本発明は、シールド層がＣｕペース
トより形成された層であり、密着度強化層がＡｇペース
トより形成された層であることを特徴とする上記の半導
体装置である。詳しくは、配線基板の凹部にＩＣチップ
もしくは他の受動素子チップを搭載して該凹部を封止し
た後、封止部とその近傍のコンタクト用ＧＮＤパターン
部とを同時に被覆する領域にＡｇペースト等の導電性接
着剤を印刷し、さらに、該導電性接着剤印刷領域の上部
にＣｕ等の導体ペーストを印刷することによりシールド
層を形成するものである。
トより形成された層であり、密着度強化層がＡｇペース
トより形成された層であることを特徴とする上記の半導
体装置である。詳しくは、配線基板の凹部にＩＣチップ
もしくは他の受動素子チップを搭載して該凹部を封止し
た後、封止部とその近傍のコンタクト用ＧＮＤパターン
部とを同時に被覆する領域にＡｇペースト等の導電性接
着剤を印刷し、さらに、該導電性接着剤印刷領域の上部
にＣｕ等の導体ペーストを印刷することによりシールド
層を形成するものである。
【０００８】
【作用】本発明においては、配線基板の凹部にＩＣチッ
プもしくは他の受動素子チップ部品を搭載後、該凹部を
封止し、さらに該封止領域を導体ペースト印刷によって
シールドするパッケージに於いて、従来例におけるシー
ルド層と封止樹脂との間に新たに、密着度強化層を形成
することにより、シールド層の封止樹脂にに対する密着
性が改善、向上するものである。
プもしくは他の受動素子チップ部品を搭載後、該凹部を
封止し、さらに該封止領域を導体ペースト印刷によって
シールドするパッケージに於いて、従来例におけるシー
ルド層と封止樹脂との間に新たに、密着度強化層を形成
することにより、シールド層の封止樹脂にに対する密着
性が改善、向上するものである。
【０００９】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１０】
【実施例】図１は、本発明の実施例のシールド構造をリ
ードレスタイプのＩＣパッケージに適用した場合の断面
図である。図１に示すように、これらのシールド構造の
製造に当っては、まず、配線基板（１０）の凹部（１
３）内に露出する内部導体（１９）の搭載ランドパター
ンに、ＩＣチップ（１４）もしくは他の受動素子チップ
（図示せず）を導電性接着剤によりマウントし、ＩＣチ
ップ（１４）と内部導体層（１９）の他の箇所とをワイ
ヤー（１５）によりワイヤーボンィングを施して電気的
接続を行った後、封止樹脂（１６）をその樹脂面が基板
表面（回路基板の主面）と±０．０５ｍｍ程度の範囲で
一致するように充填し、封止樹脂の乾燥後の樹脂面と基
板表面とが互いに略同一平面の一部を構成するようにす
る。なお、（１２）はＧＮＤパターンであり、またコン
タクト用のスルーホールは略している図示している。
ードレスタイプのＩＣパッケージに適用した場合の断面
図である。図１に示すように、これらのシールド構造の
製造に当っては、まず、配線基板（１０）の凹部（１
３）内に露出する内部導体（１９）の搭載ランドパター
ンに、ＩＣチップ（１４）もしくは他の受動素子チップ
（図示せず）を導電性接着剤によりマウントし、ＩＣチ
ップ（１４）と内部導体層（１９）の他の箇所とをワイ
ヤー（１５）によりワイヤーボンィングを施して電気的
接続を行った後、封止樹脂（１６）をその樹脂面が基板
表面（回路基板の主面）と±０．０５ｍｍ程度の範囲で
一致するように充填し、封止樹脂の乾燥後の樹脂面と基
板表面とが互いに略同一平面の一部を構成するようにす
る。なお、（１２）はＧＮＤパターンであり、またコン
タクト用のスルーホールは略している図示している。
【００１１】しかる後、Ａｇペースト等の導電性接着剤
を少なくとも封止樹脂（１６）の一部または全部とコン
タクト用ＧＮＤパターン（２０）とを覆う領域に、例え
ば１０〜５０μｍ厚で印刷し、１５０℃３０分程度で乾
燥することにより硬化させ、密着強化層（１８）を形成
する。さらにしかる後、Ｃｕペースト等の導体ペースト
を前記密着強化層（１８）の領域の一部または全部を被
覆するように、例えば１０〜５０μｍ厚で印刷し、１５
０℃３０分程度で乾燥することにより硬化させ、シール
ド層（１７）を形成する。
を少なくとも封止樹脂（１６）の一部または全部とコン
タクト用ＧＮＤパターン（２０）とを覆う領域に、例え
ば１０〜５０μｍ厚で印刷し、１５０℃３０分程度で乾
燥することにより硬化させ、密着強化層（１８）を形成
する。さらにしかる後、Ｃｕペースト等の導体ペースト
を前記密着強化層（１８）の領域の一部または全部を被
覆するように、例えば１０〜５０μｍ厚で印刷し、１５
０℃３０分程度で乾燥することにより硬化させ、シール
ド層（１７）を形成する。
【００１２】このように、本発明では、従来例における
シールド層（１７）と封止樹脂（１６）との間に新た
に、密着度強化層（１８）を形成することにより、シー
ルド層（１７）の封止樹脂（１６）に対する密着性の向
上を図っているものである。尚、シールド層（１７）の
酸化防止の為、必要に応じてシールド層の全部を覆う領
域にソルダーレジスト等を印刷し、１５０℃１５分程度
で乾燥することにより硬化させ、保護層（２１）を形成
する。
シールド層（１７）と封止樹脂（１６）との間に新た
に、密着度強化層（１８）を形成することにより、シー
ルド層（１７）の封止樹脂（１６）に対する密着性の向
上を図っているものである。尚、シールド層（１７）の
酸化防止の為、必要に応じてシールド層の全部を覆う領
域にソルダーレジスト等を印刷し、１５０℃１５分程度
で乾燥することにより硬化させ、保護層（２１）を形成
する。
【００１３】
【発明の効果】以上説明したように、本発明のシールド
構造は、極めて軽く、薄い構造でありながら、部品搭載
面の搭載領域を覆うシールドパターンを設けた本半導体
装置の特徴を維持しつつ、該シールド層の封止面への密
着性を大巾に改善できるという効果を有する。例えば、
クロスカット試験（ＪＩＳ規格：Ｋ５４００）による試
験結果では、従来では良い結果を出すのが非常に困難で
シールド層及び保護層ともに２０μ前後の厚さで、充分
な均一性を確保しない限りは、安定した密着性が確保出
来なかったが、本発明のシールド構造によれば、１０〜
５０μ前後の膜厚でバラツキがあっても、１００％安定
な密着性が得られる。その為、ＩＣパッケージとしての
信頼性の向上が著しく、極めて安定なシールド効果を有
するＩＣパッケージの提供を可能とする。
構造は、極めて軽く、薄い構造でありながら、部品搭載
面の搭載領域を覆うシールドパターンを設けた本半導体
装置の特徴を維持しつつ、該シールド層の封止面への密
着性を大巾に改善できるという効果を有する。例えば、
クロスカット試験（ＪＩＳ規格：Ｋ５４００）による試
験結果では、従来では良い結果を出すのが非常に困難で
シールド層及び保護層ともに２０μ前後の厚さで、充分
な均一性を確保しない限りは、安定した密着性が確保出
来なかったが、本発明のシールド構造によれば、１０〜
５０μ前後の膜厚でバラツキがあっても、１００％安定
な密着性が得られる。その為、ＩＣパッケージとしての
信頼性の向上が著しく、極めて安定なシールド効果を有
するＩＣパッケージの提供を可能とする。
【図面の簡単な説明】
【図１】本発明の第一の実施例の半導体装置を示す断面
図である。
図である。
【図２】従来技術の半導体装置を示す断面図である。
１０ 配線基板 １１ 端面電極 １２ 裏面シールドパターン １３ 凹部 １４ ＩＣチップ １５ ボンディングワイヤ １６ 封止樹脂 １７ シールド層 １８ 密着度強化層 １９ 内部導体層 ２０ コンタクト用ＧＮＤパターン ２１ 保護層
Claims (2)
- 【請求項１】 内部導体層を有する配線基板の基板端部
を除く一主面の一部に凹部を形成して該内部導体層の一
部を露出させ、該凹部にＩＣチップもしくは、受動素子
チップを１つ以上搭載してボンディングワイヤ、半田、
バンプもしくは導電性接着剤により該搭載したチップと
該内部導体層の一部との接続を行った後、該凹部を非導
電性のシリコンを含有した封止樹脂により封止して、前
記封止樹脂の表面と前記配線基板の一主面とが略同一平
面を形成するようにし、前記配線基板の前記一主面に、
導体パターンパッドの一部もしくは全部とを被覆する導
電性シールドパターンを前記封止樹脂の表面上から前記
配線基板の一主面上にまたがって連続的に印刷すること
でシールド層を形成する半導体装置に於いて、該シール
ド層と前記シリコンを含有した封止樹脂との間に導電性
接着剤印刷による密着度強化層を設けたことを特徴とす
る半導体装置。 - 【請求項２】 シールド層がＣｕペーストより形成され
た層であり、密着度強化層がＡｇペーストより形成され
た層であることを特徴とする請求項１に記載された半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230730A JP2734424B2 (ja) | 1995-08-16 | 1995-08-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230730A JP2734424B2 (ja) | 1995-08-16 | 1995-08-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955597A JPH0955597A (ja) | 1997-02-25 |
| JP2734424B2 true JP2734424B2 (ja) | 1998-03-30 |
Family
ID=16912408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7230730A Expired - Fee Related JP2734424B2 (ja) | 1995-08-16 | 1995-08-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734424B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3287330B2 (ja) | 1999-04-22 | 2002-06-04 | 日本電気株式会社 | 高周波回路のシールド構造 |
| JP3822768B2 (ja) | 1999-12-03 | 2006-09-20 | 株式会社ルネサステクノロジ | Ｉｃカードの製造方法 |
| DE10002852A1 (de) * | 2000-01-24 | 2001-08-02 | Infineon Technologies Ag | Abschirmeinrichtung und elektrisches Bauteil mit einer Abschirmeinrichtung |
| JP2001339016A (ja) * | 2000-05-30 | 2001-12-07 | Alps Electric Co Ltd | 面実装型電子回路ユニット |
| US7382056B2 (en) * | 2004-04-29 | 2008-06-03 | Sychip Inc. | Integrated passive devices |
| JP4589170B2 (ja) * | 2005-04-28 | 2010-12-01 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
| WO2009037807A1 (ja) * | 2007-09-21 | 2009-03-26 | Panasonic Corporation | 電子部品パッケージとその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152781A (ja) * | 1991-06-24 | 1993-06-18 | Cmk Corp | プリント配線基板の製造法 |
| JPH0775279A (ja) * | 1993-08-31 | 1995-03-17 | Matsushita Electric Ind Co Ltd | 樹脂モールド型電動機 |
-
1995
- 1995-08-16 JP JP7230730A patent/JP2734424B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0955597A (ja) | 1997-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |