JP3822768B2 - Icカードの製造方法 - Google Patents

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    • Y10S257/922Active solid-state devices, e.g. transistors, solid-state diodes with means to prevent inspection of or tampering with an integrated circuit, e.g. "smart card", anti-tamper

Description

【0001】
【発明の属する技術分野】
本発明は、ICカードに実装されている半導体集集積回路チップの静電破壊(ESD(Electrostatic Discharge)破壊とも称する)を抑制する技術に関し、例えばマルチメディアカードなどのメモリカードに適用して有効な技術に関する。
【0002】
【従来の技術】
マルチメディアのデータ格納用として小型軽量化を実現した種々のメモリカードが提供されている。例えば、メモリとメモリコントローラをカード基板に搭載し、少ない数の信号でホスト装置とインタフェース可能にすることを特徴とするマルチメディアカードが提供されている。
【0003】
この種のメモリカードは、小型軽量化を優先させるが故に、ホスト装置に接続される接続端子をカード基板から露出させ、特別な端子保護カバーなどの機構は設けられていない。したがって、ホスト装置からメモリカードを離脱させたとき、露出端子に触れたりすると、その露出端子に接続する半導体集積回路チップが破壊される虞がある。通常、半導体集積回路チップには、入力回路の静電破壊を防止するための入力保護回路が一緒に集積されている。入力保護回路は、例えば、入力端子の入力信号振幅電圧に対して逆接続状態になるダイオードなどの素子を電源端子との間に配置して構成される。しかしながら、そのようなメモリカードは、単体で持ち運ばれたり、ホスト装置から頻繁に着脱される場合も予想され、静電破壊防止を強化することの有用性が本発明者によって見出された。
【0004】
ここで、上記メモリカードとは技術分野が異なるが、静電破壊に対する入力保護を強化する技術として、特開平10−209379号公報に記載の技術がある。これは、半導体基板上の電極層に対して静電気が放電し得る間隔(放電ギャップ)を隔てて金属配線層を形成することにより、電極層に静電気が進入したとき、その静電気を金属配線層に向かって放電させ、電極層に進入した静電気が半導体素子内部に進入するのを防止しようとするものである。また、特開平7−271937号公報には半導体集積回路チップの外に静電破壊防止のための外付けMOSFETのゲート・ソース電極間保護ダイオードを採用した回路が示されている。
【0005】
また、各種回路の過電圧保護の観点より、半導体セラミックスを用いたバリスタが提供されている。
【0006】
【発明が解決しようとする課題】
本発明者は接続端子を露出したメモリカードなどのICカードに関する静電破壊防止を強化する観点より、以下の検討を行った。
【0007】
第1に、静電破壊防止の強化に役立つエネルギー耐量を得るのに素子サイズの大きなツェナーダイオード等を半導体集積回路チップに集積すると、回路素子が微細化された中で面積効率が悪くなり、著しくコストを上昇させることが明らかになった。
【0008】
第2に、半導体集積回路チップに過電圧保護用の素子を外付けして静電破壊防止強化策を講ずる場合、半導体集積回路チップに内蔵された過電圧保護回路の特性や能力との関係を考慮しなければ静電破壊防止の実効が上がらず、また、外付け回路素子が大き過ぎたり多過ぎたりしてICカードのサイズや厚さを大きくする虞のあることが明らかにされた。上記従来技術にはそのような観点は示されていない。本明細書において過電圧とは、静電的に発生するサージ電圧若しくは過渡電圧を意味する。
【0009】
第3に、外付け回路素子による静電破壊防止強化策を講じても、取扱者の無知などによる予期せぬ扱いを受けた場合でも破壊から絶対に免れるという保証はないから、更に万全を期することが必要である。
【0010】
第4に、半導体集積回路チップの入力回路が静電破壊しても、メモリのデータだけは無事な場合も想定でき、そのような時は、メモリカードのデータリカバリを可能にすることが、データの救済という点で優れ、メモリカードの記憶媒体としての安全性も増すことができる。
【0011】
第5に、外付け回路素子による静電破壊防止強化策を講ずれば、少なくとも、その分だけカード基板上の空き領域が減り、そのような場合にも、信号線の不所望なリークによる誤動作の原因になる配線パターンの密集やボンディングワイヤの密集を避けることができる工夫も必要になる。これは、メモリカードの記憶容量を増大させるときにも必要な考慮である。
【0012】
本発明の目的は、半導体集積回路チップのコストを上昇させることなくそれに対する静電破壊防止を強化することができるICカードを提供することにある。
【0013】
本発明の他の目的は、カードのサイズや厚さを大きく変化させることなく、半導体集積回路チップに過電圧保護素子を外付けして静電破壊防止を強化することができるICカードを提供することにある。
【0014】
本発明のその他の目的は、取扱者の無知などによる予期せぬ扱いに起因した静電破壊の予防も期待できるICカードを提供することにある。
【0015】
本発明のその他の目的は、半導体集積回路チップの入力回路が静電破壊しても、メモリのデータが無事な場合には、メモリカードのデータを容易にリカバリすることが可能なICカードを提供することにある。
【0016】
本発明のその他の目的は、外付け回路素子による静電破壊防止強化策によってカード基板上の空き領域が減っても、信号線の不所望なリークによる誤動作の原因になる配線パターンの密集やボンディングワイヤの密集を避けることができるICカードを提供することにある。
【0017】
本発明の更にその他の目的は、比較的小さなサイズに比較的大きな記憶容量を持つICカードを提供することにある。
【0018】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【0019】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0020】
〔1〕半導体集積回路チップに集積された第1の過電圧保護素子との関係を考慮して静電破壊防止を強化することができる第2の過電圧保護素子を半導体集積回路チップに外付けする。すなわち、カード基板に半導体集積回路チップを有し、複数個の接続端子を露出させたICカードであって、前記接続端子は前記半導体集積回路チップの所定の外部端子に接続され、前記半導体集積回路チップには前記外部端子に接続する第1の過電圧保護素子が集積され、前記カード基板には前記接続端子に接続する第2の過電圧保護素子が実装されている。
【0021】
このとき、第1の観点によると、前記第2の過電圧保護素子は、前記第1の過電圧保護素子を上まわる電流許容能力を有する可変抵抗素子である。
【0022】
第2の観点によると、前記第2の過電圧保護素子に定格電圧よりも大きな電圧を印加することによって規定のパルス電流を流すのに必要な印加電圧は、前記第1の過電圧保護素子にとって前記規定のパルス電流よりも少ない電流しか流すことのできない電圧である。
【0023】
第3の観点によると、前記第2の過電圧保護素子は、前記第1の過電圧保護素子よりも大きな破壊電圧を有する可変抵抗素子である。
【0024】
第4の観点によると、前記第2の過電圧保護素子は、前記第1の過電圧保護素子よりも大きな容量を有する素子である。
【0025】
これにより高速サージパルスを低抵抗でバイパスすることができる。
【0026】
第5の観点によると、前記第2の過電圧保護素子の降伏電圧は前記第1の過電圧保護素子の破壊電圧よりも小さい。
【0027】
第6の観点によると、前記第2の過電圧保護素子の降伏電圧は前記第1の過電圧保護素子によって保護される回路の破壊電圧よりも小さい。
【0028】
上記何れの観点においても、第2の過電圧保護素子には、半導体集積回路チップに内蔵された第1の過電圧保護素子の特性や能力との関係が考慮されているから、それによる静電破壊防止効果を実効あるものとすることができる。
【0029】
前記第2の過電圧保護素子は、一端を前記カード基板の電源用接続端子に接続し、他端を信号用接続端子に接続してよい。この信号用接続端子は半導体集積回路チップの対応外部端子に接続されている。このとき、前記信号用接続端子から対応する第2の過電圧保護素子に至るまでの信号伝播距離は、前記信号用接続端子から半導体集積回路チップの対応外部端子に至るまでの信号伝播距離よりも短い。これにより、過電圧によって第2の過電圧保護素子が機能する前に半導体集積回路チップが過電圧による破壊的な影響を直接受けることを阻止できる。
【0030】
前記第2の過電圧保護素子には、半導体セラミックスを主体とした面実装型のバリスタ、チップダイオードアレイ、チップコンデンサ又はチップトランジスタを採用してよい。これは、第2の過電圧保護素子の実装面積若しくは占有面積を小さくすることを可能にする。面実装により製造コストを低減できる。
【0031】
ICカードとしてマルチメディアカードのようなメモリカードを想定したとき、前記半導体チップはコントローラチップであり、このコントローラチップに接続される単数又は複数個のメモリチップ(例えば不揮発性メモリチップ)が更に前記カード基板に搭載される。前記コントローラチップは外部からの指示に従って前記メモリチップに対するリード・ライト動作を制御するメモリコントロール機能を有する。
【0032】
データセキュリティー若しくは著作権保護などを考慮する場合には、前記コントローラチップには、前記メモリチップに書込むデータに対して暗号化を行い、前記メモリチップから読み出したデータに対して復号を行う機密保護機能を採用してよい。
【0033】
ICカードの製造過程においても静電破壊の防止を考慮するなら、前記接続端子に接続する第2の過電圧保護素子を前記カード基板に先に実装し、その後で、前記接続端子に前記半導体集積回路チップの所定の外部端子を接続するとよい。これにより、前記半導体集積回路チップを接続する工程で第2の過電圧保護素子による保護を受けられる。
【0034】
〔2〕カード基板に半導体集積回路チップを有し、複数個の接続端子が露出され、前記接続端子には前記半導体集積回路チップの所定の外部端子が接続され、前記半導体集積回路チップには前記外部端子に接続する第1の過電圧保護素子が集積され、前記カード基板には前記接続端子に接続する第2の過電圧保護素子が実装されたICカードに関し、前記第2の過電圧保護素子はカード基板に形成されている導電パターンに面実装で接続してよい。第2の過電圧保護素子の実装コストを低減できる。
【0035】
ICカードとしてマルチメディアカードのようなメモリカードを想定したとき、前記半導体チップはコントローラチップであり、このコントローラチップに接続される単数又は複数個のメモリチップが更に前記カード基板に搭載されることになる。このとき、前記接続端子とコントローラチップの外部端子との接続にボンディングワイヤを用い、前記コントローラチップとメモリチップとの接続にボンディングワイヤを用いてよい。これにより、前記ボンディングワイヤによる接続と同機能の多数の配線パターンをカード基板に密集させて形成しなくてもよい。コントローラチップやメモリチップの上方空間を配線に利用できる。したがって、カード基板のコスト低減に寄与することができる。
【0036】
複数個のメモリチップをボンディングワイヤでコントローラチップに並列的に接続するとき、ボンディングワイヤの引き回し長さを短くするという観点より、前記メモリチップを夫々の外部端子が露出するように位置をずらして複数個重ねられた状態で前記カード基板に実装するとよい。これにより、夫々のメモリチップを重ねずに配置する場合に比べて、コントローラチップとの距離が短くなり、ボンディングワイヤの引き回し長さが短くなる。したがって、ボンディングワイヤの不所望な接触や断線の虞を低減することができる。特にこの時、前記カード基板の前記一面の表面積は前記メモリチップ及びコントローラチップの延べ面積よりも大きくされているという条件を保つとよい。これは、カード基板の一面だけに配線層を形成するという制約条件にも充分対処できるだけの余裕スペースをカード基板に確保することができるようにするための考慮である。単にカード基板の面積を小さくするためにメモリチップを重ねて実装することとは考え方が異なる。
【0037】
〔3〕複数個のメモリチップと前記メモリチップを制御するコントローラチップとをカード基板の一面に実装して成るICカードに関し、前記メモリチップは夫々の外部端子を露出するように位置をずらして複数個重ねられた状態で前記カード基板に実装するとき、前記コントローラチップから相互に同一信号を受けるメモリチップの外部端子を、ボンディングワイヤで順次直列接続する。所謂ステッチ縫いのようなボンディング手法を採用する。コントローラチップから各外部端子に別々にボンディングワイヤで接続する場合に比べてボンディングワイヤを全体として短くでき、この点においても、ボンディングワイヤの密集による不所望な接触や断線の虞を低減することができる。
【0038】
また、複数個のメモリチップと前記メモリチップを制御するコントローラチップとをカード基板の一面に実装して成るICカードに関し、前記メモリチップを夫々の外部端子を露出するように位置をずらして複数個重ねられた状態で前記カード基板に実装するとき、前記メモリチップのチップ選択信号入力用の外部端子を不揮発性メモリチップの外部端子配列の端に位置させて、夫々別々にボンディングワイヤで前記コントローラチップに接続する。複数個のメモリチップが別々にチップ選択されるべき構成では、チップ選択信号入力用の外部端子はコントローラチップのチップ選択信号出力用外部端子に別々に接続されていなければならず、前記ステッチボンディングのような手法を採用できないが、チップ選択用外部端子はメモリチップの端に配置されているから、その他のボンディングワイヤに邪魔されずに必要な接続を採ることが容易になる。
【0039】
〔4〕カード基板に実装されるメモリチップ及びコントローラチップ等の配列に関しては、列状の配列を採用してよい。即ち、メモリチップはコントローラチップに接続され、カード基板に形成された接続端子は前記コントローラチップの所定の外部端子に接続され、前記コントローラチップには前記外部端子に接続する第1の過電圧保護素子が集積され、前記カード基板には前記接続端子に接続する第2の過電圧保護素子が実装されている。そして、前記接続端子から離れる距離を、前記第2の過電圧保護素子、コントローラチップ、複数個のメモリチップの順に大きくして、それらを前記カード基板の一辺から対向辺に向けて列状に配置する。この列状配置により、最終的に過電圧を逃がすための第2の過電圧保護素子が過電圧印加端である接続端子に最も近く、データを格納したメモリチップが最も遠くなり、半導体チップの静電破壊防止という観点、そして、データ保護という観点において、高い信頼性を得ることができる。
【0040】
この場合にも前述と同様に、前記メモリチップを夫々の外部端子が露出するように位置をずらして重ねられた状態で前記カード基板に実装してよい。
【0041】
カード基板に実装されるメモリチップ及びコントローラチップ等の配列は列状配列に限定されない。前記カード基板の隣接2辺の内の一方の辺に沿って前記複数個の接続端子が配列されているとき、前記隣接2辺の他方の辺に長手方向を沿わせてメモリコントローラを配置し、前記複数個のメモリチップを前記接続端子の配列方向とは略直角な向きに並列させる。カード基板から露出される接続端子は前記コントローラチップの所定の外部端子に接続され、前記コントローラチップには前記外部端子に接続する第1の過電圧保護素子が集積され、前記メモリチップは前記コントローラチップに接続される。接続端子とコントローラチップとをカード基板の隣接2辺に寄せて配置するレイアウト構成によれば、メモリチップの実装密度若しくは実装個数を増やすことが容易になる。前記メモリチップは、夫々の外部端子を露出するように位置をずらした状態で複数枚重ねられた第1グループと、同様に複数枚重ねられた第2グループとに分けられた状態で並列すれば、ICカードの高さも抑えることが容易になる。前記カード基板には前記接続端子に接続する第2の過電圧保護素子を前記接続端子の配列方向に沿って実装してよい。
【0042】
〔5〕カード基板の両面に導電パターンを形成してICカードを構成する場合に、導電パターンの接続には一般にカード基板を貫通するスルーホールを利用することができる。このとき、前記スルーホールは、前記半導体集積回路チップと共にカード基板の他面を覆うモールド領域から外に配置するとよい。圧力をかけてモールドを行うとき、モールド樹脂がスルーホールを介してカード基板の裏側に漏れる虞を排除することができる。
【0043】
ICカードから露出される接続端子にスルーホールを形成する場合、当該スルーホールを前記接続端子の摺動面に対して偏倚した位置に形成するとよい。これにより、ICカードを装着スロットから着脱しても、スロットの端子はスルーホールに摺接せず、機械的な力を作用することはないから、接続端子のパターンにスルーホールからクラックが入ったりして損傷する虞を未然に防止することができる。
【0044】
カード基板の一面に複数個の接続端子が露出され、前記カード基板の他面に半導体集積回路チップが実装され、前記接続端子に前記半導体集積回路チップの所定の外部端子が接続され、前記半導体集積回路チップには前記外部端子に接続する第1の過電圧保護素子が集積され、前記カード基板の他面には前記接続端子に接続する第2の過電圧保護素子が実装されたICカードに関し、前記半導体集積回路チップ及び第2の過電圧保護素子と共にカード基板の他面を金属キャップで覆うとよい。また、この金属キャップは板金の絞り、鍛造法、ダイキャスト法で形成することができる。これにより、樹脂キャプに比べて、EMI(Electro Magnetic Interference:電磁波妨害)対策になり、機械的な締め付けによる封止や高温のキャプ封止も可能になる。樹脂キャップにおいても、フェライト等の電磁波吸収材料を混合することもできる。ESD対策としてはカーボン等の導電粒子を混合できる。
【0045】
カード基板近傍で生ずる静電気放電による影響を緩和するためにカード基板に導電性シールドパターンを採用してよい。即ち、カード基板の一面に複数個の接続端子が露出され、前記カード基板の他面に半導体集積回路チップが実装されたICカードであって、前記接続端子は前記半導体集積回路チップの所定の外部端子に接続され、前記半導体集積回路チップには前記外部端子に接続する第1の過電圧保護素子が集積され、前記カード基板の他面には前記接続端子に接続する第2の過電圧保護素子が実装され、前記カード基板の一面には前記接続端子を除く領域に導電性シールドパターンを形成し、前記導電性シールドパターンをグランド電源供給用の前記接続端子に接続し、又はどの接続端子とも非接触にする。前記導電性シールドパターンは静電気を分散させる。
【0046】
〔6〕ICカード取扱者の無知等による予期せぬ扱いを受けたときの静電破壊の予防という観点から、複数個の接続端子を露出させて半導体集積回路チップを実装してあるICカードの表面に、当該ICカードを指で持つ位置を明示するための表示(例えば着脱時に指で持つ位置に印刷した指の形の表示)を設けておく。また、ICカードの表面に前記接続端子に触れないように促す注意書きを設ける。さらに、ICカードを包装した包装材に、ICカードの前記接続端子に触れないように促す注意書きを設けておく。
【0047】
〔7〕記憶データのリカバリという観点に着目したICカードは、複数個の接続端子を露出させ、カード基板に複数個のメモリチップと前記メモリチップを制御するコントローラチップとを実装し、前記接続端子は前記コントローラチップの第1群の外部端子に接続され、前記メモリチップは前記コントローラチップの第2群の外部端子に接続され、前記第2群の外部端子に接続するデータ評価用端子を前記カード基板に形成しておく。
【0048】
上記によれば、コントローラチップが静電破壊等によってメモリコントロール動作不可能にされたとき、外部から前記データ評価用端子を介し前記メモリチップを直接アクセス制御することができる。これにより、コントローラチップが破壊されても、メモリチップにデータが残っていれば、これを容易に回復することができる。
【0049】
前記コントローラチップの第2群の外部端子に含まれる出力端子を高出力インピーダンス状態に制御する制御端子を前記カード基板に更に設けてよい。破壊されたコントローラチップが不所望な信号出力状態にされた場合にこれを容易に解消することができる。
【0050】
前記コントローラチップは、前記メモリチップに書込むデータに対して暗号化を行い、前記メモリチップから読み出したデータに対して復号を行う機密保護機能を有する場合がある。この場合には、データの回復は、ICカードのメーカ若しくはその許可を得た者等が、メモリチップから読み出したデータを復号して、データの回復を図ることになる。
【0051】
〔8〕前記データ評価用端子を備えたICカードに対するデータリカバリの最もシンプルな手法は、前記コントローラチップによるメモリチップの制御を不可能な状態にする第1処理と、前記データ評価用端子からメモリチップを制御してデータを読み出す第2処理と、を含む。コントローラチップが前記機密保護機能を有する場合を想定したときのデータリカバリ方法は、前記コントローラチップの前記第2群の外部端子に含まれる出力端子を高出力インピーダンス状態に制御する第1処理と、前記データ評価用端子からメモリを制御してデータを読み出す第2処理と、前記第2処理で読み出したデータを復号する第3処理と、前記第3処理で復号したデータを別のICカードに書き込む第4処理と、を含む。
【0052】
これにより、半導体集積回路チップの入力回路が静電破壊しても、メモリのデータが無事な場合には、メモリカードのデータを容易にリカバリすることができる。
【0053】
【発明の実施の形態】
《バリスタによる静電破壊防止機能の強化》
先ず、バリスタなどの外付け回路素子によって半導体集積回路に対する静電破壊防止機能を強化するための原理的な構成について説明する。
【0054】
図1には本発明に係るICカードの一例が一つの接続端子に関して示されている。同図に示されるICカードは、カード基板1に半導体集積回路チップ2を有し、代表的に示された接続端子3を露出させている。接続端子3はICカードが着脱されるホスト装置に当該ICカードを電気的に接続するためのインタフェース端子である。
【0055】
前記接続端子3は前記半導体集積回路チップ2の所定の外部端子4に接続されている。外部端子4は例えば入力端子であり、信号線5を介して例えば入力回路初段のCMOSインバータに接続されている。CMOSインバータは回路のグランド端子Vssと電源端子Vccとの間に直列配置されたpチャネル型の電界効果トランジスタ(単位MOSトランジスタとも記す)Q1及びnチャネル型のMOSトランジスタQ2によって構成される。前記半導体集積回路チップ2には前記外部端子4に接続する第1の過電圧保護素子としてダイオード7,8、サイリスタ9及びクランプMOSトランジスタQ5が集積され、前記カード基板1には前記接続端子3に接続する第2の過電圧保護素子としてバリスタ11が実装されている。前記ダイオード7,8、サイリスタ9及びクランプMOSトランジスタQ5は入力保護回路6を構成する。
【0056】
尚、MOSトランジスタのソード及びドレインは動作電圧の向きに応じて相対的に決る概念であるが、本明細書では便宜上、動作電源Vss,Vccによる通常動作状態で決まる名称を端子の名称として用いる。
【0057】
前記ダイオード7のアノードは入力信号線4に、カソードは電源端子Vccに接続され、他方のダイオード8のカソードは入力信号線4に、アノードはグランド端子Vssに接続されている。サイリスタ9はpnpトランジスタQ3とnpnトランジスタQ4とによって等価的に構成され、アノードが入力信号線4に、カソードがグランド端子Vssに接続される。MOSトランジスタQ5はゲート・ソースがグランド端子Vssに、ドレインが入力信号線4に接続された、所謂ダイオード接続形態のクランプMOSトランジスタである。
【0058】
12,13は入力保護抵抗である。Q6,Q7はゲート・ソースが接続された所謂ダイオード接続形式のpチャネル型クランプMOSトランジスタ、nチャネル型クランプMOSトランジスタである。前記クランプMOSトランジスタQ6,Q7は、前記入力保護回路6から過電圧が漏れてきた場合に対処しようとする補助的な機能を有する回路素子であり、単独では第1の過電圧保護素子となり得ないが、他の回路素子と協働で過電圧保護素子となり得るものである。
【0059】
接続端子3には正常状態においてグランド電圧Vssから電源電圧Vccの間の電圧振幅を有する信号が入力される。このとき、前記ダイオード7,8、サイリスタ9、クランプMOSトランジスタQ5,Q6,Q7は全て逆接続状態になっている。
【0060】
静電放電などによって接続端子3に正極性の過電圧が印加されると、ダイオード7が順方向接続状態になり、また、サイリスタ9のアノードが順方向素子電圧を超えてオン状態にされ、これによって過電圧は電源電圧Vcc、グランド電圧Vssに流れ込んで、後段への伝達が阻止若しくは緩和される。クランプMOSトランジスタQ6はその正極性の過電圧が僅かに漏れてきてもオン動作して電源電圧Vccに逃がそうとする。
【0061】
一方、静電放電等で接続端子3に負極性の過電圧が印加されると、今度は、ダイオード8が順方向接続状態になり、また、クランプMOSトランジスタQ5がオン状態にされ、これによって過電圧はグランド電圧Vssに流れ込んで、後段への伝達が阻止若しくは緩和される。クランプMOSトランジスタQ7はその負極性の過電圧が僅かに漏れてきてもオン動作してグランド電圧Vssに逃がそうとする。
【0062】
前記バリスタ11は入力保護回路6の上記過電圧素子動作が限界に達する前に過電圧素子動作に入ることができるように設定された回路素子であり、静電破壊防止機能若しくは過電圧保護機能を強化しようとするものである。前記バリスタ11は、ツェナーダイオードなどをバック・ツー・バックで接続した回路と等価若しくは置き換え可能である。
【0063】
ここでは、バリスタ11には半導体セラミックを用いた積層チップバリスタを採用する。このバリスタ11は、図2の軸断面図に例示されるように、面実装可能な小さなチップ状を呈し、両端に導電性の側面電極20,21を有し、一方の側面電極20には他方の側面電極21に向けて一対の層間電極22,23が設けられ、他方の側面電極21には前記一対の層間電極22,23の間に位置させた別の層間電極24が前記一方の側面電極20に向けて設けられ、側面電極20,21及び層間電極22,23,24の間は半導体セラミックス25で満たされている。
【0064】
図3には前記バリスタ11の特性が示されている。バリスタ11は可変抵抗素子であり、図3の電流−電圧(I−V)特性を有し、通常の正常使用状態では、50μAのような漏れ電流以下で動作し、実使用、即ち、接続端子3からの信号入力に影響を与えない。この状態は、デバイスとして種々提供されているバリスタのデータシートなどに記述されている固有の定格電圧(使用電圧とも称される)Vwm以下で使用することによって得られる。半導体集積回路チップに異常な高電圧が入り始めると、比較的低い電圧では半導体集積回路チップ内部の入力保護回路が働き始めるが、過電圧に対して、入力保護回路のダイオードなどの過電圧保護素子の電流許容能力が足りなくなって、電流が飽和する。これによってバリスタ11の動作電流が流れ始める。そうすると、過電圧が降伏電圧(Vb)近辺に達すると、電圧は電流によらず殆ど一定になるような低抵抗になり、それ以上の過渡大電圧に対しては、クランプ電圧(Vc)を理論上の限界とし、高いエネルギー許容値で半導体集積回路チップの静電破壊を防止する。
【0065】
例えば、エネルギー耐性レベルが0.2J(ジュール)のバリスタ11を外付けしたICカードに、内蔵半導体集積回路チップの静電破壊耐性である数百ボルト〜2キロボルトをはるかに超える10キロボルト(10kV)を1000Aで10ナノ秒(10nS)印加した場合を想定する。このときのエネルギー量は10kV×1000A×10nS=0.1Jであり、このエネルギー量はバリスタ11の前記エネルギー耐性レベル以下であるから、静電破壊は防止される。
【0066】
図3においてクランプ電圧Vcは規定パルス電流、例えば1Aを8.20秒流すときの端子電圧(側面電極間の電圧)として、降伏電圧Vbは例えば1mAの電流を流すときの端子電圧として、規定することができる。定性的に説明すると、降伏電圧Vbはその範囲で直流を印加してもI−V特性の可逆性を容易に維持できる電圧として定義できる。クランプ電圧Vcはそれを何回か超えると破壊に至る可能性が極めて高く或いは破壊に至るような電圧として定義できる。
【0067】
上記バリスタ11の特性は、入力保護回路6の過電圧保護素子の特性を考慮すると、次のように規定することができる。
【0068】
第1に、バリスタ11は、入力保護回路6のダイオード7,8、サイリスタ9、クランプMOSトランジスタQ5、更にはクランプMOSトランジスタQ6,Q7を上まわる電流許容能力を有する可変抵抗素子として規定することができる。
【0069】
第2に、前記バリスタ11に定格電圧よりも大きな電圧を印加することによって規定のパルス電流を流すのに必要な印加電圧、例えば降伏電圧Vb又はその近傍の電圧は、前記入力保護回路6のダイオード7,8、サイリスタ9、クランプMOSトランジスタQ5、更にはクランプMOSトランジスタQ6,Q7にとって、仮に破壊しないなら、前記規定のパルス電流よりも少ない電流しか流すことのできない電圧である。
【0070】
第3に、前記バリスタ11は、前記入力保護回路6のダイオード7,8、サイリスタ9、クランプMOSトランジスタQ5、更にはクランプMOSトランジスタQ6,Q7よりも大きな破壊電圧を有する可変抵抗素子である。
【0071】
第4に、前記バリスタ11は、前記入力保護回路6のダイオード7,8、サイリスタ9、クランプMOSトランジスタQ5、更にはクランプMOSトランジスタQ6,Q7よりも大きな浮遊容量を有する可変抵抗素子である。図2の構造より理解されるように、電源端子に用いる場合は、半導体セラミックスは誘電体ではないが比較的大きな容量性分を持つことは明らかである。このような浮遊容量成分は過渡電圧の変化を緩和するように作用するから、大きい方が静電破壊防止に役立つ。信号端子に用いる場合は高速な信号に応答できるよう、許容範囲内での低容量化が必要である。
【0072】
第5に、前記バリスタ11の降伏電圧は前記入力保護回路6のダイオード7,8、サイリスタ9、クランプMOSトランジスタQ5、更にはクランプMOSトランジスタQ6,Q7の破壊電圧よりも小さい。バリスタ11は入力保護回路6が破壊する前に降伏して過電圧を逃がすことができる。
【0073】
第6に、前記バリスタ11の降伏電圧は前記入力保護回路6のダイオード7,8、サイリスタ9、クランプMOSトランジスタQ5、更にはクランプMOSトランジスタQ6,Q7によって保護される回路、例えばMOSトランジスタQ1,Q2から成るCMOSインバータ回路の破壊電圧よりも小さい。
【0074】
上記説明したように、バリスタ11には、半導体集積回路チップ2に内蔵された入力保が回路6を構成するダイオード7,8などの過電圧保護素子の特性や能力との関係が考慮されているから、バリスタ11による静電破壊防止効果を実効あるものとすることができる。
【0075】
前記接続端子3からバリスタ11に至るまでの信号伝播距離は、前記接続端子3から半導体集積回路チップ2の対応外部端子4に至るまでの信号伝播距離よりも短くされている。これにより、過電圧によってバリスタ11が機能する前に半導体集積回路チップ2が過電圧による破壊的な影響を直接受けることを阻止できる。
【0076】
前記バリスタ11には、半導体セラミックスを主体とした面実装型のバリスタを採用しているから、バリスタ11の実装面積若しくは占有面積を小さくすることが可能になる。この面実装によりICカードの製造コストを低減できる。
【0077】
《マルチメディアカードへの適用》
次に、前記バリスタ11を用いたICカードをマルチメディアカードに適用した具体例を説明する。
【0078】
図4にはマルチメディアカードの接続端子に対するバリスタの接続態様が例示されている。マルチメディアカードは、その標準化団体による仕様によれば、24mm×32mm×1.4mmのカード寸法を有する。カード基板1には、接続端子として、チップセレクト信号CSを入力する接続端子3a、コマンドCMDを入力する接続端子3b、クロック信号CLKを入力する接続端子3c、データDATを入出力する接続端子3d、電源電圧Vccが供給される接続端子3e、及びグランド電圧Vssが供給される2個の接続端子3f,3gを有する。それら接続端子3a〜3gは、図の30で示される領域に実装されている図示を省略するコントローラチップや不揮発性メモリチップに接続されている。尚、図4における接続端子3a〜3gの配置は実際のマルチメディアカードとは相違させて図示してある。
【0079】
前記カード基板1には前記接続端子3a〜3eと接続端子3e,3gとの間に夫々バリスタ11a〜11eが実装されている。図4においてバリスタは対応端子に1個づつ設けられているが、複数個直列に接続して用いてもよい。
【0080】
特に電源電圧Vccを受ける接続端子3eに配置されたバリスタ11eはバイパスコンデンサとしての機能させるものであるから、バイパスコンデンサに置き換えても、或いは図4のように更にバイパスコンデンサ31を並列させてもよい。
【0081】
図5には回路素子実装状態を主にして前記マルチメディアカードの構成を平面的に例示してある。図6はその縦断面図である。カード基板1はガラスエポキシ樹脂などで構成され、そのカード基板1の裏面には前記接続端子3a〜3gが導電パターンで形成されている。カード基板1の表面には、配線パターンや導電パターンを介して前記バリスタ11a〜11e、コントローラチップ33、不揮発性メモリチップ34a,34bが実装されている。図において、36はスルーホール40を介して対応する接続端子3a〜3gに接続された導電パターン、35はバリスタ11a〜11eの一端をグランド電圧Vssに接続するための配線パターンである。バリスタ11a〜11eは配線パターン35と接続端子3a〜3eとに差し渡して面実装さてている。
【0082】
図において38,39はボンディングパターン、37は対応するボンディングパターン38と導電パターン36とを接続する配線パターンである。前記導電パターン38とコントローラチップ33の対応する外部端子50とはボンディングワイヤ41で接続され、コントローラチップ33の外部端子51と対応するボンディングパターン39とはボンディングワイヤ42で接続される。ボンディングパターン39と一方の不揮発性メモリチップ34aの対応外部端子52aとの接続はボンディングワイヤ43aで接続され、ボンディングパターン39と他方の不揮発性メモリチップ34bの対応外部端子52bとの接続はボンディングワイヤ43bで接続される。半導体集積回路チップは所謂ベアチップであり、それらの前記外部端子50,51,52a,52bは、アルミニウム、アルミニウム合金や銅等のボンディングパッドである。
【0083】
前記不揮発性メモリチップ34a,34bは例えば電気的に書き換え可能なフラッシュメモリチップである。フラッシュメモリチップは、例えばコントロールゲート、フローティングゲート、ソース及びドレインを持つ不揮発性メモリセルトランジスタをマトリクス配置したメモリセルアレイを有し、外部から供給されるコマンドとアドレスにしたがって、データ読み出し、消去、書込み、ベリファイなどの動作を行うようになっている。このフラッシュメモリチップで成る不揮発性メモリチップ34a,34bは、外部端子52a,52bとして、チップ選択を指示するチップイネーブル信号(チップ選択信号とも称する)/CEの入力端子、書込み動作を指示するライトイネーブル信号/WEの入力端子、入出力端子I/O0〜I/O7、入出力端子I/O0〜I/O7をコマン・データの入出力又はアドレスの入力の何れに用いるかを指示するコマン・データイネーブル信号/CDEの入力端子、出力動作を指示するアウトプットイネーブル信号/OEの入力端子、データラッチタイミングを指示するクロック信号/SCの入力端子、書込み動作中かを外部に指示するレディ・ビジー信号R/Bの出力端子、リセット信号/RESの入力端子を有する。
【0084】
前記コントローラチップ33は外部からの指示に従って前記不揮発性メモリチップ34a,34bに対するリード・ライト動作を制御し、更に、データセキュリティー若しくは著作権保護などを考慮して、前記不揮発性メモリチップ34a,34bに書込むデータに対して暗号化を行い、前記不揮発性メモリチップ34a,34bから読み出したデータに対して復号を行う機密保護機能を備えている。
【0085】
コントローラチップ33の外部端子50は、接続端子3a〜3gの入出力機能に対応され、マルチメディアカードの選択動作を指示するセレクト信号CSの入力端子、マルチメディアカードの動作を指示するコマンドCMDをシリアル入力する入力端子、外部端子50の信号入出力動作の同期信号と見なされるクロック信号CLKの入力端子、シリアルでデータDATを入出力する端子、及び電源電圧Vccとグランド電圧Vssの入力端子とされる。コントローラチップ33には、前記外部端子50の内、入力端子に対応して図1で説明した入力保護回路6及びクランプMOSトランジスタQ6,Q7も集積されている。
【0086】
コントローラチップ33におけるメモリアクセスのための外部端子51として、不揮発性メモリチップ34aに対するチップ選択信号/CE0の出力端子、不揮発性メモリチップ34bに対するチップ選択信号/CE1の出力端子を有し、更に前記不揮発性メモリチップ34a,34bの外部端子に対応され且つそれとは入出力方向が逆にされた外部端子を有する。
【0087】
《ボンディングワイヤ接続》
上述のように、前記接続端子3a〜3gとコントローラチップ33の外部端子50との接続にボンディングワイヤ41を用い、前記コントローラチップ33と不揮発性メモリチップ34a,34bとの接続にボンディングワイヤ43a,43bを用いることにより、前記ボンディングワイヤによる接続と同機能の多数の配線パターンをカード基板1に密集させて形成しなくてもよい。コントローラチップ33や不揮発性メモリチップ34a,34bの上方空間を配線に利用できる。要するに、ボンディングワイヤの空中配線により、基板配線を簡略化することが可能になる。したがって、カード基板1のコスト低減に寄与することができる。
【0088】
《重ねずらし実装》
図5の構成では2個の不揮発性メモリチップ34a,34bをボンディングワイヤでコントローラチップ33に並列的に接続している。このとき、前記不揮発性メモリチップ34a,34bを夫々の外部端子52a,52bが露出するように位置をずらして重ねた状態で前記カード基板1に実装してある。これにより、夫々の不揮発性メモリチップ34a、34bを重ねずに配置する場合に比べて、コントローラチップ33との距離が短くなり、ボンディングワイヤ43a,43bの引き回し長さが短くなる。したがって、ボンディングワイヤの不所望な接触や断線の虞を低減することができる。複数個の不揮発性メモリチップを積層するときのずらし量は、上層チップのボンディング用外部端子の下には一つ下層のチップが存在できる範囲で決めればよい。ボンディング用外部端子の下に下層のチップが存在していないと、ボンディング時の機械的な力によるチップ損傷の虞があるからである。
【0089】
特にこの時、前記カード基板1の前記一面の表面積は前記不揮発性メモリチップ34a,34b及びコントローラチップ33の延べ面積よりも大きくされているという条件を満足している。これは、カード基板の一面だけに配線層を形成するという制約条件にも充分対処できるだけの余裕スペースをカード基板1に確保することができるようにするための考慮である。単にカード基板1の面積を小さくするために不揮発性メモリチップを重ねて実装するのとは考え方が異なっている。
【0090】
《列状レイアウト》
図5の例ではカード基板1に実装される不揮発性メモリチップ34a,34b及びコントローラチップ33等の配列に関しては、列状の配列を採用している。即ち、バリスタ11a〜11e、コントローラチップ33、複数個のメモリチップ34a,34bの順に、前記マルチメディアカードの接続端子3a〜3gから離れる距離を大きくして、それらを前記カード基板1の一辺から対向辺に向けて列状に配置してある。この列状配置により、最終的に過電圧を逃がすための第2のバリスタ11a〜11eが過電圧印加端である接続端子3a〜3gに最も近く、データを格納した不揮発性メモリチップ34a,34bが最も遠くなり、高速パルスのサージ吸収に効果があるため、前記バリスタ11a〜11eによるコントローラチップ33の静電破壊防止の強化という点、そして、不揮発性メモリチップ34a,34bの記憶データ保護という点において、高い信頼性を得ることができる。
【0091】
《接続端子に対するスルーホールの偏倚》
図5に示されるようにスルーホール40は接続端子3a〜3gに対して偏倚した位置に設けられている。即ち、図7の(A)に詳細が例示されるように、ICカードから露出される接続端子3aにスルーホール40を形成する場合、当該スルーホール40を前記接続端子3aの摺動面に対して偏倚した位置に形成する。偏倚させる位置は図7の(B)であってもよい。これにより、ICカードを装着スロットから着脱しても、スロットの端子40Aはスルーホール40に摺接せず、スルーホール40には機械的な力が作用されることはないから、接続端子3aのパターンにスルーホール40からクラックが入ったりスルーホール孔周辺が摩耗等して損傷する虞を未然に防止することができる。
【0092】
《モールド領域外にスルーホール形成》
図6において、前記コントローラチップ33及び不揮発性メモリチップ34a,34bは全体として熱硬化性性樹脂55でモールドされている。バリスタ素子はモールド内に持ち込むことも、モールド外に設けることも可能である。このとき、熱硬化性樹脂55によるモールド領域にはスルーホール40を含まないようになっている。したがって、圧力をかけてモールドを行うとき、モールド樹脂55がスルーホール40を介してカード基板1の裏側に漏れて、モールド不良を生ずるような虞を排除することができる。
【0093】
《金属キャップ》
図6において、モールド外にバリスタを設けた場合のバリスタ11a〜11e、コントローラチップ33及び不揮発性メモリチップ34a,34bが実装されているカード基板1の表面は金属キャップ56で覆われている。これにより、樹脂キャプに比べて、EMI(Electro Magnetic Interference:電磁波妨害)対策になり、機械的な締め付けによる封止や高温のキャプ封止も可能になる。
【0094】
図25には前記金属キャップ56の構造が数種類示されている。(A)は1個ずつ分離して鍛造で製造された場合を示し、ラベル貼付け用の僅かな段差部も形成されている。(B)は鍛造後に打ち抜きで1個ずつ分離して製造した場合を示す。(C)は板金絞り込みで製造した場合を示す。(D)は(C)の板金絞り込みにて製造された金属キャップを裏から見た斜視図である。コーナー部は絞り込み加工時にしわがよるので、予め切欠きが形成されている。
【0095】
《ステッチボンディング》
図8には不揮発性メモリチップの接続にステッチボンディングを適用したマルチメディアカードが部分的に示される。図9はステッチボンディング部分の縦断面図である。図5と同様に、前記不揮発性メモリチップ34a,34bが夫々の外部端子52a,52bを露出するように位置をずらして複数個重ねられた状態で前記カード基板1に実装されており、このとき、前記コントローラチップ33から相互に同一信号を受ける不揮発性メモリチップの外部端子52a,52bを、ボンディングワイヤ57で順次直列接続してある。所謂ステッチ縫いのようなボンディング手法、即ちステッチボンディングが採用されている。図5のように、コントローラチップ33から各外部端子52a,52bに別々にボンディングワイヤ43a,43bで接続する場合に比べて、ボンディングワイヤを全体として短くすることができ、かつ、ボンディングパターン領域でのボンディングワイヤ数を低減でき、この点においても、ボンディングワイヤの密集による不所望な接触や断線の虞を低減することができる。尚、不揮発性メモリチップ34a,34bに対するチップ選択は別々に行わなければならないから、チップ選択信号/CE0,/CE1を伝達するためのボンディングワイヤ43a,43bにはステッチボンディングを採用できず、図5と同じボンディング形式のままにされている。
【0096】
ステッチボンディングを行う場合、使用するワイヤボンダのボンディング形式によって、ボンディングパッド52aに対するボンディング方法が異なる。図10の(A)はネールヘッドボンディングを利用する場合であり、この時、ワイヤボンダの構造上、ボンディングワイヤ終端は三日月状に引き千切られるから、次のボンディング基点は終点とは別の位置に設定されなければならない。したがって、必然的に複数本に分断されたボンディングワイヤ57,57によってステッチボンディングが完了される。これに対して、図10の(B)はウェッジボンディングを利用する場合であり、これをサポートするワイヤボンダを用いるとボンディングワイヤを途中で切らずに次々に別の位置でボンディングを行うことができる。したがって、この方式によれば1本のボンディングワイヤ57でステッチボンディングを行うことができる。
【0097】
図11には不揮発性メモリチップの4枚スタック構造のマルチメディアカードの構成を平面的に例示してある。図12はその縦断面図である。4枚スタックの場合も不揮発性メモリチップ34a〜34dを外部端子52a〜52dを露出するように位置をずらして重ねられた状態で前記カード基板1に実装されている。このとき、前記コントローラチップ33から相互に同一信号を受ける不揮発性メモリチップ34a〜34dの外部端子52a〜52dは、前記ステッチボンディングと同様に、ボンディングワイヤ60で順次直列接続してある。尚、不揮発性メモリチップ34a〜34dに対するチップ選択は別々に行わなければならないから、チップ選択信号/CE0〜/CE3を伝達するためのボンディングワイヤ43a〜43dにはステッチボンディングを採用せず、図5と同じボンディング形式のままにされている。ただし、チップ選択信号をIDコマンド化すればステッチボンディング化することも可能である。
【0098】
《シールドパターン》
図11の構成では、カード基板1の近傍で生ずる静電気放電による影響を一層緩和するためにカード基板1に図12で示す導電性シールドパターン61を採用してある。即ち、カード基板1における接続端子3a〜3gの露出面に、幅広の導電性シールドパターン61が形成されている。この導電性シールドパターン61は、特に制限されないが、グランド電源Vss供給用の前記接続端子3f、3gに接続され、或いは比較的表面積が大きいからそのままフローティングにしてもよい。この導電性シールドパターン61は静電気を分散させることができる。
【0099】
《チップ端にCS入力端子》
図11に示されるように、複数個の不揮発性メモリチップ34a〜34dをずらしてスタックした構造において、前記不揮発性メモリチップ34a〜34dの外部端子52a〜52dのうちチップ選択信号/CE0〜/CE3の入力端子を不揮発性メモリチップ34a〜34dの夫々の外部端子配列の端に位置させて、夫々別々にボンディングワイヤ43a〜43dで前記コントローラチップ33の外部端子51に接続している。図8のスタック構造も全く同じである。図8及び図11に示されるように、複数個の不揮発性メモリチップが別々にチップ選択されるべき構成では、不揮発性メモリチップの外部端子のうちチップ選択信号入力用の外部端子はコントローラチップ33のチップ選択信号出力用外部端子51に別々に接続されなければならず、この部分に前記ステッチボンディングのような手法を採用することができなくても、前述のようにチップ選択信号入力用の外部端子は不揮発性メモリチップの端に配置されているから、その他のボンディングワイヤに邪魔されずに必要な接続を採ることが容易である。不揮発性メモリチップのスタック数が多いほど、その効果は顕著になる。尚、図5のように、不揮発性メモリチップのスタック数が2枚のとき、精度の高いワイヤボンダを利用すれば1個のボンディングパターンから並列して2本のボンディングワイヤを引き出すことが容易である場合に、ステッチボンディングを採用していないときにも、チップ端にチップ選択信号入力用外部端子を配置する構成を採用しても何ら不都合はない。
【0100】
《スタックした不揮発性メモリチップの複数グループ化実装》
図13にはマルチメディアカードの更に別の例を示す。図14はその部分的な縦断面図である。図13に示されるマルチメディアカードは、不揮発性メモリチップを2枚づつスタックしたものをカード基板1に2組実装し、一面だけに前記接続端子と共に配線パターン及びボンディングパターンを形成した単相配線のカード基板1を利用するように構成したものである。この構造は、基板に半導体ベアチップを実装する所謂COB(Chip On Board)構造が適用されている。
【0101】
図13において、接続端子3a〜3g、配線パターン35,37、ボンディングパターン38、ボンディングパターン39A,39C及び配線パターン39Bはカード基板1の搭載側に全て形成されている。前記接続端子3a〜3gと配線パターン35はカード基板1に形成した開口から表面に露出して、バリスタ11a〜11eを接続可能になっている。同様に、前記ボンディングパターン38,39A,39Cも、カード基板1に形成した開口から表面に露出して、コントローラチップ33の外部端子50,51、不揮発性メモリチップ34a〜34dの外部端子52a〜52dにボンディング可能にされている。図13では、ボンディングパターン39Aと不揮発性メモリチップ34a,34bの外部端子52a,52bとのボンディング、そして、ボンディングパターン39Cと不揮発性メモリチップ34c,34dの外部端子52c,52dとのボンディングにステッチボンディングを採用していないが、チップ選択信号を除いて図8と同様のステッチボンディングを採用してもよい。
【0102】
図13のように不揮発性メモリチップを2枚づつスタックしたものをカード基板1に2組実装すると、図11のような4枚スタック構造に比べて厚さ寸法を小さくできる。したがって、不揮発性メモリチップを4枚づつスタックしたものをカード基板1に2組実装すれば、図11のような4枚スタック構造と同じ厚さで2倍の記憶容量を得ることができる。
【0103】
更に、複数個の接続端子3a〜3gがカード基板1の一辺に沿って配列されているとき、その隣の辺に長手方向を沿わせてカードコントローラ33を配置し、前記接続端子3a〜3gの配列方向とは略直角な向きに前記不揮発性メモリチップを並列させれば、カード基板1の板面に対して効率的に不揮発性メモリチップの実装が可能になる。
【0104】
前記分割スタック構造、そして、カード基板1の2辺に寄せて接続端子3a〜3gとコントローラチップ33とを配置する構造の夫々により、規定サイズのカード基板に不揮発性メモリチップを実装する密度を上げ、若しくは実装個数を増やすことが容易になる。
【0105】
図15には前記分割スタック構造とカード基板の隣接2辺に寄せて接続端子とコントローラチップとを配置する構造とを適用した別のマルチメディアカードの例が示される。同図の例は、カード基板1の両面に前記接続端子と共に配線パターン及びボンディングパターンを形成した点と、スタックした不揮発性メモリチップの向きが揃えられている点で図13と相違される。
【0106】
図15において、接続端子3a〜3g、配線パターン39Bはカード基板の裏面に形成され、配線パターン35,37、ボンディングパターン38、ボンディングパターン39A,39Cはカード基板1の表面に形成されている。前記配線パターン39Bとボンディングパターン39A,39Cとの接続にはスルーホール40Aが用いられている。図15も図13と同様にステッチボンディングを採用していないが、チップ選択信号を除いて図8と同様のステッチボンディングを採用してもよい。
【0107】
図15のマルチメディアカードも図13と同様に、前記分割スタック構造、そして、カード基板1の2辺に寄せて接続端子3a〜3gとコントローラチップ33とを配置する構造の夫々により、規定サイズのカード基板に不揮発性メモリチップを実装する密度を上げ、若しくは実装個数を増やすことが容易である。
【0108】
このときモールド内部のスルーホールは孔部を導電ペースト、ソルダーレジスト等で埋め込み、モールド樹脂のもれを対策する構造を採用してもよい。
【0109】
《メモリチップ、コントローラチップのスタック構造》
図16及び図17にはメモリチップの上にコントローラチップを載せて両者をスタックした例が示される。図16ではコントローラチップ33の外部端子51は不揮発性メモリチップ34の外部端子52とはボンディングワイヤ70で直接チップ間ボンディングで接続されているが、不揮発性メモリチップ34への動作電源Vss,Vccの給電抵抗を小さくするため、カード基板1の裏面に電源配線パターン71A,72Aを形成し、スルーホール71D,72Dで接続されたボンディングパターン71B,72Bと不揮発性メモリチップ34とをボンディングワイヤ71C,72Cで接続している。ただし不揮発性メモリチップ34への給電抵抗が充分低い場合は端子51と端子52でVcc、Vssを給電してもよい。バリスタ11a〜11eの実装構造などは前述と同様であり、図15と同一機能を有する回路要素には同一参照符号を付してその詳細な説明を省略する。
【0110】
図17はLOC(Lead On Chip)を利用してメモリチップとコントローラチップをスタックする構造が例示される。73a〜73gで示されるものは、LOC用のリードフレームのリードの一部を夫々示している。電源Vcc,Vss用のリード73e,73fは、例えば夫々鉤型に延在されてパスバー74A,74Bを形成している。不揮発性メモリチップ34はそのパスバー74A,74Bに固定され、コントローラチップ33は不揮発性メモリチップ34に固定されている。コントローラチップ33の外部端子50はボンディングワイヤ4でリード73a〜73gに接続されている。また、コントローラチップ33の外部端子51は不揮発性メモリチップ34の外部端子52とボンディングワイヤ70により直接チップ間ボンディングで接続されているが、不揮発性メモリチップ34への動作電源Vss,Vccの給電は、給電抵抗を小さくするために、前記パスバー74A,74Bと不揮発性メモリチップ34とをボンディングワイヤ75,75で接続している。バリスタ11a〜11eは、対応するリードの間にAgペースト等の導電ペーストにより面実装されている。
【0111】
図18にはCOB構造を適用したICカードの別の例を示す。図19はそのICカードの縦断面図、図20は図18のICカードのカード基板底面に形成されている導電パターンの説明図である。カード基板84の底面には導電パターン80a〜80gが形成され、夫々に対応して、カード基板84には開口81a〜81gが形成されている。前記導電パターン80a〜80fはICカードから露出される接続端子を構成する。半導体集積回路チップ83は前記開口81gを介して導電パターン80fに接続され、基板電位としてグランド電圧Vssが供給される。半導体集積回路チップ83の外部端子を構成するボンディングパッド85a〜85fは開口81a〜81fを介して接続電極80a〜80fにボンディングワイヤ86で接続される。そして、前述と同様に半導体集積回路チップ83に対する静電破壊の防止を強化するために半導体セラミックを主体とするバリスタ82a〜82eが開口81a〜81gを介して接続電極80a〜80と導電パターン80gとの間にAgペースト等の導電性ペーストで面実装されている。
【0112】
《注意書き》
図21には静電破壊防止用の注意書きを有するICカード等が例示されている。複数個の接続端子を露出させ半導体集積回路チップを実装した前記マルチメディアカードなどのICカードの表面には、図21の(A)に示されるように、前記接続端子3a〜3gに触れないように促す注意書き90、例えば「接続端子に触るな」の注意書きが設けられている。また、本領域に製造管理コードを記入してもよい。また、図21の(B)に例示されるように、ICカードを指で持つ位置を明示するための表示、例えば着脱時に指で持つ位置に印刷した指の形の注意表示91を設けておく。さらに、図21(B)に例示されるように、ICカードを包装したラミネートフィルム、紙箱、プラスティックケースなどの包装材92に、ICカードの前記接続端子3a〜3gに触れないように促す注意書き93を設けてもよい。
【0113】
上記注意書き90,93や表示91は、ICカード取扱者の無知等による予期せぬ扱によってICカードが静電破壊するのを予防するのに役立つ。
【0114】
《ICカードの組み立て方法》
図22には図4及び図5などに示されるICカードの組み立て方法が示される。先ず、PCB基板又はテープ基板などのカード基板の所定導電パターンにバリスタを実装する(S1)。実装には半田ペースト又は銀ペーストなどを利用する。その後ペーストの硬化(ベーク)を行い(S2)、必要個数の半導体集積回路チップをカード基板上の導電パターンにダイ接着(ダイボンディング)する(S3)。そして、プラズマクリーニングでカード基板の表面をクリーニングする(S4)。その後、ダイボンディングした半導体集積回路チップのボンディングパッドと導電パターンとを金のボンディングワイヤを用いて熱超音波でボンディングする(S5)。そして、半導体集積回路チップとボンディングワイヤに対してレジンポッティング封止を行い(S6)、レジンベークによってレジンを硬化させ(S7)、最後に、その上から金属キャップをカード基板に接着固定し、或いは、プラスティックインサートモールドで固定する。
【0115】
上記のように、バリスタをカード基板に先に実装し、その後で、前記半導体集積回路チップのダイボンディングやワイヤボンディングを行うから、ICカードの組み立て時にバリスタによる保護を受けられ、ICカードの歩留まりを向上させることができる。ただし、温度条件等の製造上の都合によりバリスタを後に実装してもよい。
【0116】
《データリカバリ端子》
図23にはデータリカバリの観点に着目したICカードが例示される。基本的な構成は図5と同じであり、相違点は、複数個のデータリカバリ端子を有することである。図23ではデータリカバリ端子の接続状態を強調するためにコントローラチップ33と不揮発性メモリチップ34a,34bとの接続状態については図示を簡略化している。図23において図5と同一機能を有する回路要素には同一符号を付してその詳細な説明を省略する。
【0117】
コントローラチップ33は、図5には図示を省略しているが外部端子51の一つとして内部でプルアップしたテスト信号/TESTの入力端子(単にテスト端子/TESTとも記す)を有する。このテスト端子/TESTは、ローレベルが入力されているとき、不揮発性メモリチップ34a,34bとのインタフェース端子、特に出力端子及び入出力端子を高出力インピーダンス状態、又は入出力動作不可能な状態に制御する。
【0118】
カード基板1には前記コントローラチップ33のメモリインタフェース側の全ての外部端子51に配線91で一対一対応に接続されたデータリカバリ端子92が形成されている。また、前記コントローラチップ33のカードインタフェース側の外部端子50のうちグランド電源Vss用の外部端子に配線95で接続されたデータリカバリ用グランド端子96と、同様に、前記コントローラチップ33のカードインタフェース側の外部端子50のうち電源電源Vcc用の外部端子に配線93で接続されたデータリカバリ用電源端子94が設けられている。図23において、90で示されるものは静電破壊防止のためにカード基板1に追加されたガードリングである。このガードリング90はカード基板1を周回し、回路のグランド電源端子に接続されている。
【0119】
データ評価用端子92,94,96が前記カード基板1に形成されているから、コントローラチップ33が静電破壊等によってメモリコントロール動作不可能にされたとき、外部から前記データ評価用端子92,94,96を介し前記不揮発性メモリチップ34a,34bを直接アクセス制御することができる。これにより、コントローラチップ33が破壊されても、不揮発性メモリチップ34a,34bにデータが残っていれば、これを容易に回復することができる。
【0120】
前記コントローラチップ33は、前記不揮発性メモリに書込むデータに対して暗号化を行い、前記不揮発性メモリから読み出したデータに対して復号を行う機密保護機能を有する場合、データの回復は、ICカードのメーカ若しくはその許可を得た者等が、不揮発性メモリチップから読み出したデータを復号して、データの回復を図ることになる。
【0121】
《データリカバリ方法》
図24には前記データ評価用端子を備えたICカードに対するデータリカバリの処理手順が例示されている。
【0122】
前記入力保護回路やバリスタによって静電破壊を免れなかった等によりコントローラが動作不良になったマルチメディアカード(MMC)等をデータリカバリの対象にする(S10)。その他、物理的に接続端子が破壊したMMCデータリカバリ対象にすることは可能である。先ず、対象MMCからキャップ56を外し(S11)、データ評価用端子92,94,96にテスタなどのプローブを当てる(S12)。そしてテスト信号/TESTの入力端子をローレベルに固定して、コントローラチップ33のメモリインタフェース用端子を高インピーダンス状態(入出力動作不可能な状態)に制御する(S13)。これによって、MMC内蔵の不揮発性メモリチップはコントローラチップの制御から解放され、データ評価用端子92,94,96から直接アクセス可能にされ、この状態で、不揮発性メモリチップからデータを読み出す(S14)。ここでは、前記コントローラチップ33は、前記不揮発性メモリチップに書込むデータに対して暗号化を行い、前記不揮発性メモリから読み出したデータに対して復号を行う機密保護機能を有するから、コントローラチップ33を経由せずに読み出されたデータに対しては暗号解読が行われる。このようにした暗号解読されたデータは新しいMMCに通常通り接続端子3a〜3gを介して書込まれる(S15)。これによってデータリカバリされた新しいMMCがユーザに提供される(S16)。このとき、コントローラチップの暗号仕様は、カードの製造トレースコード又は不揮発メモリに書き込んだ製造コードにより確定することができる。
【0123】
これにより、コントローラチップ33の入力回路が静電破壊しても、不揮発性メモリチップ34a,34bのデータが無事な場合には、メモリカードのデータを容易にリカバリすることが可能になる。
【0124】
《フラッシュメモリチップ》
ここで、前記フラッシュメモリチップについて説明しておく。図26にはフラッシュメモリチップの一例が示される。同図において、103で示されるものはメモリアレイであり、メモリマット、データラッチ回路及びセンスラッチ回路を有する。メモリマット103は電気的に消去及び書き込み可能な不揮発性のメモリセルトランジスタを多数有する。メモリセルトランジスタは、例えば図27に例示されるように、半導体基板若しくはメモリウェルSUBに形成されたソースS及びドレインDと、チャンネル領域にトンネル酸化膜を介して形成されたフローティングゲートFG、そしてフローティングゲートに層間絶縁膜を介して重ねられたコントロールゲートCGを有して構成される。コントロールゲートCGはワード線106に、ドレインDはビット線105に、ソースSは図示を省略するソース線に接続される。
【0125】
外部入出力端子I/O0〜I/O7は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用される。外部入出力端子I/O0〜I/O7から入力されたXアドレス信号はマルチプレクサ107を介してXアドレスバッファ108に供給される。Xアドレスデコーダ109はXアドレスバッファ108から出力される内部相補アドレス信号をデコードしてワード線を駆動する。
【0126】
前記ビット線105の一端側には、図示を省略するセンスラッチ回路が設けられ、他端には同じく図示を省略するデータラッチ回路が設けられている。ビット線105はYアドレスデコーダ111から出力される選択信号に基づいてYゲートアレイ回路113で選択される。外部入出力端子I/O0〜I/O7から入力されたYアドレス信号はYアドレスカウンタ112にプリセットされ、プリセット値を起点に順次インクリメントされたアドレス信号が前記Yアドレスデコーダ111に与えられる。
【0127】
Yゲートアレイ回路113で選択されたビット線は、データ出力動作時には出力バッファ115の入力端子に導通され、データ入力動作時にはデータ制御回路116を介して入力バッファ117の出力端子に導通される。出力バッファ115、入力バッファ117と前記入出力端子I/O0〜I/O7との接続は前記マルチプレクサ107で制御される。入出力端子I/O0〜I/O7から供給されるコマンドはマルチプレクサ107及び入力バッファ117を介してモード制御回路118に与えられる。前記データ制御回路116は、入出力端子I/O0〜I/O7から供給されるデータの他に、モード制御回路118の制御に従った論理値のデータをメモリアレイ103に供給可能にする。
【0128】
制御信号バッファ回路119には、アクセス制御信号として前記チップイネーブル信号/CE、アウトプットイネーブル信号/OE、ライトイネーブル信号/WE、データラッチタイミングを指示する信号/SC、リセット信号/RES及びコマンド・データイネーブル信号/CDEが供給される。モード制御回路118は、それら信号の状態に応じて外部との信号インタフェース機能などを制御し、また、コマンドコードに従って内部動作を制御する。入出力端子I/O0〜I/O7に対するコマンド又はデータ入力の場合、前記信号/CDEがアサートされ、コマンドであれば更に信号/WEがアサート、データであれば信号/WEがネゲートされる。アドレス入力であれば、前記信号/CDEがネゲートされ、信号/WEがアサートされる。これにより、モード制御回路118は、外部入出力端子I/O0〜I/O7からマルチプレクス入力されるコマンド、データ及びアドレスを区別できる。モード制御回路118は、消去や書込み動作中にレディー・ビジー信号R/Bをアサートしてその状態を外部に知らせることができる。
【0129】
内部電源回路120は、書込み、消去、ベリファイ、読み出しなどのための各種動作電源121を生成して、前記Xアドレスデコーダ109やメモリセルアレイ103に供給する。
【0130】
前記モード制御回路118は、コマンドに従ってフラッシュメモリを全体的に制御する。フラッシュメモリの動作は、基本的にコマンドによって決定される。フラッシュメモリに割り当てられているコマンドは、読み出し、消去、書込み、等のコマンドとされる。
【0131】
フラッシュメモリはその内部状態を示すためにステータスレジスタ122を有し、その内容は、信号/OEをアサートすることによって入出力端子I/O0〜I/O7から読み出すことができる。
【0132】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0133】
例えば、本発明はマルチメディアカード以外のメモリカード、例えばコンパクトフラッシュメモリ等にも適用することができる。また、メモリチップをずらしてスタックする構造、ICカードの接続端子に対してスルーホールを偏倚させる構造、モールド領域外にスルーホールを形成する構造、スタックされた半導体集積回路チップに対するステッチボンディング、チップの端のCS入力端子を配置する構造、スタックした不揮発性メモリを複数グループに分けて実装するICカード、注意書き、そしてデータリカバリ端子を有するICカードは、必ずしもバリスタを有する構成に適用することに限定されない。本発明のICカードに実装されるメモリは不揮発性メモリに限定されるものではなく、揮発性メモリ(SRAM、DRAM等)であってもよい。また、不揮発性メモリと揮発性メモリとの双方が搭載されるICカードであってもよい。
【0134】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるメモリカードに適用した場合について説明したが、本発明はそれに限定されず、通帳、クレジットカード、IDカード等のICカードの用途にも適用することができる。
【0135】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0136】
すなわち、半導体集積回路チップのコストを上昇させることなくそれに対する静電破壊防止を強化することができるICカードを提供することができる。
【0137】
ICカードのカードのサイズや厚さを大きく変化させることなく、半導体集積回路チップに過電圧保護素子を外付けして静電破壊防止を強化することができる。
【0138】
取扱者の無知などによる予期せぬ扱いに起因したICカードの静電破壊の予防も期待できる。
【0139】
半導体集積回路チップの入力回路が静電破壊しても、メモリのデータが無事な場合には、メモリカードのデータを容易にリカバリすることが可能なICカードを提供することができる。
【0140】
バリスタ等の外付け回路素子による静電破壊防止強化策によってICカードのカード基板上の空き領域が減っても、信号線の不所望なリークによる誤動作の原因になる配線パターンの密集やボンディングワイヤの密集を避けることができる。
【0141】
比較的小さなサイズに比較的大きな記憶容量を持つICカードの実現が可能に成る。
【図面の簡単な説明】
【図1】本発明に係るICカードの一例を一つの接続端子に関して図示した回路図である。
【図2】バリスタの断面構造の一例を示す軸断面図である。
【図3】バリスタの特性を示すI−V線図である。
【図4】マルチメディアカードの接続端子に対するバリスタの接続態様を例示する説明図である。
【図5】回路素子実装状態を主にしてマルチメディアカードの構成を平面的に例示した説明図である。
【図6】図5のマルチメディアカードの縦断面図である。
【図7】マルチメディアカードの接続端子に対してスルーホールを偏倚させた情態を示す説明図である。
【図8】不揮発性メモリチップの接続にステッチボンディングを適用したマルチメディアカードを部分的に示す平面図である。
【図9】ステッチボンディング部分の縦断面図である。
【図10】ネールヘッドボンディングを利用する場合とウェッジボンディングを利用する場合のワイヤボンディング情態を示す説明図である。
【図11】不揮発性メモリチップの4枚スタック構造のマルチメディアカードの構成を平面的に例示した説明図である。
【図12】図11のマルチメディアカードの断面構造を例示する縦断面図である。
【図13】メモリチップの分割スタック構造とカード基板の隣接2辺に寄せて接続端子とコントローラチップとを配置する構造とを適用したマルチメディアカードを例示する平面図である。
【図14】図13のマルチメディアカードの部分縦断面図である。
【図15】メモリチップの分割スタック構造とカード基板の隣接2辺に寄せて接続端子とコントローラチップとを配置する構造とを適用した別のマルチメディアカードを例示する平面図である。
【図16】メモリチップの上にコントローラチップを載せて両者をスタックしたメモリカードを例示する平面図である。
【図17】LOCを利用してメモリチップとコントローラチップをスタックしたっ目折りカードを例示する平面図である。
【図18】COB構造を適用したICカードの別の例を示す平面図である。
【図19】図18のICカードの縦断面図である。
【図20】図18のICカードのカード基板底面に形成されている導電パターンの説明図である。
【図21】静電破壊防止用の注意書や注意表示を有するICカードを例示する説明図である。
【図22】バリスタを実装したICカードの組み立て方法を例示するフローチャートである。
【図23】データリカバリの観点に着目したICカードの平面図である。
【図24】データ評価用端子を備えたICカードに対するデータリカバリ処理の手順を例示するフローチャートである。
【図25】金属キャップの構造を数種類例示する説明図である。
【図26】フラッシュメモリチップの構成を例示するブロック図である。
【図27】フラッシュメモリチップ用の不揮発性メモリセルトランジスタの構造を概略的に示す断面図である。
【符号の説明】
1 カード基板
2 半導体集積回路チップ
3 接続端子
3a〜3g 接続端子
4 外部端子
6 入力保護回路
7、8 ダイオード
9 サイリスタ
Q5,Q6,Q7 クランプMOSトランジスタ
Vss グランド端子
Vcc 電源端子
11 バリスタ
11a〜11e バリスタ
33 コントローラチップ
34a,34b,34c,34d 不揮発性メモリチップ
38、39 ボンディングパターン
39A ボンディングパターン
39B 配線パターン
39C ボンディングパターン
40 スルーホール
41,42 ボンディングワイヤ
43a,43b,43c,43d ボンディングワイヤ
50,51,52a,52b 外部端子(ビンディングパッド)
55 熱硬化性樹脂
56 金属キャップ
57 ボンディングワイヤ
60 ボンディングワイヤ
61 導電性シールドパターン
90 注意書き
91 注意表示
92 包装材
92,94,96 データリカバリ端子

Claims (3)

  1. 外部端子に接続する第1の過電圧保護素子とその他の回路が集積された半導体集積回路チップを有するカード基板に複数個の接続端子を露出させたICカードの製造方法であって、
    前記接続端子に接続する第2の過電圧保護素子を前記カード基板に先に実装し、その後で、前記接続端子に前記半導体集積回路チップの所定の外部端子を接続することを特徴とする、ICカードの製造方法。
  2. 前記第2の過電圧保護素子はカード基板に形成されている導電パターンに面実装で接続されることを特徴とする請求項1記載のICカードの製造方法。
  3. 前記半導体集積回路チップはコントローラチップであり、前記コントローラチップに接続される単数又は複数個の不揮発性メモリチップを前記カード基板に更に有し、前記コントローラチップは外部からの指示に従って前記不揮発性メモリチップに対するリード・ライト動作を制御するメモリコントロール機能を有し、
    前記接続端子とコントローラチップの外部端子とはボンディングワイヤを介して接続され、
    前記コントローラチップと不揮発性メモリチップとはボンディングワイヤを介して接続されることを特徴とする請求項2記載のICカードの製造方法。
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