JPH11102991A - 半導体素子搭載フレーム - Google Patents
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- H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
- H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
Abstract
(57)【要約】
【課題】 電子機器の多機能化、多用途化及び小型化に
対応する半導体素子搭載フレームを提供する。 【解決手段】 第１の絶縁シート部材２１の表裏に第
１、第２の内側リード２７、２８をそれぞれ備え、更
に、所定の第１、第２の内側リード２７、２８は第１の
絶縁シート部材２１に形成された透孔３１、３２、３２
ａ、３３、３４、３４ａを介して連結されて、所定の第
２の内側リード２８には第１の接続端子ランド３５を備
えている第１の回路基板１９に、中央部には第２のボン
ディング領域３０を露出させる開口部３７を備え、更に
は、両側部にはサイドレール１７、１８を備える第２の
絶縁シート部材３６を主体とし、第１の接続端子ランド
３５に最終的には電気的に接続される導通部を有すると
共に、裏面側には導通部に導通する第２の接続端子ラン
ド４０を有する第２の回路基板２０を接合した。
対応する半導体素子搭載フレームを提供する。 【解決手段】 第１の絶縁シート部材２１の表裏に第
１、第２の内側リード２７、２８をそれぞれ備え、更
に、所定の第１、第２の内側リード２７、２８は第１の
絶縁シート部材２１に形成された透孔３１、３２、３２
ａ、３３、３４、３４ａを介して連結されて、所定の第
２の内側リード２８には第１の接続端子ランド３５を備
えている第１の回路基板１９に、中央部には第２のボン
ディング領域３０を露出させる開口部３７を備え、更に
は、両側部にはサイドレール１７、１８を備える第２の
絶縁シート部材３６を主体とし、第１の接続端子ランド
３５に最終的には電気的に接続される導通部を有すると
共に、裏面側には導通部に導通する第２の接続端子ラン
ド４０を有する第２の回路基板２０を接合した。
Description
【０００１】
【発明の属する技術分野】本発明は、ＢＧＡ（ボールグ
リッドアレイ）型の外部接続端子を設け、更に異種の機
能を有する複数の半導体素子を効率的に両面実装するこ
とが可能な半導体素子搭載フレームに関する。
リッドアレイ）型の外部接続端子を設け、更に異種の機
能を有する複数の半導体素子を効率的に両面実装するこ
とが可能な半導体素子搭載フレームに関する。
【０００２】
【従来の技術】従来、電子機器への半導体装置の面実装
は、単一機能の半導体素子を封止樹脂で封止し、外部接
続端子として樹脂封止領域から突出した外部リードを備
えた半導体装置をプリント配線基板上に平面的に配列し
ていた。近来、電子機器の多機能化、多用途化、更には
小型化に対応するため、面実装面積の縮小化が要望さ
れ、集積度の異なる半導体素子や機能の異なる半導体素
子を同一パッケージに搭載する必要が生じている。この
要望に対応する半導体装置としては、内部リード、外部
リードを備えたリードフレームの半導体素子搭載部の表
裏面に、それぞれ異品種の半導体素子を固定し、異品種
の半導体素子、ボンディングワイヤや内部リードを封止
樹脂で一体的に樹脂封止を行い、プリント基板等の外部
の回路に接続する外部リードを樹脂封止領域から突出さ
せていた。
は、単一機能の半導体素子を封止樹脂で封止し、外部接
続端子として樹脂封止領域から突出した外部リードを備
えた半導体装置をプリント配線基板上に平面的に配列し
ていた。近来、電子機器の多機能化、多用途化、更には
小型化に対応するため、面実装面積の縮小化が要望さ
れ、集積度の異なる半導体素子や機能の異なる半導体素
子を同一パッケージに搭載する必要が生じている。この
要望に対応する半導体装置としては、内部リード、外部
リードを備えたリードフレームの半導体素子搭載部の表
裏面に、それぞれ異品種の半導体素子を固定し、異品種
の半導体素子、ボンディングワイヤや内部リードを封止
樹脂で一体的に樹脂封止を行い、プリント基板等の外部
の回路に接続する外部リードを樹脂封止領域から突出さ
せていた。
【０００３】
【発明が解決しようとする課題】しかしながら、前記従
来例に係る半導体装置においては、半導体素子を含む樹
脂封止領域から外側に突出した外部リードを備えている
ので、十分に半導体装置の多端子化及び小型化に対応で
きないという問題があった。本発明はかかる事情に鑑み
てなされたもので、電子機器の多機能化、多用途化及び
小型化に対応すると共に、複数の半導体素子を両面実装
した半導体装置を効率的に製造することのできる半導体
素子搭載フレームを提供することを目的とする。また、
ＬＯＣ、ＣＳＰ、ＳＭＴ、ＴＣＰ等の半導体装置や半導
体素子と回路パターンとの接続にワイヤ・ボンディング
及び／又はリード・ボンディング（フリップチップボン
ディング）を用いた半導体装置等の製造に適用可能な両
面実装型の半導体素子搭載フレームを提供することを他
の目的とする。
来例に係る半導体装置においては、半導体素子を含む樹
脂封止領域から外側に突出した外部リードを備えている
ので、十分に半導体装置の多端子化及び小型化に対応で
きないという問題があった。本発明はかかる事情に鑑み
てなされたもので、電子機器の多機能化、多用途化及び
小型化に対応すると共に、複数の半導体素子を両面実装
した半導体装置を効率的に製造することのできる半導体
素子搭載フレームを提供することを目的とする。また、
ＬＯＣ、ＣＳＰ、ＳＭＴ、ＴＣＰ等の半導体装置や半導
体素子と回路パターンとの接続にワイヤ・ボンディング
及び／又はリード・ボンディング（フリップチップボン
ディング）を用いた半導体装置等の製造に適用可能な両
面実装型の半導体素子搭載フレームを提供することを他
の目的とする。
【０００４】
【課題を解決するための手段】前記目的に沿う請求項１
記載の半導体素子搭載フレームは、異なる種類の回路・
機能を集積したメモリ素子及び／又はＣＰＵ素子などの
半導体素子をそれぞれ半導体素子搭載基板に両面実装可
能な半導体素子搭載フレームであって、所定の広さの第
１の絶縁シート部材、及び該第１の絶縁シート部材の表
裏に形成され、内側には第１、第２のボンディング領域
を有し各々複数本の第１及び第２の内側リードからなる
第１、第２の回路パターンをそれぞれ備え、更に、所定
の前記第１、第２の内側リードは前記第１の絶縁シート
部材に形成された透孔を介して連結されていると共に、
所定の前記第２の内側リードには第１の接続端子ランド
を備えている第１の回路基板と、中央部には前記第２の
ボンディング領域を露出させる開口部を備え、更には、
両側部には離間して配列され、前記第１の回路基板に裏
面側に接合されて、それぞれ位置決め用パイロット孔が
形成されたサイドレールを備える第２の絶縁シート部材
を主体とし、前記第１の接続端子ランドに最終的には電
気的に接続される導通部を有すると共に、裏面側には前
記導通部に導通する第２の接続端子ランドを有する第２
の回路基板と、前記第１の回路基板及び前記第２の回路
基板を接合する接着剤層とを有している。
記載の半導体素子搭載フレームは、異なる種類の回路・
機能を集積したメモリ素子及び／又はＣＰＵ素子などの
半導体素子をそれぞれ半導体素子搭載基板に両面実装可
能な半導体素子搭載フレームであって、所定の広さの第
１の絶縁シート部材、及び該第１の絶縁シート部材の表
裏に形成され、内側には第１、第２のボンディング領域
を有し各々複数本の第１及び第２の内側リードからなる
第１、第２の回路パターンをそれぞれ備え、更に、所定
の前記第１、第２の内側リードは前記第１の絶縁シート
部材に形成された透孔を介して連結されていると共に、
所定の前記第２の内側リードには第１の接続端子ランド
を備えている第１の回路基板と、中央部には前記第２の
ボンディング領域を露出させる開口部を備え、更には、
両側部には離間して配列され、前記第１の回路基板に裏
面側に接合されて、それぞれ位置決め用パイロット孔が
形成されたサイドレールを備える第２の絶縁シート部材
を主体とし、前記第１の接続端子ランドに最終的には電
気的に接続される導通部を有すると共に、裏面側には前
記導通部に導通する第２の接続端子ランドを有する第２
の回路基板と、前記第１の回路基板及び前記第２の回路
基板を接合する接着剤層とを有している。
【０００５】また、請求項２記載の半導体素子搭載フレ
ームは、請求項１記載の半導体素子搭載フレームにおい
て、前記導通部は、前記第２の回路基板の表面側に、前
記第１の接続端子ランドに対応して形成された第３の接
続端子ランドと、前記第２の絶縁シート部材を貫通して
前記第３の接続端子ランドと前記第２の接続端子ランド
を連結する導体回路とを備え、前記接着剤層には異方性
導電接着剤が使用され、この異方性導電接着剤を介し
て、対応する前記第１の接続端子ランドと前記第３の接
続端子ランドが接続されている。請求項３記載の半導体
素子搭載フレームは、請求項２記載の半導体素子搭載フ
レームにおいて、前記第１〜第３の接続端子ランドのう
ち、少なくとも前記第２の接続端子ランドには貴金属め
っき処理が成され、しかも前記第２の接続端子ランドは
エリアアレイ状に配置されている。請求項４記載の半導
体素子搭載フレームは、請求項１〜３のいずれか１項に
記載の半導体素子搭載フレームにおいて、複数の前記第
２の回路基板を構成する前記第２の絶縁シート部材は、
複数のタブを介して同一方向に並べて配置され、更に対
となる前記サイドレールに複数のタブを介して連結され
て、全体として短冊状になっている。そして、請求項５
記載の半導体素子搭載フレームは、請求項１〜４のいず
れか１項に記載の半導体素子搭載フレームにおいて、前
記第１及び第２の内側リードは、それぞれ第１及び第２
の接地端子が形成された外枠から所定のリードを分離す
ることによって形成されている。
ームは、請求項１記載の半導体素子搭載フレームにおい
て、前記導通部は、前記第２の回路基板の表面側に、前
記第１の接続端子ランドに対応して形成された第３の接
続端子ランドと、前記第２の絶縁シート部材を貫通して
前記第３の接続端子ランドと前記第２の接続端子ランド
を連結する導体回路とを備え、前記接着剤層には異方性
導電接着剤が使用され、この異方性導電接着剤を介し
て、対応する前記第１の接続端子ランドと前記第３の接
続端子ランドが接続されている。請求項３記載の半導体
素子搭載フレームは、請求項２記載の半導体素子搭載フ
レームにおいて、前記第１〜第３の接続端子ランドのう
ち、少なくとも前記第２の接続端子ランドには貴金属め
っき処理が成され、しかも前記第２の接続端子ランドは
エリアアレイ状に配置されている。請求項４記載の半導
体素子搭載フレームは、請求項１〜３のいずれか１項に
記載の半導体素子搭載フレームにおいて、複数の前記第
２の回路基板を構成する前記第２の絶縁シート部材は、
複数のタブを介して同一方向に並べて配置され、更に対
となる前記サイドレールに複数のタブを介して連結され
て、全体として短冊状になっている。そして、請求項５
記載の半導体素子搭載フレームは、請求項１〜４のいず
れか１項に記載の半導体素子搭載フレームにおいて、前
記第１及び第２の内側リードは、それぞれ第１及び第２
の接地端子が形成された外枠から所定のリードを分離す
ることによって形成されている。
【０００６】
【発明の実施の形態】続いて、添付した図面を参照しつ
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。図１は本発明の一実施の形態に係る
半導体素子搭載フレームの部分断面図、図２は同半導体
素子搭載フレームの平面図、図３は同半導体素子搭載フ
レームの底面図、図４は第１の回路基板の底面図、図５
は本発明の他の実施の形態に係る半導体素子搭載フレー
ムの断面図である。
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。図１は本発明の一実施の形態に係る
半導体素子搭載フレームの部分断面図、図２は同半導体
素子搭載フレームの平面図、図３は同半導体素子搭載フ
レームの底面図、図４は第１の回路基板の底面図、図５
は本発明の他の実施の形態に係る半導体素子搭載フレー
ムの断面図である。
【０００７】図１〜図４に示すように、本発明の一実施
の形態に係る半導体素子搭載フレーム１０は、上下に異
なる種類の第１、第２半導体素子（例えば、メモリ素
子、ＣＰＵ素子）１１、１２を搭載するための個々の半
導体素子搭載基板１３が縦方向のタブ１４によって複数
枚連結され、更にこれらの半導体素子搭載基板１３の両
側には、横方向のタブ１５、１６によって共通のサイド
レール１７、１８が連結されて短冊状となっている。以
下、これらについて詳しく説明する。
の形態に係る半導体素子搭載フレーム１０は、上下に異
なる種類の第１、第２半導体素子（例えば、メモリ素
子、ＣＰＵ素子）１１、１２を搭載するための個々の半
導体素子搭載基板１３が縦方向のタブ１４によって複数
枚連結され、更にこれらの半導体素子搭載基板１３の両
側には、横方向のタブ１５、１６によって共通のサイド
レール１７、１８が連結されて短冊状となっている。以
下、これらについて詳しく説明する。
【０００８】図１に示すように、半導体素子搭載基板１
３は、上下に接合される第１及び第２の回路基板１９、
２０を有している。第１の回路基板１９は、所定の広さ
の第１の絶縁シート部材の一例である樹脂フィルム２１
の表裏にそれぞれ第１、第２の回路パターン２２、２３
が形成されて構成されている。この第１、第２の回路パ
ターン２２、２３は、図２、図４に示すように、銅等か
らなる導電性の良い金属薄板状材をプレス加工及び／又
はエッチング加工によって形成されている。第１、第２
の回路パターン２２、２３は、角部にそれぞれ上下連結
されたそれぞれ４つの第１、第２の接地端子２４、２４
ａを備える第１、第２の外枠２５、２６とそれぞれ複数
の第１、第２の内側リード２７、２８と、第１、第２の
半導体素子１１、１２が搭載される半導体素子搭載部２
７ａ、２８ａとを有している。
３は、上下に接合される第１及び第２の回路基板１９、
２０を有している。第１の回路基板１９は、所定の広さ
の第１の絶縁シート部材の一例である樹脂フィルム２１
の表裏にそれぞれ第１、第２の回路パターン２２、２３
が形成されて構成されている。この第１、第２の回路パ
ターン２２、２３は、図２、図４に示すように、銅等か
らなる導電性の良い金属薄板状材をプレス加工及び／又
はエッチング加工によって形成されている。第１、第２
の回路パターン２２、２３は、角部にそれぞれ上下連結
されたそれぞれ４つの第１、第２の接地端子２４、２４
ａを備える第１、第２の外枠２５、２６とそれぞれ複数
の第１、第２の内側リード２７、２８と、第１、第２の
半導体素子１１、１２が搭載される半導体素子搭載部２
７ａ、２８ａとを有している。
【０００９】外枠２５、２６と第１及び第２の内側リー
ド２７、２８は製造過程にあっては導通されて、第１、
第２の内部リード２７、２８の内側端部に形成される第
１、第２のボンディング領域２９、３０に貴金属めっき
の一例である金めっきを行う場合の通電電極として使用
されている。そして、最終的には外枠２５、２６に近接
する部分の内側リード２７、２８の一部が切断されて、
それぞれ電気的に独立した第１、第２の内側リード２
７、２８を形成している。なお、外枠２５、２６は接地
電極を構成するので、一部の内側リード２７、２８、半
導体素子搭載部２７ａ、２８ａとは連結することも可能
である。また、第１、第２のボンディング領域２９、３
０は、それぞれ最終的に搭載される第１、第２の半導体
素子１１、１２の各パッド部とボンディングワイヤによ
って電気的接合を行うためのものである。
ド２７、２８は製造過程にあっては導通されて、第１、
第２の内部リード２７、２８の内側端部に形成される第
１、第２のボンディング領域２９、３０に貴金属めっき
の一例である金めっきを行う場合の通電電極として使用
されている。そして、最終的には外枠２５、２６に近接
する部分の内側リード２７、２８の一部が切断されて、
それぞれ電気的に独立した第１、第２の内側リード２
７、２８を形成している。なお、外枠２５、２６は接地
電極を構成するので、一部の内側リード２７、２８、半
導体素子搭載部２７ａ、２８ａとは連結することも可能
である。また、第１、第２のボンディング領域２９、３
０は、それぞれ最終的に搭載される第１、第２の半導体
素子１１、１２の各パッド部とボンディングワイヤによ
って電気的接合を行うためのものである。
【００１０】図１、図２、図４に示すように、樹脂フィ
ルム２１の周囲部分には第１、第２の内側リード２７、
２８が露出する透孔３１、３２、３２ａ、３３、３４、
３４ａが形成され、この部分で第１、第２の内側リード
２７、２８の所定の外側端部が超音波接合によって連結
されている。また、全部又は一部の各第２の内側リード
２８の中間部分には一定の面積を有する第１の接続端子
ランド３５が形成されている。
ルム２１の周囲部分には第１、第２の内側リード２７、
２８が露出する透孔３１、３２、３２ａ、３３、３４、
３４ａが形成され、この部分で第１、第２の内側リード
２７、２８の所定の外側端部が超音波接合によって連結
されている。また、全部又は一部の各第２の内側リード
２８の中間部分には一定の面積を有する第１の接続端子
ランド３５が形成されている。
【００１１】第２の回路基板２０は、図１に示すよう
に、ガラス繊維を含む十分強度を有する樹脂製の第２の
絶縁シート部材３６を主体とし、中央に第２のボンディ
ング領域３０を露出させる開口部３７を備えている。そ
して、各第２の回路基板２０を構成する第２の絶縁シー
ト部材３６は、縦方向のタブ１４を介して複数枚同一方
向に連結され、連接された第２の絶縁シート部材３６の
両側部に離間して配列され、横方向のタブ１５、１６を
介してサイドレール１７、１８が設けられている。この
サイドレール１７、１８には、図２、図３に示すよう
に、パイロット孔３８が設けられ、この半導体素子搭載
フレーム１０の正確な位置決めができるようになってい
る。
に、ガラス繊維を含む十分強度を有する樹脂製の第２の
絶縁シート部材３６を主体とし、中央に第２のボンディ
ング領域３０を露出させる開口部３７を備えている。そ
して、各第２の回路基板２０を構成する第２の絶縁シー
ト部材３６は、縦方向のタブ１４を介して複数枚同一方
向に連結され、連接された第２の絶縁シート部材３６の
両側部に離間して配列され、横方向のタブ１５、１６を
介してサイドレール１７、１８が設けられている。この
サイドレール１７、１８には、図２、図３に示すよう
に、パイロット孔３８が設けられ、この半導体素子搭載
フレーム１０の正確な位置決めができるようになってい
る。
【００１２】前記第２の回路基板２０の前記第１の接続
端子ランド３５に符合する位置の表裏には、所定数の第
３及び第２の接続端子ランド３９、４０が形成されてい
る。この第３、第２の接続端子ランド３９、４０は導通
部を構成するスルーホール４１によって第２の絶縁シー
ト部材３６を貫通して連結されている。このスルーホー
ル４１には導電性接着剤又は非導電性の接着剤等が充填
されて内部に空気等のガスが残らないようにしている。
この第２の回路基板２０と前記第１の回路基板１９と
は、周知の異方性導電接着剤によって接合されて接着剤
層４２を形成している。この異方性導電接着剤は、少し
押圧力を加えることによって含まれる内部の微小導体粒
が接合して導電性を有し、これによって、第１の接続端
子ランド３５と第３の接続端子ランド３９とを導通する
導体回路を形成して電気的に接合されるが、接合時に押
圧力のかからない、隣り合う第３の接続端子ランド３９
は絶縁状態で接合されるようになっている。なお、図３
に示すように、第２の接続端子ランド４０には貴金属め
っき処理が成され、エリアアレイ状に配置されている。
端子ランド３５に符合する位置の表裏には、所定数の第
３及び第２の接続端子ランド３９、４０が形成されてい
る。この第３、第２の接続端子ランド３９、４０は導通
部を構成するスルーホール４１によって第２の絶縁シー
ト部材３６を貫通して連結されている。このスルーホー
ル４１には導電性接着剤又は非導電性の接着剤等が充填
されて内部に空気等のガスが残らないようにしている。
この第２の回路基板２０と前記第１の回路基板１９と
は、周知の異方性導電接着剤によって接合されて接着剤
層４２を形成している。この異方性導電接着剤は、少し
押圧力を加えることによって含まれる内部の微小導体粒
が接合して導電性を有し、これによって、第１の接続端
子ランド３５と第３の接続端子ランド３９とを導通する
導体回路を形成して電気的に接合されるが、接合時に押
圧力のかからない、隣り合う第３の接続端子ランド３９
は絶縁状態で接合されるようになっている。なお、図３
に示すように、第２の接続端子ランド４０には貴金属め
っき処理が成され、エリアアレイ状に配置されている。
【００１３】図１、図３に示すように、第２の回路基板
２０の裏面側の配置される第２の接続端子ランド４０に
は、最終的には半田ボール４２ａがそれぞれ接合され
て、連結接合端子を形成している。また、第２の回路基
板の裏面側の第２の接続端子ランド４０を除く部分には
カバーレジスト４３で覆われている。なお、半田ボール
４２ａ及びカバーレジスト４３は本発明の必須の構成要
件ではない。従って、半田ボール４２ａ及びカバーレジ
スト４３のない半導体素子搭載フレーム１０の状態もあ
り得る。
２０の裏面側の配置される第２の接続端子ランド４０に
は、最終的には半田ボール４２ａがそれぞれ接合され
て、連結接合端子を形成している。また、第２の回路基
板の裏面側の第２の接続端子ランド４０を除く部分には
カバーレジスト４３で覆われている。なお、半田ボール
４２ａ及びカバーレジスト４３は本発明の必須の構成要
件ではない。従って、半田ボール４２ａ及びカバーレジ
スト４３のない半導体素子搭載フレーム１０の状態もあ
り得る。
【００１４】この半導体素子搭載フレーム１０の使用方
法について説明すると、図２、図３に示すように、各半
導体素子搭載基板１３がサイドレール１７、１８によっ
て連結された状態でこの半導体素子搭載フレーム１０の
位置決めを行い、図１に示すように、メモリ素子やＣＰ
Ｕ素子からなる第１、第２の半導体素子１１、１２を搭
載する。次に、第１、第２の半導体素子１１、１２の各
パッド部と、貴金属めっきされた第１、第２のボンディ
ング領域２９、３０にある各第１、第２の内側リード２
７、２８のワイヤボンディングを行う。そして、第１、
第２の半導体素子１１、１２を含む領域の樹脂封止を行
う。この場合、第１の半導体素子１１を封止する封止樹
脂４４はトランスファ型の金型によって行い、第２の半
導体素子１２を封止する封止樹脂４５はポッテングによ
って行ってもよいが、封止樹脂４５のレベルは第２の回
路基板２０の裏面側から突出しないようにする。この
後、第２の接続端子ランド４０に半田ボール４２ａを接
合し、その他の部分をカバーレジスト４３で覆って半導
体装置が完成する。
法について説明すると、図２、図３に示すように、各半
導体素子搭載基板１３がサイドレール１７、１８によっ
て連結された状態でこの半導体素子搭載フレーム１０の
位置決めを行い、図１に示すように、メモリ素子やＣＰ
Ｕ素子からなる第１、第２の半導体素子１１、１２を搭
載する。次に、第１、第２の半導体素子１１、１２の各
パッド部と、貴金属めっきされた第１、第２のボンディ
ング領域２９、３０にある各第１、第２の内側リード２
７、２８のワイヤボンディングを行う。そして、第１、
第２の半導体素子１１、１２を含む領域の樹脂封止を行
う。この場合、第１の半導体素子１１を封止する封止樹
脂４４はトランスファ型の金型によって行い、第２の半
導体素子１２を封止する封止樹脂４５はポッテングによ
って行ってもよいが、封止樹脂４５のレベルは第２の回
路基板２０の裏面側から突出しないようにする。この
後、第２の接続端子ランド４０に半田ボール４２ａを接
合し、その他の部分をカバーレジスト４３で覆って半導
体装置が完成する。
【００１５】前記実施の形態においては、第１、第２の
回路基板１９、２０を異方性導電接着剤で接合したが、
これらを使用せず、図５に示すように他の実施の形態に
係る半導体素子搭載フレーム１０ａにおいては、第３の
接続端子ランドが形成されていない第２の回路基板４７
を直接接着剤で第１の回路基板１９に接合する。このと
き、第１の接続端子ランド３５の部分には接着剤を塗布
しないで露出させておき、スルーホール４８に半田や導
電性接着剤を流し込むことによって、第１の接続端子ラ
ンド３５と第２の接続端子ランド４０を連結する導体回
路を構成してもよい。また、第１の回路パターン２２と
第２の接続端子ランド４０を導電材（半田や導電性接着
剤）４９で連結してもよい。なお、その他の構成要件に
ついては、前記実施の形態に係る半導体素子搭載フレー
ム１０と同一であるので、同一の符合を付してその詳し
い説明を省略する。
回路基板１９、２０を異方性導電接着剤で接合したが、
これらを使用せず、図５に示すように他の実施の形態に
係る半導体素子搭載フレーム１０ａにおいては、第３の
接続端子ランドが形成されていない第２の回路基板４７
を直接接着剤で第１の回路基板１９に接合する。このと
き、第１の接続端子ランド３５の部分には接着剤を塗布
しないで露出させておき、スルーホール４８に半田や導
電性接着剤を流し込むことによって、第１の接続端子ラ
ンド３５と第２の接続端子ランド４０を連結する導体回
路を構成してもよい。また、第１の回路パターン２２と
第２の接続端子ランド４０を導電材（半田や導電性接着
剤）４９で連結してもよい。なお、その他の構成要件に
ついては、前記実施の形態に係る半導体素子搭載フレー
ム１０と同一であるので、同一の符合を付してその詳し
い説明を省略する。
【００１６】
【発明の効果】請求項１〜５記載の半導体素子搭載フレ
ームは以上の説明からも明らかなように以下のような効
果を有する。 外部リードを持たないので、回路パターンの形成が簡
単になる。 第１の回路基板の裏面側に形成された第１の接続端子
ランドに接続される第２の接続端子ランドは、第１の回
路基板の裏面側に配置した半導体素子及びこの封止樹脂
より下方に突出した状態で形成することが可能となるの
で、従来技術のように、半導体装置の樹脂封止部から外
部リードを突出させることなく、組み立てられた半導体
装置を実装することが可能となって、より小型化を図る
ことができる。 第１の絶縁シート部材の表裏に、第１、第２の回路パ
ターンが形成されているので、半導体素子を第１、第２
の回路基板の表裏に配置することが可能となり、これに
よって、従来の半導体装置製造に使用するダイ・ボンデ
ィング及びワイヤ・ボンディング並びにリード・ボンデ
ィング設備が使用でき、製造コストの低減が可能とな
る。 搭載される第１、第２の半導体素子を連結する配線を
内部で行うことが可能となるので、外部に接続する端子
の数が減少し、これによって搭載する回路基板の簡略化
が図れる。そして、特に、請求項２記載の半導体素子搭
載フレームにおいては、組立が容易となって、生産性が
向上する。請求項３記載の半導体素子搭載フレームにお
いては、第１〜第３の接続端子ランドのうち少なくとも
第２の接続端子ランドには貴金属めっきがなされている
ので、半田ボールやボンディングワイヤとの接合性がよ
い。更に、第２の接続端子ランドはエリアアレイ状に配
列されているので、多数の外部接続端子を少ない面積で
配置することが可能となり、結果として高密度の配線が
可能となる。請求項４記載の半導体素子搭載フレームに
おいては、第２の回路基板の両端に複数のパイロット孔
を設けたサイドレールを備えているので、位置決め及び
搬送が容易に行え、第１の回路基板と第２の回路基板と
の接合及び各半導体素子のパッド部に対するワイヤボン
ディング工程やその他の作業性が向上する。そして、請
求項５記載の半導体素子搭載フレームにおいては、第
１、第２の回路パターンに形成された外枠が、接地端子
のバスバーとして機能するので、半導体素子の回路設計
の自由度が向上する。
ームは以上の説明からも明らかなように以下のような効
果を有する。 外部リードを持たないので、回路パターンの形成が簡
単になる。 第１の回路基板の裏面側に形成された第１の接続端子
ランドに接続される第２の接続端子ランドは、第１の回
路基板の裏面側に配置した半導体素子及びこの封止樹脂
より下方に突出した状態で形成することが可能となるの
で、従来技術のように、半導体装置の樹脂封止部から外
部リードを突出させることなく、組み立てられた半導体
装置を実装することが可能となって、より小型化を図る
ことができる。 第１の絶縁シート部材の表裏に、第１、第２の回路パ
ターンが形成されているので、半導体素子を第１、第２
の回路基板の表裏に配置することが可能となり、これに
よって、従来の半導体装置製造に使用するダイ・ボンデ
ィング及びワイヤ・ボンディング並びにリード・ボンデ
ィング設備が使用でき、製造コストの低減が可能とな
る。 搭載される第１、第２の半導体素子を連結する配線を
内部で行うことが可能となるので、外部に接続する端子
の数が減少し、これによって搭載する回路基板の簡略化
が図れる。そして、特に、請求項２記載の半導体素子搭
載フレームにおいては、組立が容易となって、生産性が
向上する。請求項３記載の半導体素子搭載フレームにお
いては、第１〜第３の接続端子ランドのうち少なくとも
第２の接続端子ランドには貴金属めっきがなされている
ので、半田ボールやボンディングワイヤとの接合性がよ
い。更に、第２の接続端子ランドはエリアアレイ状に配
列されているので、多数の外部接続端子を少ない面積で
配置することが可能となり、結果として高密度の配線が
可能となる。請求項４記載の半導体素子搭載フレームに
おいては、第２の回路基板の両端に複数のパイロット孔
を設けたサイドレールを備えているので、位置決め及び
搬送が容易に行え、第１の回路基板と第２の回路基板と
の接合及び各半導体素子のパッド部に対するワイヤボン
ディング工程やその他の作業性が向上する。そして、請
求項５記載の半導体素子搭載フレームにおいては、第
１、第２の回路パターンに形成された外枠が、接地端子
のバスバーとして機能するので、半導体素子の回路設計
の自由度が向上する。
【図１】本発明の一実施の形態に係る半導体素子搭載フ
レームの部分断面図である。
レームの部分断面図である。
【図２】同半導体素子搭載フレームの平面図である。
【図３】同半導体素子搭載フレームの底面図である。
【図４】第１の回路基板の底面図である。
【図５】本発明の他の実施の形態に係る半導体素子搭載
フレームの断面図である。
フレームの断面図である。
１０ 半導体素子搭載フレーム １０ａ 半導体
素子搭載フレーム １１ 半導体素子 １２ 半導体素
子 １３ 半導体素子搭載基板 １４ タブ １５ タブ １６ タブ １７ サイドレール １８ サイドレ
ール １９ 第１の回路基板 ２０ 第２の回
路基板 ２１ 樹脂フィルム ２２ 第１の回
路パターン ２３ 第２の回路パターン ２４ 第１の接
地端子 ２４ａ 第２の接地端子 ２５ 第１の外
枠 ２６ 第２の外枠 ２７ 第１の内
側リード ２７ａ 半導体素子搭載部 ２８ 第２の内
側リード ２８ａ 半導体素子搭載部 ２９ 第１のボ
ンディング領域 ３０ 第２のボンディング領域 ３１ 透孔 ３２ 透孔 ３２ａ 透孔 ３３ 透孔 ３４ 透孔 ３４ａ 透孔 ３５ 第１の接
続端子ランド ３６ 第２の絶縁シート部材 ３７ 開口部 ３８ パイロット孔 ３９ 第３の接
続端子ランド ４０ 第２の接続端子ランド ４１ スルーホ
ール ４２ 接着剤層 ４２ａ 半田ボ
ール ４３ カバーレジスト ４４ 封止樹脂 ４５ 封止樹脂 ４７ 第２の回
路基板 ４８ スルーホール ４９ 導電材
素子搭載フレーム １１ 半導体素子 １２ 半導体素
子 １３ 半導体素子搭載基板 １４ タブ １５ タブ １６ タブ １７ サイドレール １８ サイドレ
ール １９ 第１の回路基板 ２０ 第２の回
路基板 ２１ 樹脂フィルム ２２ 第１の回
路パターン ２３ 第２の回路パターン ２４ 第１の接
地端子 ２４ａ 第２の接地端子 ２５ 第１の外
枠 ２６ 第２の外枠 ２７ 第１の内
側リード ２７ａ 半導体素子搭載部 ２８ 第２の内
側リード ２８ａ 半導体素子搭載部 ２９ 第１のボ
ンディング領域 ３０ 第２のボンディング領域 ３１ 透孔 ３２ 透孔 ３２ａ 透孔 ３３ 透孔 ３４ 透孔 ３４ａ 透孔 ３５ 第１の接
続端子ランド ３６ 第２の絶縁シート部材 ３７ 開口部 ３８ パイロット孔 ３９ 第３の接
続端子ランド ４０ 第２の接続端子ランド ４１ スルーホ
ール ４２ 接着剤層 ４２ａ 半田ボ
ール ４３ カバーレジスト ４４ 封止樹脂 ４５ 封止樹脂 ４７ 第２の回
路基板 ４８ スルーホール ４９ 導電材
Claims (5)
- 【請求項１】 異なる種類の回路・機能を集積したメモ
リ素子及び／又はＣＰＵ素子などの半導体素子をそれぞ
れ半導体素子搭載基板に両面実装可能な半導体素子搭載
フレームであって、 所定の広さの第１の絶縁シート部材、及び該第１の絶縁
シート部材の表裏に形成され、内側には第１、第２のボ
ンディング領域を有し各々複数本の第１及び第２の内側
リードからなる第１、第２の回路パターンをそれぞれ備
え、更に、所定の前記第１、第２の内側リードは前記第
１の絶縁シート部材に形成された透孔を介して連結され
ていると共に、所定の前記第２の内側リードには第１の
接続端子ランドを備えている第１の回路基板と、 中央部には前記第２のボンディング領域を露出させる開
口部を備え、更には、両側部には離間して配列され、前
記第１の回路基板に裏面側に接合されて、それぞれ位置
決め用パイロット孔が形成されたサイドレールを備える
第２の絶縁シート部材を主体とし、前記第１の接続端子
ランドに最終的には電気的に接続される導通部を有する
と共に、裏面側には前記導通部に導通する第２の接続端
子ランドを有する第２の回路基板と、 前記第１の回路基板及び前記第２の回路基板を接合する
接着剤層とを有することを特徴とする半導体素子搭載フ
レーム - 【請求項２】 前記導通部は、前記第２の回路基板の表
面側に、前記第１の接続端子ランドに対応して形成され
た第３の接続端子ランドと、前記第２の絶縁シート部材
を貫通して前記第３の接続端子ランドと前記第２の接続
端子ランドを連結する導体回路とを備え、前記接着剤層
には異方性導電接着剤が使用され、この異方性導電接着
剤を介して、対応する前記第１の接続端子ランドと前記
第３の接続端子ランドが接続されている請求項１記載の
半導体素子搭載フレーム。 - 【請求項３】 前記第１〜第３の接続端子ランドのう
ち、少なくとも前記第２の接続端子ランドには貴金属め
っき処理が成され、しかも前記第２の接続端子ランドは
エリアアレイ状に配置されている請求項２記載の半導体
素子搭載フレーム。 - 【請求項４】 複数の前記第２の回路基板を構成する前
記第２の絶縁シート部材は、複数のタブを介して同一方
向に並べて配置され、更に対となる前記サイドレールに
複数のタブを介して連結されて、全体として短冊状にな
っている請求項１〜３のいずれか１項に記載の半導体素
子搭載フレーム。 - 【請求項５】 前記第１及び第２の内側リードは、それ
ぞれ第１及び第２の接地端子が形成された外枠から所定
のリードを分離することによって形成される請求項１〜
４のいずれか１項に記載の半導体素子搭載フレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28255597A JPH11102991A (ja) | 1997-09-29 | 1997-09-29 | 半導体素子搭載フレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28255597A JPH11102991A (ja) | 1997-09-29 | 1997-09-29 | 半導体素子搭載フレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11102991A true JPH11102991A (ja) | 1999-04-13 |
Family
ID=17654006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28255597A Pending JPH11102991A (ja) | 1997-09-29 | 1997-09-29 | 半導体素子搭載フレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11102991A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351925B1 (ko) * | 2000-10-25 | 2002-09-12 | 앰코 테크놀로지 코리아 주식회사 | 적층형 반도체 패키지 |
| JP2007123457A (ja) * | 2005-10-27 | 2007-05-17 | Nec Electronics Corp | 半導体モジュール |
| US9392695B2 (en) | 2014-01-03 | 2016-07-12 | Samsung Electro-Mechanics Co., Ltd. | Electric component module |
-
1997
- 1997-09-29 JP JP28255597A patent/JPH11102991A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351925B1 (ko) * | 2000-10-25 | 2002-09-12 | 앰코 테크놀로지 코리아 주식회사 | 적층형 반도체 패키지 |
| JP2007123457A (ja) * | 2005-10-27 | 2007-05-17 | Nec Electronics Corp | 半導体モジュール |
| US9392695B2 (en) | 2014-01-03 | 2016-07-12 | Samsung Electro-Mechanics Co., Ltd. | Electric component module |
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