JP2002343899A - 半導体パッケージ用基板、半導体パッケージ - Google Patents

半導体パッケージ用基板、半導体パッケージ

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semiconductor package
bonding terminal
wiring board
substrate
semiconductor
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English (en)
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Yoshiki Soda
義樹 曽田
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Original Assignee
Sharp Corp
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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Abstract

(57)【要約】 【課題】 積層に好適で実装密度を向上しながら、実装
基板上への実装性を向上して、得られた積層半導体パッ
ケージの歩留りを改善できる半導体パッケージ用基板お
よび半導体パッケージを提供する。 【解決手段】 半導体チップ１４を搭載するための開口
部１ｃを備えた第１配線基板１を設ける。第２ワイヤボ
ンド用端子部１７および第２接合用端子ランド部１３を
有する第２配線基板２を、第２接合用端子ランド部１３
を第１面２ａから第１面２ａの反対面である第２面２ｂ
側に連通させるための貫通孔２ｃを備えて設ける。第１
配線基板１の第２面１ａと第２配線基板２の第１面２ａ
とを第２ワイヤボンド用端子部１７を露出するように貼
り合わせる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、特に高密度実装に
適した半導体パッケージおよびそのための基板、並び
に、上記半導体パッケージ上に別の積層用半導体パッケ
ージを積み重ねたパッケージスタック型の半導体パッケ
ージに関するものである。
【０００２】
【従来の技術】近年の電子機器の小型化の傾向に沿うも
のとして、また、組立工程の自動化に適合するものとし
て、ＱＦＰ（Quad Flat Package ）型や、ＢＧＡ（Ball
GridAllay ）型のＣＳＰ（Chip Size Package/Chip Sc
ale Package）と呼ばれる半導体装置が広く用いられて
いる。
【０００３】これら半導体装置の中に収納されている半
導体素子の信号処理の高速化や高機能化のために、半導
体装置のパッケージに対し、電磁シールド用の端子や、
より多くの入出力端子が要求されるようになってきた。
このため、上記パッケージには、より多くの外部端子が
必要になってきている。
【０００４】このような場合、外部端子の数を多く設定
できることから、半導体装置のパッケージの底面に、外
部端子を二次元的に配置したＢＧＡ型がこれまで多く採
用されている。
【０００５】このＢＧＡ型の一つに、半導体チップの回
路形成面を上にして、ワイヤボンド方式にて配線基板に
結線し、配線基板上に構成された配線パターンを経由し
て外部端子と半導体チップ上の電極とを導通させている
ものがある。
【０００６】このような従来技術の樹脂封止型の半導体
装置としての半導体パッケージについて図９に基づき説
明すると以下の通りである。まず、絶縁基板３１に、Ｂ
ＧＡ型の各外部端子の配列パターンに応じた貫通孔３７
をそれぞれ形成する。絶縁基板３１の周辺部上に、後述
する半導体チップ４４に接続される端子部３３をそれぞ
れ設ける。
【０００７】さらに、絶縁基板３１上に、Ｃｕ箔により
配線パターン４３を、それらの末端部がそれぞれ各貫通
孔３７にて露出するように設けて配線基板３２を形成す
る。配線基板３２上に半導体チップ４４を搭載する。半
導体チップ４４と端子部３３とをＡｕワイヤ３４にて接
続する。
【０００８】半導体チップ４４、端子部３３、およびＡ
ｕワイヤ３４を封止する封止樹脂部３５をトランスファ
ーモールド法により形成する。接続用の外部端子として
の、はんだボール３６を各貫通孔３７を通して配線パタ
ーン４３と接続するようにリフロー接続して設ける。
【０００９】また、このような半導体パッケージの内、
携帯機器に搭載されるメモリ等の半導体パッケージは、
小型化が必要であり、かつ、メモリや処理容量を増大化
させて付加価値を大きくするために、１つの半導体パッ
ケージ内に複数の半導体チップを搭載したものが知られ
ている。
【００１０】例えば、複数個の半導体チップを横に配列
し搭載したマルチチップモジュールが知られているが、
半導体チップを横に並べて配列するために、搭載する半
導体チップの総面積よりも小さな半導体パッケージの作
製は不可能である。
【００１１】一方、複数個の半導体チップを互いに積層
させ１つの半導体パッケージ内に搭載する事により実装
密度を高めている構造の半導体パッケージ（以下、スタ
ックドパッケージ）が知られている。
【００１２】前記のスタックドパッケージのうち、電気
絶縁基板上に半導体チップを搭載しその裏面にマトリッ
クス状に接続用の外部端子を備え、ほぼチップサイズの
ＣＳＰ構造であるもの（特開平１１−２０４７２０号公
報）が開示されている。
【００１３】図１０に、上記のような構造のスタックド
パッケージの概略構成図を示す。本構造のスタックドパ
ッケージは配線基板３２上に第１の半導体チップ４４ａ
を、その回路形成面を上にしてダイボンドし、その上に
第２の半導体チップ４４ｂをダイボンドする。その後、
第１および第２の半導体チップ４４ａ、４４ｂと配線基
板３２の各端子部３３とをワイヤボンド法によりＡｕワ
イヤ３４で互いに接続する。
【００１４】さらに、第１および第２の半導体チップ４
４ａ、４４ｂ、端子部３３、並びにＡｕワイヤ３４を封
止する封止樹脂部３５を、トランスファーモールド法に
より形成する。続いて、接続用の外部端子として、はん
だボール３６を、各貫通孔３７を通して配線パターン４
３と接続するようにリフロー接続により設ける。
【００１５】このような積層は、半導体チップの数が３
個位までであり、それ以上では個々の半導体パッケージ
を互いに積層する方が歩留り的にも有利である。そのよ
うな積層用半導体パッケージとして、図１１に示すよう
に、半導体チップ４４の搭載領域外に外部端子５４を設
けた積層用半導体パッケージ５２が知られている。
【００１６】積層用半導体パッケージ５２は、絶縁基板
３１の中央部に半導体チップ４４の搭載領域となる大き
さの開口部５２ａを備えており、絶縁基板３１の周辺部
の両面に外部端子５４を有している。そして、絶縁基板
３１の一方の面（通常、下面側）の外部端子５４上に、
はんだボール３６が形成されている。
【００１７】このような積層用半導体パッケージ５２
を、図１２に示すように、複数、それらの厚さ方向に互
いに積層し、はんだボール３６とそれに対応する外部端
子とを接続して積層半導体パッケージが作製される。
【００１８】上記積層半導体パッケージの場合、上下
（厚さ方向）に互いに隣接する各積層用半導体パッケー
ジ５２…間の電気的な導通を確保するため、積層用半導
体パッケージ５２の上下面に接続用の外部端子５４をそ
れぞれ設ける必要がある。
【００１９】このため、図１１に示した構造の積層用半
導体パッケージ５２では、絶縁基板３１部分に設けた外
部端子５４同士を接合するため、半導体チップ４４の搭
載領域外に外部端子５４を配置している。
【００２０】ところが、このような構造の積層用半導体
パッケージ５２は、半導体パッケージ実装面積に対する
半導体チップ搭載効率を高くすることが必要であるた
め、積層用半導体パッケージ５２のサイズを小さくする
ことが要求されている。
【００２１】このことから、半導体チップ４４の搭載領
域外に設ける外部端子５４の領域はでき得る限り小さく
する必要があることから、外部端子５４間のピッチを可
能な限り、狭く設定することになる。
【００２２】ところで、このような積層用半導体パッケ
ージ５２を複数積層した構造の積層半導体パッケージの
場合、積層部分はパッケージメーカーで予め製造する可
能性があるが、最下段の積層用半導体パッケージ５２を
実装基板、すなわちマザーボードに搭載する場合は、ユ
ーザで実装されることが多い。
【００２３】
【発明が解決しようとする課題】しかしながら、上記従
来では、外部端子５４の数を確保しながら、積層用半導
体パッケージ５２をマザーボードに対し安定に搭載する
ことが困難であり、接続不良等により、積層用半導体パ
ッケージ５２を積層した積層半導体パッケージの歩留り
が低下するという問題を生じている。
【００２４】つまり、前記のように、外部端子５４間の
ピッチを極限まで狭くしている積層用半導体パッケージ
５２をユーザでマザーボードに対し安定に搭載すること
には限界がある。よって、上記従来では、外部端子５４
の数を確保しながら、狭ピッチの外部端子５４を有する
積層用半導体パッケージ５２をマザーボードに対し安定
に接続して搭載することが困難であり、複数の積層用半
導体パッケージ５２を互いに厚さ方向に積層した積層半
導体パッケージの歩留りが低下している。
【００２５】
【課題を解決するための手段】本発明の半導体パッケー
ジ用基板は、上記の課題を解決するために、半導体チッ
プと外部とを接続するための、第１ワイヤボンド用端子
部、配線部、第１接合用端子ランド部を有する第１金属
製パターンを第１面に有する第１配線基板が、半導体チ
ップを搭載するための開口部を備えて設けられ、第２ワ
イヤボンド用端子部および第２接合用端子ランド部を含
む第２金属製パターンを第１面に有する第２配線基板
が、第２接合用端子ランド部を第１面から第１面の反対
面である第２面側に連通させるための貫通孔を備えて設
けられ、第１配線基板の第２面と第２配線基板の第１面
とが、第２ワイヤボンド用端子部を露出するように貼り
合わされていることを特徴としている。
【００２６】上記半導体パッケージ用基板においては、
貫通孔は、開口部に面した位置にも形成されていること
が望ましい。
【００２７】上記構成によれば、第１配線基板が、半導
体チップを搭載するための開口部を備えているので、そ
の開口部に半導体チップを搭載することができ、かつ、
第１ワイヤボンド用端子部により、半導体チップに対し
電気的な接続を確保できる。
【００２８】また、上記構成では、第１配線基板が、配
線部、第１接合用端子ランド部を有するので、配線部に
より第１ワイヤボンド用端子部から第１接合用端子ラン
ド部への電気的な接続を確保でき、半導体チップの搭載
領域つまり開口部以外の第１配線基板の第１面に形成さ
れた第１接合用端子ランド部によって、他の積層用半導
体パッケージと積層させて電気的な接続が可能となる。
【００２９】その上、第２配線基板の第２ワイヤボンド
用端子部が露出しているので、第２ワイヤボンド用端子
部と、半導体チップまたは第１ワイヤボンド用端子部と
を電気的に接続できる。また、第２接合用端子ランド部
を第１面に有する第２配線基板は、第１面の反対面であ
る第２面側に連通させるための貫通孔を備えているか
ら、第２接合用端子ランド部を第２面側に対し電気的に
接続できる。
【００３０】これによって、上記構成では、第２配線基
板は、半導体チップの搭載領域と無関係に、第２接合用
端子ランド部を配置できるので、例えば実装基板側との
外部端子となる、第２面側に連通した第２接合用端子ラ
ンド部の数を確保しながら、第２接合用端子ランド部の
ピッチを大きく設定できる。
【００３１】この結果、上記構成においては、上記構成
を用いた積層半導体パッケージの歩留り低下を抑制でき
る。
【００３２】本発明の半導体パッケージは、前記の課題
を解決するために、半導体チップと外部とを接続するた
めの、第１ワイヤボンド用端子部、配線部、第１接合用
端子ランド部を有する第１金属製パターンを第１面に備
え、半導体チップを搭載するための開口部を備えた第１
配線基板と、第２ワイヤボンド用端子部および第２接合
用端子ランド部を含む第２金属製パターンを第１面に有
し、第２接合用端子ランド部を第１面から第１面の反対
面である第２面側に連通させるための貫通孔を備えた第
２配線基板とが、第１配線基板の第２面と第２配線基板
の第１面とを、第２ワイヤボンド用端子部を露出するよ
うに貼り合わされた半導体パッケージ用基板が設けら
れ、上記開口部を通して、第２配線基板の金属製パター
ン上に半導体チップが、その回路素子面を第２配線基板
に背向するように搭載され、半導体チップの電極パッ
ド、第１ワイヤボンド用端子部、および第２ワイヤボン
ド用端子部との間を導通させるための金属製のワイヤが
設けられ、半導体チップ、第１ワイヤボンド用端子部、
および第２ワイヤボンド用端子部を覆うように封止する
樹脂封止部が設けられ、第２接合用端子ランド部上に外
部端子がそれぞれ形成されていることを特徴としてい
る。
【００３３】上記構成によれば、第２配線基板は、半導
体チップの搭載領域と無関係に、第２接合用端子ランド
部を配置できるので、例えば実装基板側との外部端子と
なる、第２面側に連通した第２接合用端子ランド部の数
を確保しながら、第２接合用端子ランド部のピッチを大
きく設定できるので、上記構成を用いた積層半導体パッ
ケージの歩留り低下を抑制できる。
【００３４】上記半導体パッケージにおいては、第２接
合用端子ランド部に金属製のボール状端子が外部端子と
して接合されていてもよい。
【００３５】上記半導体パッケージでは、第２接合用端
子ランド部の端子間ピッチが、第１接合用端子ランド部
の端子間ピッチより大きく設定されていることが望まし
い。
【００３６】上記半導体パッケージにおいては、少なく
とも一部のワイヤは、半導体チップの電極パッドを介し
て、第１および第２ワイヤボンド用端子部間を導通する
ようになっていてもよい。
【００３７】上記半導体パッケージでは、少なくとも一
部のワイヤは、第２ワイヤボンド用端子部を介して、第
１配線基板と半導体チップの電極パッドとの間を導通す
るようになっていてもよい。
【００３８】上記半導体パッケージにおいては、第１配
線基板の第１接合用端子ランド部に対応した位置に積層
用外部端子を有する積層用半導体パッケージが設けら
れ、第１接合用端子ランド部に積層用外部端子を介して
上記積層用半導体パッケージが搭載されていることが好
ましい。
【００３９】上記半導体パッケージ用基板では、第１配
線基板は、ガラスエポキシ基板からなり、第２配線基板
は、ポリイミド基板からなることが好ましい。上記ポリ
イミド基板に代えて、ポリイミドアミド基板を用いるこ
ともできる。前記第１および第２金属製パターンの素材
としては、銅、金などが挙げられる。銅を金属製パター
ンに用いる場合は、その上にニッケル、パラジウム、金
などの材料でメッキを付けてもよい。
【００４０】この第１配線基板の作成方法としては、片
面配線であるため絶縁性材料の片面に銅箔などの金属箔
を接着剤等を用いて接着した後、レジストを塗布し、パ
ターン露光した後、パターン加工して形成する方法があ
る。また、接着剤を用いず絶縁性材料の表面にスパッタ
などで金属材をつける方法、金属材を全面に積層後、パ
ターン加工する方法、レジストでパターンニングした
後、金属材を積層する方法、また、金属箔に絶縁性材料
を積層し、その後パターン加工する方法等で作成する方
法がある。
【００４１】なお、半導体チップ搭載部分となる開口部
は、金属製パターン形成前に予め形成してもよく、ま
た、金属製パターン形成後に形成してもよい。開口部の
形成方法は金型、ルータ、エッチング等方法を用いるこ
とができる。第２配線基板の作成方法としては、第１配
線基板と同じ片面配線基板で予め外部端子接続用となる
貫通孔を形成しておいた基板を用いてもよい。
【００４２】また、絶縁性材料からなる絶縁基板の両面
に金属製パターンを有する２層配線基板を用いる場合
は、レーザ、ドリル等の方法により加工した貫通孔に導
電性物質を充填して上下配線パターンの電気的導通を確
保する基板を用いればよい。なお、この基板の接合用端
子ランド部のピッチを、第１基板の接合用端子ランド部
のピッチに対して大きくすることでユーザでの実装を容
易にすることができる。また、第２配線基板では、半導
体チッブ搭載部分に第２金属製パターンが存在してもよ
い。
【００４３】これらの第１配線基板と第２配線基板とを
第２配線基板の半導体チップ搭載部分に第１配線基板の
開口部が合うように接着剤を用いて互いに貼り付ければ
よい。用いる接着剤は以降のパッケージ組立工程で加わ
る熱に耐えられる材料であればよい。
【００４４】このようにして製造した半導体パッケージ
用基板の半導体チップ搭載部分に半導体チップを接続す
る。このとき半導体チップの裏面と基板の間に絶縁性の
接着剤を付けて接続すればよい。接着剤はペースト状、
シート状のどちらでもよい。
【００４５】半導体チップ搭載後ワイヤボンドにより半
導体チップと第１および第２配線基板との間の電気的導
通を確保する。このときワイヤボンドは半導体チップと
第１配線基板、第２配線基板との間の電気的導通を確保
するように結線する。
【００４６】さらに半導体チップおよびワイヤボンド部
分を保護するように樹脂封止する。樹脂封止は金型を用
いての成型してもよく、真空印刷方式、ポッティング方
式でもよい。最後に、第２配線基板の第２接合用端子ラ
ンド部に、はんだボール等の外部端子を形成して、半導
体パッケージを製造する。
【００４７】
【発明の実施の形態】本発明の実施の各形態について説
明する。 （実施の第一形態）本発明の実施の第一形態に係る半導
体パッケージ用基板について、図１ないし図４に基づい
て説明すると以下の通りである。上記半導体パッケージ
用基板は、図２に示すように、略長方形板状の第１配線
基板１と、外形が第１配線基板１とほぼ同形の略長方形
板状の第２配線基板２とを有している。
【００４８】第１配線基板１は、図１にも示すように、
半導体チップ１４と外部とを接続するための、第１ワイ
ヤボンド用端子部７、配線部１０、第１接合用端子ラン
ド部９を有する金属製（例えば銅やアルミニウム製）パ
ターンを第１配線基板１における、第２面１ａの反対面
である第１面１ｂに有している。
【００４９】第１ワイヤボンド用端子部７は、半導体チ
ップ１４の電極とワイヤボンディング法により接続する
ためのものである。第１接合用端子ランド部９は、図３
にも示すように、第１配線基板１の周辺部に沿って設け
られており、後述する積層用半導体パッケージと電気的
に、かつ機械的に接続するためのものである。
【００５０】配線部１０は、第１ワイヤボンド用端子部
７と、それに対応する第１接合用端子ランド部９とを接
続するための配線パターンである。また、互いに隣り合
う第１接合用端子ランド部９の間には、後述するはんだ
ボールによる接続を確実化するための、ソルダレジスト
８がそれぞれ形成されている。
【００５１】さらに、第１配線基板１には、半導体チッ
プ１４を搭載するための、略長方形状の開口部１ｃが中
央部に第１配線基板１の厚さ方向に貫通するように、か
つ、第１配線基板１の中心と同心状に形成されている。
これにより、上記第１配線基板１は、ロの字状の環状と
なっている。
【００５２】第２配線基板２は、第２ワイヤボンド用端
子部１７および第２接合用端子ランド部１３を含む金属
製（例えば銅やアルミニウム製）パターンを、第２配線
基板２の第１面２ａ上に備えている。
【００５３】また、図示しないが、第２配線基板２の第
１面２ａ上には、第２ワイヤボンド用端子部１７および
第２接合用端子ランド部１３間を接続するための配線パ
ターンが設けられている。
【００５４】さらに、第２配線基板２では、第２接合用
端子ランド部１３を第２配線基板２の第１面２ａから第
１面２ａの反対面である第２面２ｂに露出させる貫通孔
２ｃが、例えば図４にも示すように、後述するマザーボ
ード用の外部端子の配置パターンに応じて、かつ、第２
配線基板２の第２面２ｂの全体にほぼ均等にそれぞれ配
置されている。
【００５５】そして、上記半導体パッケージ用基板で
は、第１配線基板１の第２面１ａと、第２配線基板２の
第１面２ａとが、第２ワイヤボンド用端子部１７を開口
部１ｃを通して外部に露出するように、接着剤層３によ
り、それらの外形を合わせて貼り合わされている。
【００５６】このような半導体パッケージ用基板は、半
導体チップ１４を開口部１ｃ内の第２配線基板２上に、
各第２ワイヤボンド用端子部１７を露出させた位置にて
搭載し、かつ、第２接合用端子ランド部１３上に貫通孔
２ｃを通して、はんだボール６を外部端子として設けて
用いることができる。
【００５７】よって、上記半導体パッケージ用基板で
は、他の積層用半導体パッケージのための第１接合用端
子ランド部９の数や、マザーボード用の外部端子として
のはんだボール６の数を確保しながら、互いに隣り合う
はんだボール６間のピッチ（例えば、０．８ｍｍ間隔）
を、互いに隣り合う第１接合用端子ランド部９間のピッ
チ（例えば、０．５ｍｍ間隔）より大きく設定できる。
【００５８】これにより、上記半導体パッケージ用基板
は、はんだボール６の数を確保しながら、はんだボール
６のピッチを大きく設定できることから、小型化や高性
能化を図れると共に、例えばマザーボードに実装させる
ときの歩留りを向上できる。
【００５９】次に、本発明の実施の第一形態に係る、半
導体パッケージ用基板およびそれを用いた半導体パッケ
ージについて、それらの製造方法の各工程を示す図５な
いし図７に沿って以下に説明する。
【００６０】まず、図５（ａ）に示すように、第１配線
基板１は、６０μｍ厚のガラスエポキシ系樹脂基板の片
面に、１８μｍの銅箔をラミネートし、エッチングによ
り金属製パターンを形成後、その全面にソルダレジスト
を塗布する。
【００６１】続いて、第１ワイヤボンド用端子部７およ
び第１接合用端子ランド部９に対応する位置のソルダレ
ジストを除去つまり開口して上記第１ワイヤボンド用端
子部７および第１接合用端子ランド部９を形成する。
【００６２】このとき、上記第１ワイヤボンド用端子部
７間、および第１接合用端子ランド部９間、並びにそれ
らの間にはソルダレジスト８が形成されていることにな
り、上記第１ワイヤボンド用端子部７および第１接合用
端子ランド部９間を接続する配線部１０がソルダレジス
ト８下に形成されていることになる。
【００６３】なお、第１ワイヤボンド用端子部７は、半
導体チップ１４の搭載領域の近傍に配置する。また、第
１接合用端子ランド部９を０．５ｍｍピッチで、０．２
６ｍｍφ（直径）にて形成した。
【００６４】その後、銅箔の金属製パターンの開口部分
に、ニッケル／金のメッキを施した。最後に、半導体チ
ップ１４の搭載領域部分となる開口部１ｃを金型で打ち
抜いて形成し、第１配線基板１を作製した。
【００６５】次に、第２配線基板２は、図５（ｂ）に示
すように、２５μｍ厚のポリイミド系樹脂基板の片面
に、クロム（Ｃｒ）層をスパッタリングにより形成した
後に、銅層をメッキで１８μｍ厚に形成した。
【００６６】続いて、ポリイミド系樹脂基板を、貫通孔
２ｃに対応する部分のみエッチングで除去して開口し
て、各第２接合用端子ランド部１３を形成した。その
後、上記の銅層に対しエッチングにより金属製パターン
を形成した。
【００６７】このとき、互いに隣り合う第２接合用端子
ランド部１３を、０．８ｍｍのピッチで配置し、直径
０．４ｍｍφで形成した。最後に、銅層の金属製パター
ンに対し、ニッケル／金のメッキを施した。
【００６８】なお、第２配線基板２の第２ワイヤボンド
用端子部１７は、第１配線基板１の開口部１ｃ内で、か
つ、半導体チップ１４の搭載位置の外側位置となるよう
に設定されている。
【００６９】続いて、図５（ｃ）に示すように、第１配
線基板１と第２配線基板２とをエポキシ系の接着剤を用
いた接着剤層３により貼り合わせて半導体パッケージ用
基板を作製した。
【００７０】次に、図６（ａ）および図６（ｂ）に示す
ように、上記半導体パッケージ用基板の半導体チップ１
４搭載領域部分となる開口部１ｃ内の第２配線基板２上
に半導体チップ１４を第２ワイヤボンド用端子部１７が
露出するように搭載した。
【００７１】搭載に当たっては、半導体チップ１４の集
合体である半導体ウエハの裏面（回路素子形成面の反対
面）に、接着剤１５として絶縁性接着シートを貼り付
け、上記半導体ウエハをダイシングにより個片化した半
導体チップ１４を搭載した。
【００７２】続いて、図６（ｃ）に示すように、半導体
チップ１４の電極パッド部と第２配線基板２の第２ワイ
ヤボンド用端子部１７とを、Ａｕ等のワイヤ４により接
合し、続いて、同じ半導体チップ１４の電極パッド部
と、第１配線基板１の第１ワイヤボンド用端子部７との
間もワイヤ４により接合した。
【００７３】これらワイヤ４は、２５μｍφの金ワイヤ
を用いて行った。また、同じ電極パッド部と接続したワ
イヤ４同志以外の、ワイヤ４同士が互いに接触しないよ
うに接合する。
【００７４】なお、半導体チップ１４の電極パッド部の
位置、第１配線基板１の第１ワイヤボンド用端子部７の
位置、第２配線基板２の第２ワイヤボンド用端子部１７
の位置の位置関係によっては図８に示すように半導体チ
ップ１４の電極パッド部と第１配線基板１の第１ワイヤ
ボンド用端子部７を結線せずに、第１配線基板１の第１
ワイヤボンド用端子部７と第２配線基板２の第２ワイヤ
ボンド用端子部１７とを結線してもよい。
【００７５】続いて、図７（ａ）に示すように、半導体
チップ１４、各ワイヤ４部分、第１ワイヤボンド用端子
部７および第２ワイヤボンド用端子部１７を覆うように
樹脂にて封止した樹脂封止部５を形成した。樹脂封止部
５は第１配線基板１および第２配線基板２を金型で挟み
込んで封止用樹脂を注入するトランスファーモールド法
により実施した。
【００７６】樹脂封止部５の形成後、図７（ｂ）に示す
ように、第２配線基板２の第２接合用端子ランド部１３
に対し、はんだボール６を外部端子として形成した。
０．４ｍｍφの第２接合用端子ランド部１３に対し、
０．４５ｍｍφのはんだボール６をリフロー接続により
接合した。
【００７７】なお、図５（ａ）および図５（ｂ）に示す
各基板が、それらの表面方向に複数連続した集合基板の
場合は、図７（ｂ）のはんだボール６の形成後に、１デ
バイス部分毎に切断して、個別の半導体パッケージとす
る。
【００７８】以上で本発明の半導体パッケージが完成す
る。このような本発明の半導体パッケージの第１接合用
端子ランド部９に対し、従来技術で説明した図１１に記
載の積層用半導体パッケージ５２を各外部端子（積層用
外部端子）５４を介して厚さ方向に積層して積層半導体
パッケージを作製する。
【００７９】このとき、上記積層用半導体パッケージ５
２の各外部端子５４の配置は、本発明の半導体パッケー
ジの第１接合用端子ランド部９の配置に合わせてある。
また、積層した積層用半導体パッケージ５２の最上段の
上面にある各外部端子５４は外部との接続にも使用でき
る。
【００８０】このような積層半導体パッケージでは、半
導体チップ１４の面積に対し、実装面積を極力小さくし
ながら、かつユーザでマザーボードに実装する最下段の
半導体パッケージの外部端子である、はんだボール６の
ピッチを大きくすることが可能となり、実装を安定化・
確実化できて、得られた積層半導体パッケージの歩留り
を向上できる。
【００８１】すなわち、従来の積層半導体パッケージで
は、積層半導体パッケージの実装面積を極力小さくし、
半導体チップの面積に近いサイズで実装できるようにす
るために外部端子ピッチを小さくしなければならず、そ
のためユーザにてマザーボード（実装基板）に対し実装
することが難しくなっていた。
【００８２】一方、本発明の半導体パッケージを従来の
積層半導体パッケージの最下段に用いることでユーザで
の実装を容易に行える外部端子ピッチに設定することが
可能となり、積層半導体パッケージの実装性を向上させ
ることが可能となる。
【００８３】
【発明の効果】本発明の半導体パッケージ用基板および
半導体パッケージは、以上のように、半導体チップを搭
載するための開口部を備えた第１配線基板と、第２ワイ
ヤボンド用端子部および第２接合用端子ランド部を有
し、第２接合用端子ランド部を第１面から第１面の反対
面である第２面側に連通させるための貫通孔を備えた第
２配線基板とが、第２ワイヤボンド用端子部を露出する
ように貼り合わされている構成である。
【００８４】それゆえ、上記構成は、第２接合用端子ラ
ンド部を第１面から第１面の反対面である第２面側に連
通させるための貫通孔を備えているので、例えば実装基
板に接続される第２接合用端子ランド部の配置を、半導
体チップの搭載領域と無関係に設定できて、従来より、
第２接合用端子ランド部の配置ピッチを大きくできるか
ら、上記構成を用いた積層半導体パッケージの歩留りを
向上できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の第一形態に係る半導体パッケー
ジの概略構成図である。
【図２】上記半導体パッケージの半導体パッケージ用基
板の概略構成図である。
【図３】上記半導体パッケージの上面図である。
【図４】上記半導体パッケージの下面図である。
【図５】（ａ）ないし（ｃ）は、上記半導体パッケージ
の各製造工程の一部を示す各概略構成図である。
【図６】（ａ）ないし（ｃ）は、上記半導体パッケージ
の各製造工程の他の一部を示す各概略構成図である。
【図７】（ａ）および（ｂ）は、上記半導体パッケージ
の各製造工程の残りを示す各概略構成図である。
【図８】上記半導体パッケージの一変形例を示す概略構
成図である。
【図９】従来の半導体パッケージの概略構成図である。
【図１０】従来の他の半導体パッケージの概略構成図で
ある。
【図１１】従来の、さらに他の積層用半導体パッケージ
の概略構成図である。
【図１２】上記積層用半導体パッケージを積層した積層
半導体パッケージの概略構成図である。
【符号の説明】 １ 第１配線基板 １ｃ 開口部 １ａ 第１配線基板の第２面 １ｂ 第１配線基板の第１面 ２ 第２配線基板 ２ａ 第２配線基板の第１面 ２ｂ 第２配線基板の第２面 ２ｃ 貫通孔 ４ ワイヤ ７ 第１ワイヤボンド用端子部 ９ 第１接合用端子ランド部 １０ 配線部 １３ 第２接合用端子ランド部 １４ 半導体チップ １７ 第２ワイヤボンド用端子部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/18

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】半導体チップと外部とを接続するための、
    第１ワイヤボンド用端子部、配線部、第１接合用端子ラ
    ンド部を有する第１金属製パターンを第１面に有する第
    １配線基板が、半導体チップを搭載するための開口部を
    備えて設けられ、 第２ワイヤボンド用端子部および第２接合用端子ランド
    部を含む第２金属製パターンを第１面に有する第２配線
    基板が、第２接合用端子ランド部を第１面から第１面の
    反対面である第２面側に連通させるための貫通孔を備え
    て設けられ、 第１配線基板の第２面と第２配線基板の第１面とが、第
    ２ワイヤボンド用端子部を露出するように貼り合わされ
    ていることを特徴とする半導体パッケージ用基板。
  2. 【請求項２】請求項１記載の半導体パッケージ用基板に
    おいて、第１配線基板は、ガラスエポキシ基板からな
    り、第２配線基板は、ポリイミド基板からなることを特
    徴とする半導体パッケージ用基板。
  3. 【請求項３】請求項１または２記載の半導体パッケージ
    用基板において、貫通孔は、開口部に面した位置にも形
    成されていることを特徴とする半導体パッケージ用基
    板。
  4. 【請求項４】半導体チップと外部とを接続するための、
    第１ワイヤボンド用端子部、配線部、第１接合用端子ラ
    ンド部を有する第１金属製パターンを第１面に備え、半
    導体チップを搭載するための開口部を備えた第１配線基
    板と、 第２ワイヤボンド用端子部および第２接合用端子ランド
    部を含む第２金属製パターンを第１面に有し、第２接合
    用端子ランド部を第１面から第１面の反対面である第２
    面側に連通させるための貫通孔を備えた第２配線基板と
    が、 第１配線基板の第２面と第２配線基板の第１面とを、第
    ２ワイヤボンド用端子部を露出するように貼り合わされ
    た半導体パッケージ用基板が設けられ、 上記開口部を通して、第２配線基板の金属製パターン上
    に半導体チップが、その回路素子面を第２配線基板に背
    向するように搭載され、 半導体チップの電極パッド、第１ワイヤボンド用端子
    部、および第２ワイヤボンド用端子部との間を導通させ
    るための金属製のワイヤが設けられ、 半導体チップ、第１ワイヤボンド用端子部、および第２
    ワイヤボンド用端子部を覆うように封止する樹脂封止部
    が設けられ、 第２接合用端子ランド部上に外部端子がそれぞれ形成さ
    れていることを特徴とする半導体パッケージ。
  5. 【請求項５】請求項４記載の半導体パッケージにおい
    て、 第２接合用端子ランド部に金属製のボール状端子が外部
    端子として接合されていることを特徴とする半導体パッ
    ケージ。
  6. 【請求項６】請求項４または５記載の半導体パッケージ
    において、 第２接合用端子ランド部の端子間ピッチが、第１接合用
    端子ランド部の端子間ピッチより大きく設定されている
    ことを特徴とする半導体パッケージ。
  7. 【請求項７】請求項４、５または６記載の半導体パッケ
    ージにおいて、 少なくとも一部のワイヤは、半導体チップの電極パッド
    を介して、第１および第２ワイヤボンド用端子部間を導
    通するようになっていることを特徴とする半導体パッケ
    ージ。
  8. 【請求項８】請求項４ないし７の何れかに記載の半導体
    パッケージにおいて、 少なくとも一部のワイヤは、第２ワイヤボンド用端子部
    を介して、第１配線基板と半導体チップの電極パッドと
    の間を導通するようになっていることを特徴とする半導
    体パッケージ。
  9. 【請求項９】請求項４ないし８の何れかに記載の半導体
    パッケージにおいて、 第１配線基板の第１接合用端子ランド部に対応した位置
    に積層用外部端子を有する積層用半導体パッケージが設
    けられ、 第１接合用端子ランド部に積層用外部端子を介して上記
    積層用半導体パッケージが搭載されていることを特徴と
    する半導体パッケージ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007083351A1 (ja) * 2006-01-17 2007-07-26 Spansion Llc 半導体装置およびその製造方法
US7462555B2 (en) 2004-12-17 2008-12-09 Samsung Electro-Mechanics Co., Ltd. Ball grid array substrate having window and method of fabricating same

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343899A (ja) * 2001-05-17 2002-11-29 Sharp Corp 半導体パッケージ用基板、半導体パッケージ
JP3925615B2 (ja) * 2001-07-04 2007-06-06 ソニー株式会社 半導体モジュール
US7750446B2 (en) * 2002-04-29 2010-07-06 Interconnect Portfolio Llc IC package structures having separate circuit interconnection structures and assemblies constructed thereof
US7323772B2 (en) * 2002-08-28 2008-01-29 Micron Technology, Inc. Ball grid array structures and tape-based method of manufacturing same
US6812580B1 (en) * 2003-06-09 2004-11-02 Freescale Semiconductor, Inc. Semiconductor package having optimized wire bond positioning
JP2005101125A (ja) * 2003-09-24 2005-04-14 Seiko Epson Corp 半導体装置の製造方法及び半導体装置、回路基板並びに電子機器
US7298052B2 (en) * 2005-04-22 2007-11-20 Stats Chippac Ltd. Micro chip-scale-package system
KR100652519B1 (ko) * 2005-07-18 2006-12-01 삼성전자주식회사 듀얼 금속층을 갖는 테이프 배선기판 및 그를 이용한 칩 온필름 패키지
JP4901458B2 (ja) * 2006-12-26 2012-03-21 新光電気工業株式会社 電子部品内蔵基板
JP2009130048A (ja) * 2007-11-21 2009-06-11 Elpida Memory Inc 半導体装置及び電子装置
US7855439B2 (en) * 2008-08-28 2010-12-21 Fairchild Semiconductor Corporation Molded ultra thin semiconductor die packages, systems using the same, and methods of making the same
KR20100033012A (ko) 2008-09-19 2010-03-29 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US7829988B2 (en) * 2008-09-22 2010-11-09 Fairchild Semiconductor Corporation Stacking quad pre-molded component packages, systems using the same, and methods of making the same
US8314499B2 (en) * 2008-11-14 2012-11-20 Fairchild Semiconductor Corporation Flexible and stackable semiconductor die packages having thin patterned conductive layers
JP2010192680A (ja) * 2009-02-18 2010-09-02 Elpida Memory Inc 半導体装置
TW201041105A (en) * 2009-05-13 2010-11-16 Advanced Semiconductor Eng Substrate having single patterned metal layer, and package applied with the same, and methods of manufacturing the substrate and package
US8367473B2 (en) * 2009-05-13 2013-02-05 Advanced Semiconductor Engineering, Inc. Substrate having single patterned metal layer exposing patterned dielectric layer, chip package structure including the substrate, and manufacturing methods thereof
US20100289132A1 (en) * 2009-05-13 2010-11-18 Shih-Fu Huang Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing of the substrate and package
TWI425603B (zh) * 2009-09-08 2014-02-01 Advanced Semiconductor Eng 晶片封裝體
US8786062B2 (en) 2009-10-14 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
US20110084372A1 (en) * 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US9082765B2 (en) 2013-03-08 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace (BOT) structures and methods for forming the same
US10832991B1 (en) 2019-05-07 2020-11-10 Texas Instruments Incorporated Leadless packaged device with metal die attach
US11398455B2 (en) 2019-06-03 2022-07-26 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and related methods
US11495505B2 (en) 2019-06-03 2022-11-08 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and related methods

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3176542B2 (ja) 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
JPH09232465A (ja) * 1996-02-27 1997-09-05 Fuji Kiko Denshi Kk 半導体実装用プリント配線板
JPH09266268A (ja) * 1996-03-28 1997-10-07 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置のパッケージ
US6011694A (en) * 1996-08-01 2000-01-04 Fuji Machinery Mfg. & Electronics Co., Ltd. Ball grid array semiconductor package with solder ball openings in an insulative base
US6031283A (en) * 1996-09-09 2000-02-29 Intel Corporation Integrated circuit package
JP3481444B2 (ja) 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
JP3685947B2 (ja) * 1999-03-15 2005-08-24 新光電気工業株式会社 半導体装置及びその製造方法
US6184580B1 (en) * 1999-09-10 2001-02-06 Siliconware Precision Industries Co., Ltd. Ball grid array package with conductive leads
US6414396B1 (en) * 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
US6448639B1 (en) * 2000-09-18 2002-09-10 Advanced Semiconductor Engineering, Inc. Substrate having specific pad distribution
JP2002343899A (ja) * 2001-05-17 2002-11-29 Sharp Corp 半導体パッケージ用基板、半導体パッケージ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7462555B2 (en) 2004-12-17 2008-12-09 Samsung Electro-Mechanics Co., Ltd. Ball grid array substrate having window and method of fabricating same
WO2007083351A1 (ja) * 2006-01-17 2007-07-26 Spansion Llc 半導体装置およびその製造方法
US7968990B2 (en) 2006-01-17 2011-06-28 Spansion Llc Semiconductor device and method of fabricating the same

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US6545367B2 (en) 2003-04-08

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