KR100652519B1 - 듀얼 금속층을 갖는 테이프 배선기판 및 그를 이용한 칩 온필름 패키지 - Google Patents

듀얼 금속층을 갖는 테이프 배선기판 및 그를 이용한 칩 온필름 패키지 Download PDF

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Abstract

본 발명은 듀얼 금속층을 갖는 테이프 배선기판 및 그를 이용한 칩 온 필름(Chip On Film; COF) 패키지에 관한 것으로, 테이프 배선기판 상에서 안정적인 접지 및 전원 공급에 필요한 접지 영역 및 전원 영역을 확보할 수 있도록 하는 데 있다. 본 발명에 따른 칩 온 필름 패키지는 반도체 칩이 테이프 배선기판의 상부면에 형성된 상부 배선층에 플립 칩 본딩되고, 플립 칩 본딩된 반도체 칩과 테이프 배선기판 사이는 성형수지로 충전된 구조를 갖는다. 그리고 반도체 칩이 실장된 테이프 배선기판 하부면에는 반도체 칩의 칩 실장 영역보다는 적어도 크게 접지층 또는 전원층이 형성되어 있고, 접지층은 상부 배선층의 접지 단자 패턴과 비아로 연결되고, 전원층은 상부 배선층의 전원 단자 패턴과 비아로 연결된다. 따라서 테이프 배선기판의 하부면에 접지 및 전원 공급에 필요한 충분한 접지 영역 또는 전원 영역을 확보함으로써, 반도체 칩 구동시 발생되는 전자파와 노이즈를 감소시키고, 전원을 안정적으로 반도체 칩에 공급할 수 있다.
칩 온 필름(COF), 칩 온 필름, 접지, 전원, 듀얼

Description

듀얼 금속층을 갖는 테이프 배선기판 및 그를 이용한 칩 온 필름 패키지{ TAPE SUBSTRATE COMPRISING DUAL METAL LAYER AND CHIP ON FILM PACKAGE USING THE SAME}
도 1은 종래기술에 따른 칩 온 필름 패키지를 보여주는 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선 단면도이다.
도 3은 본 발명의 제 1 실시예에 따른 듀얼 금속층을 갖는 테이프 배선기판을 이용한 칩 온 필름 패키지를 보여주는 상면 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ선 단면도이다.
도 5는 본 발명의 제 1 실시예에 따른 듀얼 금속층을 갖는 테이프 배선기판을 이용한 칩 온 필름 패키지의 저면을 개략적으로 보여주는 평면도이다.
도 6은 본 발명의 제 2 실시예에 따른 듀얼 금속층을 갖는 테이프 배선기판을 이용한 칩 온 필름 패키지의 저면을 개략적으로 보여주는 평면도이다.
도 7은 본 발명의 제 3 실시예에 따른 듀얼 금속층을 갖는 테이프 배선기판을 이용한 칩 온 필름 패키지의 저면을 개략적으로 보여주는 평면도이다.
도 8은 본 발명의 제 4 실시예에 따른 듀얼 금속층을 갖는 테이프 배선기판을 이용한 칩 온 필름 패키지의 저면을 개략적으로 보여주는 평면도이다.
도 9는 본 발명의 제 5 실시예에 따른 듀얼 금속층을 갖는 테이프 배선기판 을 이용한 칩 온 필름 패키지의 저면을 개략적으로 보여주는 평면도이다.
도 10은 본 발명의 제 6 실시예에 따른 듀얼 금속층을 갖는 테이프 배선기판을 이용한 칩 온 필름 패키지의 저면을 개략적으로 보여주는 평면도이다.
* 도면의 주요 부분에 대한 설명 *
110 : 반도체 칩 112 : 전극 패드
116 : 전극 범프 117 : 입력 범프
117a : 접지 범프 118 : 출력 범프
119 : 더미 범프 120 : 테이프 배선기판
121 : 베이스 필름 124 : 상부 금속층
125 : 입력 단자 패턴 125a : 접지 단자 패턴
126 : 출력 단자 패턴 128 : 더미 단자 패턴
127 : 비아 131 : 하부 금속층
131, 231, 331, 431, 531, 631 : 접지층 134 : 더미 비아
140 : 성형 수지 200 : 칩 온 필름 패키지
333, 433, 533, 633 : 전원층
본 발명은 테이프 배선기판 및 그를 이용한 테이프 패키지에 관한 것으로, 더욱 상세하게는 테이프 배선기판에 반도체 칩이 플립 칩 본딩된 듀얼 금속층을 갖 는 테이프 배선기판 및 그를 이용한 칩 온 필름 패키지에 관한 것이다.
최근 휴대폰용 LCD(Liquid Crystal Disyplay), 컴퓨터용 TFT LCD(Thin Film Transistor LCD), 가정용 PDP(Plasma Display Panel) 등 평판 디스플레이 산업의 발달에 힘입어 평판 디스플레이 장치의 구동 칩 부품인 테이프 패키지의 제조 산업 또한 발전하고 있다. 이들 테이프 패키지는 디스플레이 장치의 경박화에 따라 보다 가는 선폭의 배선 패턴이 요구되고 있다.
이와 같은 테이프 패키지는 테이프 배선기판을 이용한 반도체 패키지로서, 테이프 캐리어 패키지(Tape Carrier Pacakge; TCP)와 칩 온 필름(Chip On Film; COF) 패키지로 나눌 수 있다. TCP는 테이프 배선기판의 윈도우(window)에 노출된 인너 리드(inner lead)에 반도체 칩이 인너 리드 본딩(Inner Lead Bonding; ILB) 방식으로 실장된 구조를 갖는다. COF 패키지는 윈도우가 없는 테이프 배선기판에 반도체 칩이 플립 칩 본딩 방식으로 실장된 구조를 갖는다. 한편 COF 패키지는 TCP와 비교하여 더욱 얇은 테이프 배선기판을 사용할 수 있고, 배선 패턴을 더욱 조밀하게 설계할 수 있는 특징을 갖고 있다.
특히 COF 패키지는 외부접속단자로 솔더볼 대신에 테이프 배선기판 위에 형성된 입출력 단자 패턴을 사용하며, 입출력 단자 패턴을 인쇄회로기판이나 디스플레이 패널(panel)에 직접 부착하여 실장한다.
종래기술에 따른 COF 패키지(100)는, 도 1 및 도 2에 도시된 바와 같이, 테이프 배선기판(20)의 상부면(22)에 반도체 칩(10)이 전극 범프(16)를 매개로 플립 칩 본딩된 구조를 갖는다. 그리고 플립 칩 본딩된 부분은 언더필 공정에 의해 충 진된 성형 수지(40)에 의해 보호된다.
반도체 칩(10)은 활성면의 가장자리 둘레에 배치된 전극 패드들(12)에 각기 형성된 전극 범프(16)을 포함한다. 전극 범프(16)는 입력 범프(17)와 출력 범프(18)를 포함한다. 그리고 입력 범프(17)는 접지 범프(17a)와 전원 범프(17b)를 포함한다.
그리고 테이프 배선기판(20)은 베이스 필름(21; base film) 상부면(22)에 상부 금속층(24)이 형성되어 있다. 베이스 필름(21)은 중심 부분의 칩 실장 영역에 반도체 칩(10)이 실장되며, 베이스 필름(21)의 양측의 가장자리를 따라서 소정의 간격을 두고 스프로켓 홀(29; sprocket hole)이 형성되어 있다. 상부 금속층(24)은 일단에 전극 범프(16)가 플립 칩 본딩되고, 일단과 연결된 타단은 칩 실장 영역 밖으로 뻗어 있는 입출력 단자 패턴(25, 26)을 포함한다. 이때 입력 단자 패턴(25)은 반도체 칩(10)을 중심으로 베이스 필름(21)의 일측으로 뻗어 있고, 출력 단자 패턴(26)은 베이스 필름(21)의 타측으로 뻗어 있다. 그리고 입력 단자 패턴(25)과 출력 단자 패턴(26)은 스프로켓 홀(29)이 일렬로 형성된 방향과 나란한 방향으로 뻗어 있다.
테이프 배선기판(20)에 반도체 칩(10)이 플립 칩 본딩될 때, 접지 범프(17a)는 접지용 입력 단자 패턴(25a; 이하, 접지 단자 패턴)에 본딩되고, 전원 범프(17b)는 전원용 입력 단자 패턴(25b; 이하, 전원 단자 패턴)에 본딩된다.
한편 반도체 제품의 경박단소화, 고속화, 다기능화 및 고성능화됨에 따라서 반도체 칩(10)의 크기는 축소되고 전극 범프(16) 수는 증가하고, 상부 금속층(24) 는 미세피치화되고 있다. 이로 인해 접지 단자 패턴(25a) 및 전원 단자 패턴(25b)의 폭도 좁아지기 때문에, 베이스 필름(21)의 상부면(22)에 형성된 접지 단자 패턴(25a)과 전원 단자 패턴(25b)만으로는 안정적인 접지 및 전원 공급에 필요한 면적을 확보하는 데 어려움이 있다.
이에 따라 종래기술에 따른 COF 패키지(100)는 구동 중 발생되는 전자파와 노이즈를 충분히 감소시키지 못하기 때문에, 전자파장애(EMI; electromagnetic interference) 및 노이즈 특성이 나빠질 수 있다. 아울러 전원을 반도체 칩(10)에 안정적으로 공급하기가 쉽지 않다.
따라서, 본 발명은 목적은 안정적인 접지 및 전원 공급에 필요한 접지 영역과 전원 영역을 확보할 수 있도록 하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 테이프 배선기판의 양면에 금속층이 형성된 듀얼 금속층을 갖는 COF 패키지용 테이프 배선기판을 제공한다.
본 발명에 따른 COF 패키지용 테이프 배선기판은 베이스 필름과, 베이스 필름의 상부면에 형성된 상부 금속층과, 베이스 필름의 하부면에 형성된 하부 금속층을 포함한다. 베이스 필름은 상부면과 하부면을 가지며, 상부면에 반도체 칩이 실장되는 칩 실장 영역을 갖는다. 상부 금속층은 칩 실장 영역의 가장자리 부분에 형성되며 전극 범프가 본딩되는 일단과, 일단과 연결된 타단은 칩 실장 영역 밖으로 뻗어 있는 입출력 단자 패턴을 갖는다. 그리고 하부 금속층은 칩 실장 영역 아 래의 베이스 필름의 하부면에 형성되며, 전극 범프 중 접지 범프가 본딩된 입력 단자 패턴과 베이스 필름을 관통하는 비아로 연결되는 접지층을 갖는다.
본 발명에 따른 테이프 배선기판에 있어서, 접지층은 적어도 칩 실장 영역을 포함하는 크기로 형성되는 것이 바람직하다.
본 발명에 따른 테이프 배선기판에 있어서, 하부 금속층은 칩 실장 영역 아래의 베이스 필름의 하부면에 형성되며, 전극 범프 중 전원 범프가 본딩되는 입력 단자 패턴과 비아로 연결되는 전원층을 더 포함한다. 이때 전원층과 접지층은 분리되어 있으며, 적어도 칩 실장 영역을 포함하는 크기로 형성되는 것이 바람직하다.
본 발명에 따른 테이프 배선기판에 있어서, 전원층과 접지층은 판 또는 망(mesh) 형태로 형성될 수 있다.
본 발명에 따른 테이프 배선기판에 있어서, 상부 금속층은 반도체 칩 활성면의 가장자리 둘레에 형성된 더미 범프가 본딩되는 더미 단자 패턴을 더 포함하며, 더미 단자 패턴은 더미 비아를 통하여 접지층에 연결될 수 있다.
본 발명에 따른 테이프 배선기판에 있어서, 비아는 상기 입력 단자 패턴의 일단 아래에 형성되고, 더미 비아는 더미 단자 패턴의 일단 아래에 형성된다.
본 발명에 따른 테이프 배선기판에 있어서, 접지층 또는 전원층은 복수 개로 분리되어 형성될 수 있다.
그리고 본 발명에 따른 테이프 배선기판에 있어서, 접지층은 칩 실장 영역 아래에 형성되며, 전원층은 접지층의 가장자리 부분을 둘러싸는 형태로 형성되는 것이 바람직하다.
본 발명은 전술된 테이프 배선기판을 이용한 COF 패키지를 제공한다. 즉 본 발명에 따른 COF 패키지는 활성면의 가장자리 둘레에 전극 범프가 형성된 반도체 칩과, 반도체 칩이 전극 범프를 매개로 상부면에 플립 칩 본딩되는 테이프 배선기판과, 플립 칩 본딩된 반도체 칩과 테이프 배선기판 사이에 충진된 성형수지를 포함한다.
본 발명에 따른 COF 패키지에 있어서, 반도체 칩은 활성면의 가장자리 둘레에 형성된 더미 범프를 더 포함하며, 더미 범프는 베이스 필름을 관통하는 더미 비아를 통하여 접지층에 연결된다.
본 발명에 따른 COF 패키지에 있어서, 비아는 접지 범프와 전원 범프 아래에 형성되고, 더미 비아는 더미 범프 아래에 형성된다.
본 발명에 따른 COF 패키지에 있어서, 반도체 칩은 복수 개의 접지 범프를 포함하며, 접지 범프들의 사용 전압 환경에 따라서 접지층은 복수 개로 분리되어 있다. 반도체 칩은 복수 개의 전원 범프를 포함하며, 전원 범프들의 사용 전압에 따라서 전원층은 복수 개로 분리되어 있다.
그리고 본 발명에 따른 COF 패키지에 있어서, 접지층은 칩 실장 영역 아래에 형성되며, 전원층은 접지층의 가장자리 부분을 둘러싸는 형태로 형성하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
제 1 실시예
도 3은 본 발명의 제 1 실시예에 따른 듀얼 금속층(124, 131)을 갖는 테이프 배선기판(120)을 이용한 COF 패키지(200)를 보여주는 상면 평면도이다. 도 4는 도 3의 Ⅳ-Ⅳ선 단면도이다. 그리고 도 5는 본 발명의 제 1 실시예에 따른 COF 패키지(200)의 저면을 개략적으로 보여주는 평면도이다.
도 3 내지 도 5를 참조하면, 본 발명의 제 1 실시예에 따른 COF 패키지(200)는 듀얼 금속층(124, 131)이 형성된 테이프 배선기판(120)과, 테이프 배선기판(120)의 상부면에 플립 칩 본딩된 반도체 칩(110)을 포함하며, 플립 칩 본딩된 부분은 언더필 공정에 의해 충진된 성형 수지(140)에 의해 보호된다.
반도체 칩(110)은 활성면의 가장자리 둘레에 형성된 전극 패드들(112)에 각기 전극 범프(116)가 형성되어 있다. 전극 범프(116)는 입력 범프(117)와 출력 범프(118)를 포함한다. 입력 범프(117)는 접지 범프(117a)와 전원 범프(도시안됨)를 포함한다. 이때 출력 범프(118)에 비해서 입력 범프(117)이 크게 형성되며 피치(pitch) 또한 더 크다. 이유는 입력 범프(117) 간의 정전기에 따른 불량을 억제하기 위해서이다. 그리고 전극 범프(116)가 형성되지 않는 활성면의 가장자리 부분에는 조립의 안정성과 방열성을 위해서 더미 범프(119)가 형성되어 있다.
테이프 배선기판(120)은 폴리이미드 소재의 베이스 필름(121)의 양면에 동박(Cu foil)을 패터닝하여 형성된 듀얼 금속층(124, 131)을 포함한다. 베이스 필름(121)은 반도체 칩(110)이 실장되는 칩 실장 영역을 갖는 상부면(122)과, 상부면 (122)에 대향하여 하부면(123)을 갖는다. 듀얼 금속층(124, 131)은 베이스 필름(121)의 상부면(122)에 형성된 상부 금속층(124)과, 하부면(123)에 형성된 하부 금속층(131)으로 구성된다.
상부 금속층(124)은 일단에 전극 범프(116)가 플립 칩 본딩되고, 일단과 연결된 타단은 칩 실장 영역 밖으로 뻗어 있는 입출력 단자 패턴(125, 126)을 포함한다. 이때 입력 단자 패턴(125)은 반도체 칩(110)을 중심으로 베이스 필름(121)의 일측으로 뻗어 있고, 출력 단자 패턴(126)은 베이스 필름(121)의 타측으로 뻗어 있다. 그리고 입출력 단자 패턴(125, 126)의 일단은 반도체 칩의 전극 범프(116)가 플립 칩 본딩될 수 있는 위치에 형성되기 때문에, 반도체 칩(110)의 활성면의 가장자리 둘레에 대응되는 칩 실장 영역의 가장자리 부분에 배치된다.
하부 금속층(131)은 칩 실장 영역 아래의 베이스 필름(121)의 하부면(123)에 형성되며, 전극 범프 중 접지 범프(117a)가 본딩된 접지 단자 패턴(125a)과 베이스 필름(121)을 관통하는 비아(127)로 연결되는 접지층(132)을 포함한다. 특히 접지층(132)은 적어도 칩 실장 영역을 포함할 수 있는 크기의 판이나 망(mesh) 형태로 형성하는 것이 바람직하다. 이로 인해 접지에 필요한 충분한 접지 면적을 확보할 수 있기 때문에, EMI와 노이즈 특성을 개선할 수 있다. 즉 반도체 칩(110)을 포함하는 크기의 접지층(132)은 반도체 칩(110)에서 방출되는 전자파 및 노이즈를 밖으로 분산되는 것을 막고 접지층(132)으로 끌어 당기는 역할을 하기 때문에, 전기적인 안정성을 확보할 수 있다.
이때 비아(127)는 접지 범프(117a)가 플립칩 본딩되는 접지 단자 패턴(125a) 의 일단 아래의 베이스 필름(121)을 관통하여 형성되기 때문에, 접지 단자 패턴(125a)과 접지층(132)을 연결하기 위한 별도의 배선을 형성할 필요가 없고, 접지경로의 길이를 최소화할 수 있다.
그리고 제 1 실시예에서는 칩 실장 영역의 가장자리 부분에 배치된 입출력 단자 패턴(125, 126)의 일단을 제외하고는 칩 실장 영역 안쪽에 상부 금속층(124)이 배치되지 않기 때문에, 언더필 공정시 플립칩 본딩된 부분으로 충진되는 액상의 성형 수지(140)의 흐름이 방해받는 것을 최소화할 수 있다. 따라서 보이드 없이 플립 칩 본딩된 부분을 액상의 성형 수지(140)으로 충전할 수 있다.
한편 접지층(132)은 칩 실장 영역의 아래쪽에 형성되어 반도체 칩(110)에서 발생되는 열을 외부로 방출하는 방열판으로서의 역할도 담당한다. 반도체 칩(110)에서 발생되는 열을 더욱 효과적으로 외부로 방출시키기 위해서, 더미 범프(119)를 접지층(131)에 연결할 수도 있다. 이때 더미 범프(119)는 플립칩 본딩된 더미 단자 패턴(128)의 일단 아래의 베이스 필름(121)을 관통하여 형성된 더미 비아(134)를 통하여 접지층(132)에 연결된다.
제 2 실시예
본 발명의 제 1 실시예에서는 하부 금속층에 일체로 접지층이 형성된 예를 설명하였지만, 도 6에 도시된 바와 같이, 하부 금속층(231)에 접지층(232)을 분리해서 형성할 수 있다. 도 6을 참조하면, 본 발명의 제 2 실시예에 따른 COF 패키지(300)는 테이프 배선기판(220)의 하부면(223)에 제 1 접지층(232a)과 제 2 접지 층(232b)이 분리 형성되어 있다. 제 1 접지 범프들(217a')은 제 1 접지층(232a)에 제 1 비아(227a)를 통하여 연결되고, 제 2 접지 범프들(217a")은 제 2 접지층(232b)에 제 2 비아(227a")를 통하여 연결된다.
이와 같이 접지층(232)을 분리하는 경우는, 반도체 칩(210)에서 사용되는 전압이 두가지 이상일 경우이다. 예컨대, 반도체 칩 내에 아날로그 회로와 디지털 회로가 복합되어 있는 경우, 일반적으로 아날로그 회로는 5V 전압에서 구동하고 디지털 회로는 1.5V 전압에서 구동하기 때문에, 아날로그 회로를 접지하기 위한 접지층과 디지털 회로를 접지하기 위한 접지층을 분리해서 형성하는 것이 바람직하다.
제 3 실시예
제 1 및 제 2 실시예에서는 베이스 필름의 하부면에 접지층만 형성된 예를 개시하였지만, 도 7에 도시된 바와 같이, 접지층(332)과 함께 전원층(333)을 형성할 수 있다.
제 3 실시예에 따른 COF 패키지(400)는, 도 7에 도시된 바와 같이, 하부 금속층(331)에 접지층(332)과 전원층(333)이 형성되며, 접지층(332)과 전원층(333)은 분리되어 있다.
전원층(333)은 칩 실장 영역 아래의 베이스 필름(321)의 하부면(323)에 형성되며, 전극 범프 중 전원 범프(317b)가 본딩된 전원 단자 패턴 아래의 베이스 필름(321)을 관통하는 비아(327b)로 연결된다.
비아(327b)는 전원 범프(317b)가 본딩된 전원 단자 패턴의 일단 아래의 베이 스 필름(321)을 관통하여 형성되기 때문에, 전원 범프(317b)와 전원층(333)을 연결하기 위한 별도의 배선을 형성할 필요가 없고, 전원경로의 길이를 최소화할 수 있다.
전원층(333) 또한 반도체 칩(310)에서 사용되는 전압이 두가지 이상일 경우에, 사용되는 전압 환경에 맞게 분리된다. 예컨대, 제 3 실시예에서는 양쪽에 접지층(332)이 분리되어 형성되고, 분리된 접지층(332) 사이에 전원층(333)이 분리되어 형성된 구조로 구현될 수 있다.
제 4 내지 제 6 실시예
접지층과 전원층을 포함하는 하부 금속층은 반도체 칩의 접지 범프와 전원 범프의 배치 위치와 사용되는 전압 환경에 따라서, 도 8 내지 도 10에 도시된 바와 같이, 다양하게 설계될 수 있다.
도 8을 참조하면, 제 4 실시예에 따른 COF 패키지(500)의 하부 금속층(431)은 분리된 접지층(432)을 각각 둘러싸도록 링 형태의 전원층(433)으로 구현할 수 있다.
또는 도 9 및 도 10에 도시된 바와 같이, 제 5 및 제 6 실시예에 따른 COF 패키지(600, 700)의 하부 금속층(531, 631)은 일정 간격으로 분리된 접지층(532, 632)과, 접지층(532, 632)을 둘러싸되 일측이 분리된 영문자 "C"자 형태로 형성된 전원층(533, 633)을 포함한다.
한편 제 4 내지 제 6 실시예에는 접지층을 둘러싸도록 전원층이 형성된 예를 개시하였지만, 반대로 배치되게 형성할 수도 있다.
따라서, 본 발명의 구조를 따르면 반도체 칩이 실장되는 칩 실장 영역에 대응되는 테이프 배선기판의 하부면에 적어도 칩 실장 영역을 포함하는 크기의 접지층과 전원층이 형성되고, 접지층 및 전원층이 테이프 배선기판 상부면의 접지 단자 패턴과 전원 단자 패턴과 전기적으로 연결됨으로써, 안정적인 접지 및 전원 공급에 필요한 접지 영역과 전원 영역을 확보할 수 있다. 이로 인해 반도체 칩 구동 발생되는 전자파와 노이즈를 감소시키고, 전원을 안정적으로 반도체 칩에 공급할 수 있다.
그리고 사용되는 전원 환경에 따라서 접지층과 전원층을 분리하여 형성함으로써, 더욱 안정적인 접지와 전원 공급이 가능하다.
또한 칩 실장 영역의 가장자리 부분에 배치된 입출력 단자 패턴의 일단을 제외하고는 칩 실장 영역 안쪽에 상부 금속층이 배치되지 않기 때문에, 언더필 공정시 플립칩 본딩된 부분으로 충진되는 액상의 성형 수지의 흐름이 방해받는 것을 최소화할 수 있다. 따라서 보이드 없이 플립 칩 본딩된 부분을 액상의 성형 수지으로 충전할 수 있기 때문에, 신뢰성이 양호한 칩 온 필름 패키지를 제공할 수 있는 장점도 있다.

Claims (18)

  1. 칩 온 필름 패키지용 테이프 배선기판으로,
    상부면과 하부면을 가지며, 상기 상부면에 반도체 칩이 실장되는 칩 실장 영역을 갖는 베이스 필름과;
    일단은 상기 칩 실장 영역의 가장자리 둘레에 형성되며 상기 반도체 칩의 전극 범프가 본딩되고, 상기 일단과 연결된 타단은 상기 칩 실장 영역 밖으로 뻗어 있는 입출력 단자 패턴을 갖는 상부 금속층과;
    상기 칩 실장 영역 아래의 상기 베이스 필름의 하부면에 형성되며, 상기 전극 범프 중 접지 범프가 본딩되는 상기 입력 단자 패턴과 상기 베이스 필름을 관통하는 비아로 연결되는 접지층을 갖는 하부 금속층;을 포함하는 것을 특징으로 하는 듀얼 금속층을 갖는 칩 온 필름 패키지용 테이프 배선기판.
  2. 제 1항에 있어서, 상기 접지층은 적어도 상기 칩 실장 영역을 포함하는 크기로 형성되는 것을 특징으로 하는 듀얼 금속층을 갖는 칩 온 필름 패키지용 테이프 배선기판.
  3. 제 1항에 있어서, 상기 하부 금속층은 상기 칩 실장 영역 아래의 상기 베이스 필름의 하부면에 형성되며, 상기 전극 범프 중 전원 범프가 본딩될 상기 입력 단자 패턴과 비아로 연결되는 전원층을 더 포함하며,
    상기 전원층과 접지층은 분리되어 있으며, 상기 전원층과 접지층은 적어도 상기 칩 실장 영역을 포함하는 크기로 형성되는 것을 특징으로 하는 듀얼 금속층을 갖는 칩 온 필름 패키지용 테이프 배선기판.
  4. 제 3항에 있어서, 상기 전원층과 접지층은 판 또는 망(mesh) 형태로 형성되는 것을 특징으로 하는 듀얼 금속층을 갖는 칩 온 필름 패키지용 테이프 배선기판.
  5. 제 4항에 있어서, 상기 상부 금속층은 상기 반도체 칩 활성면의 가장자리 둘레에 형성된 더미 범프가 본딩될 더미 단자 패턴을 더 포함하며, 상기 더미 단자 패턴은 더미 비아를 통하여 상기 접지층에 연결되는 것을 특징으로 하는 듀얼 금속층을 갖는 칩 온 필름 패키지용 테이프 배선기판.
  6. 제 5항에 있어서, 상기 비아는 상기 입력 단자 패턴의 일단 아래에 형성되고, 상기 더미 비아는 상기 더미 단자 패턴의 일단 아래에 형성된 것을 특징으로 하는 듀얼 금속층을 갖는 칩 온 필름 패키지용 테이프 배선기판.
  7. 제 6항에 있어서, 상기 접지층은 복수개로 분리되어 있는 것을 특징으로 듀얼 금속층을 갖는 칩 온 필름 패키지용 테이프 배선기판.
  8. 제 7항에 있어서, 상기 전원층은 복수개로 분리되어 있는 것을 특징으로 하 는 듀얼 금속층을 갖는 칩 온 필름 패키지용 테이프 배선기판.
  9. 제 4항에 있어서, 상기 접지층은 상기 칩 실장 영역 아래에 형성되며, 상기 전원층은 상기 접지층의 가장자리 부분을 둘러싸는 형태로 형성되는 것을 특징으로 하는 듀얼 금속층을 갖는 칩 온 필름 패키지용 테이프 배선기판.
  10. 활성면의 가장자리 둘레에 전극 범프가 형성된 반도체 칩과;
    상기 반도체 칩이 상기 전극 범프를 매개로 상부면에 플립 칩 본딩되는 테이프 배선기판과;
    플립 칩 본딩된 상기 반도체 칩과 상기 테이프 배선기판 사이에 충진된 성형수지;를 포함하며,
    상기 테이프 배선기판은,
    상부면과 하부면을 가지며, 상기 상부면에 상기 반도체 칩이 실장되는 칩 실장 영역을 갖는 베이스 필름과;
    일단은 상기 칩 실장 영역의 가장자리 둘레에 형성되며 상기 전극 범프가 본딩되고, 상기 일단과 연결된 타단은 상기 칩 실장 영역 밖으로 뻗어 있는 입출력 단자 패턴을 갖는 상부 금속층과;
    상기 칩 실장 영역 아래의 상기 베이스 필름의 하부면에 형성되며, 상기 전극 범프 중 접지 범프가 본딩된 상기 입력 단자 패턴과 상기 베이스 필름을 관통하는 비아로 연결되는 접지층을 갖는 하부 금속층;을 포함하는 것을 특징으로 하는 듀얼 금속층을 갖는 칩 온 필름 패키지.
  11. 제 10항에 있어서, 상기 접지층은 적어도 상기 칩 실장 영역을 포함하는 크기로 형성되는 것을 특징으로 하는 듀얼 금속층을 갖는 칩 온 필름 패키지.
  12. 제 10항에 있어서, 상기 하부 금속층은 상기 칩 실장 영역 아래의 상기 베이스 필름의 하부면에 형성되며, 상기 전극 범프 중 전원 범프가 본딩된 상기 입력 단자 패턴과 비아로 연결되는 전원층을 더 포함하며,
    상기 전원층과 접지층은 분리되어 있으며, 상기 전원층과 접지층은 적어도 상기 칩 실장 영역을 포함하는 크기로 형성되는 것을 특징으로 하는 듀얼 금속층을 갖는 칩 온 필름 패키지.
  13. 제 12항에 있어서, 상기 전원층과 접지층은 판 또는 망(mesh) 형태로 형성되는 것을 특징으로 하는 듀얼 금속층을 갖는 칩 온 필름 패키지.
  14. 제 13항에 있어서, 상기 반도체 칩은 활성면의 가장자리 둘레에 형성된 더미 범프를 더 포함하며, 상기 더미 범프는 상기 베이스 필름을 관통하는 더미 비아를 통하여 상기 접지층에 연결되는 것을 특징으로 하는 듀얼 금속층을 갖는 칩 온 필름 패키지.
  15. 제 14항에 있어서, 상기 비아는 상기 접지 범프와 상기 전원 범프 아래에 형 성되고, 상기 더미 비아는 상기 더미 범프 아래에 형성된 것을 특징으로 하는 듀얼 금속층을 갖는 칩 온 필름 패키지.
  16. 제 15항에 있어서, 상기 반도체 칩은 복수 개의 접지 범프를 포함하며, 상기 접지 범프들의 사용 전압 환경에 따라서 상기 접지층은 복수개로 분리되어 있는 것을 특징으로 듀얼 금속층을 갖는 칩 온 필름 패키지.
  17. 제 16항에 있어서, 상기 반도체 칩은 복수 개의 전원 범프를 포함하며, 상기 전원 범프들의 사용 전압에 따라서 상기 전원층은 복수개로 분리되어 있는 것을 특징으로 하는 듀얼 금속층을 갖는 칩 온 필름 패키지.
  18. 제 13항에 있어서, 상기 접지층은 상기 칩 실장 영역 아래에 형성되며, 상기 전원층은 상기 접지층의 가장자리 부분을 둘러싸는 형태로 형성되는 것을 특징으로 하는 듀얼 금속층을 갖는 칩 온 필름 패키지.
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