KR100838244B1 - 전자기 밴드갭 구조물 및 인쇄회로기판 - Google Patents

전자기 밴드갭 구조물 및 인쇄회로기판 Download PDF

Info

Publication number
KR100838244B1
KR100838244B1 KR1020070061834A KR20070061834A KR100838244B1 KR 100838244 B1 KR100838244 B1 KR 100838244B1 KR 1020070061834 A KR1020070061834 A KR 1020070061834A KR 20070061834 A KR20070061834 A KR 20070061834A KR 100838244 B1 KR100838244 B1 KR 100838244B1
Authority
KR
South Korea
Prior art keywords
metal
vias
metal layer
electromagnetic bandgap
metal plate
Prior art date
Application number
KR1020070061834A
Other languages
English (en)
Inventor
김한
최형식
김상훈
김준성
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020070061834A priority Critical patent/KR100838244B1/ko
Priority to US12/155,941 priority patent/US8368488B2/en
Priority to DE102008002425A priority patent/DE102008002425A1/de
Priority to JP2008155427A priority patent/JP4786686B2/ja
Application granted granted Critical
Publication of KR100838244B1 publication Critical patent/KR100838244B1/ko
Priority to US13/756,210 priority patent/US8710943B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0236—Electromagnetic band-gap structures
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00—Screening of apparatus or components against electric or magnetic fields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/09309—Core having two or more power planes; Capacitive laminate of two power planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09627—Special connections between adjacent vias, not for grounding vias

Abstract

아날로그 회로와 디지털 회로 사이의 혼합 신호 문제를 해결한 전자기 밴드갭 구조물 및 인쇄회로기판이 개시된다. 전자기 밴드갭 구조물은, 제1 금속층, 제1 유전층, 금속판, 제2 유전층 및 제2 금속층이 적층되고, 상기 제1 금속층과 상기 금속판 사이에 홀수개의 비아가 직렬로 연결되어 있다. 이러한 전자기 밴드갭 구조물은 작은 크기를 가지면서도 낮은 밴드갭 주파수를 가질 수 있다.
아날로그 회로, 디지털 회로, 인쇄회로기판, 혼합 신호

Description

전자기 밴드갭 구조물 및 인쇄회로기판{Electromagnetic bandgap structure and printed circuit board}
도 1은 아날로그 회로와 디지털 회로를 포함하는 인쇄회로기판의 단면도.
도 2는 종래 기술에 따른 아날로그 회로와 디지털 회로 사이의 혼합 신호 문제를 해결하는 전자기 밴드갭 구조물의 단면도.
도 3은 도 2에 도시된 전자기 밴드갭 구조물의 금속판 배열 구조를 나타낸 평면도.
도 4는 도 2에 도시된 전자기 밴드갭 구조물의 사시도.
도 5는 도 2에 도시된 전자기 밴드갭 구조물의 등가회로도.
도 6은 본 발명의 일 실시예에 따른 아날로그 회로와 디지털 회로 사이의 혼합 신호 문제를 해결하는 전자기 밴드갭 구조물의 입체 사시도.
도 7은 도 6에 도시된 전자기 밴드갭 구조물의 배열 구조를 나타낸 평면도.
도 8은 도 6에 도시된 전자기 밴드갭 구조물의 평면도.
도 9는 본 발명의 실시예에 따른 전자기 밴드갭 구조물과 종래 기술에 따른 전자기 밴드갭 구조물을 이용하여 컴퓨터 시뮬레이션을 한 결과.
도 10은 본 발명의 다른 실시예에 따른 아날로그 회로와 디지털 회로 사이의 혼합 신호 문제를 해결하는 전자기 밴드갭 구조물의 입체 사시도.
도 11은 도 10에 도시된 전자기 밴드갭 구조물의 배열 구조를 나타낸 평면도.
도 12a는 도 10에 도시된 전자기 밴드갭 구조물의 제1 금속층에서의 평면도.
도 12b는 도 10에 도시된 전자기 밴드갭 구조물의 금속판에서의 평면도.
도 13은 본 발명의 또 다른 실시예에 따른 아날로그 회로와 디지털 회로 사이의 혼합 신호 문제를 해결하는 전자기 밴드갭 구조물의 입체 사시도.
도 14는 도 13에 도시된 전자기 밴드갭 구조물의 배열 구조를 나타낸 평면도.
도 15a는 도 13에 도시된 전자기 밴드갭 구조물의 제1 금속층에서의 평면도.
도 15b는 도 13에 도시된 전자기 밴드갭 구조물의 금속판에서의 평면도.
도 16은 본 발명의 또 다른 실시예에 따른 아날로그 회로와 디지털 회로 사이의 혼합 신호 문제를 해결하는 전자기 밴드갭 구조물의 입체 사시도.
도 17는 도 16에 도시된 전자기 밴드갭 구조물의 배열 구조를 나타낸 평면도.
도 18a는 도 16에 도시된 전자기 밴드갭 구조물의 제1 금속층에서의 평면도.
도 18b는 도 16에 도시된 전자기 밴드갭 구조물의 금속판에서의 평면도.
도 19는 종래 기술에 따른 전자기 밴드갭 구조물과, 도 6에 도시된 본 발명의 일 실시예에 따른 전자기 밴드갭 구조물과, 도 10에 도시된 본 발명의 다른 실시예에 따른 전자기 밴드갭 구조물을 이용하여 컴퓨터 시뮬레이션을 한 결과.
<도면의 주요부분에 대한 부호의 설명>
100 : 인쇄회로기판
130 : 디지털 회로 140 : 아날로그 회로
300, 400, 500, 600 : 전자기 밴드갭 구조물
310-1, 410-1, 510-1, 610-1 : 제1 금속층
310-2, 410-2, 510-2, 610-2 : 제2 금속층
320, 420, 520, 620 : 유전층
332, 432, 532, 632 : 금속판
334-1, 434-1, 534-1, 634-1 : 제1 비아
334-2, 434-2, 534-2, 634-2 : 제2 비아
334-3, 434-3, 534-3, 634-3 : 제3 비아
340-1, 440-1, 540-1, 640-1 : 제1 금속선
340-2, 440-2, 540-2, 640-2 : 제2 금속선
350-1, 450-1, 550-1, 650-1 : 제1 비아 랜드
350-2, 450-2, 550-2, 650-2 : 제2 비아 랜드
350-3, 450-3, 550-3, 650-3 : 제3 비아 랜드
350-4, 450-4, 550-4, 650-4 : 제4 비아 랜드
본 발명은 인쇄회로기판에 관한 것으로, 보다 상세하게는 아날로그 회로와 디지털 회로 사이의 혼합 신호(mixed signal) 문제를 해결한 전자기 밴드갭 구조물 및 인쇄회로기판에 관한 것이다.
이동성이 중요시되는 최근 경향에 따라 무선 통신이 가능한 이동 통신 단말, PDA(Personal Digital Assistants), 노트북, DMB(Digital Multimedia Broadcasting) 기기 등 다양한 기기들이 출시되고 있다.
이러한 기기들은 무선 통신을 위해 아날로그 회로(analog circuit)(예를 들어, RF 회로)와 디지털 회로(digital circuit)가 복합적으로 구성되어 있는 인쇄회로기판(printed circuit board)을 포함하고 있다.
도 1은 아날로그 회로와 디지털 회로를 포함하는 인쇄회로기판의 단면도이다. 4층 구조를 가지는 인쇄회로기판(100)이 도시되어 있으나, 그 외 2층, 6층 등 다양한 구조의 인쇄회로기판도 적용가능하다. 여기서, 아날로그 회로는 RF 회로인 것으로 가정한다.
인쇄회로기판(100)은 금속층(metal layer)(110-1, 110-2, 110-3, 110-4, 이하 110이라 약칭함)과, 금속층(110) 사이에 적층된 유전층(dielectric layer)(120)(120-1, 120-2, 120-3으로 구분됨)과, 최상위 금속층(110-1) 상에 장착된 디지털 회로(130)와, RF 회로(140)를 포함한다.
참조번호 110-2의 금속층을 접지층(ground layer), 110-3의 금속층을 전원층(power layer)라고 가정하면, 접지층(110-2)과 전원층(110-3) 사이에 연결된 비 아(160)를 통해 전류가 흐르고, 인쇄회로기판(100)은 미리 정해진 동작 또는 기능을 수행한다.
여기서, 디지털 회로(130)의 동작 주파수와 하모닉스(harmonics) 성분들에 의한 전자파(EM wave)(150)가 RF 회로(140)로 전달되어 혼합 신호(mixed signal) 문제를 발생시킨다. 혼합 신호 문제는 디지털 회로(130)에서의 전자파가 RF 회로(140)가 동작하는 주파수 대역 내의 주파수를 가짐으로 인해 RF 회로(140)의 정확한 동작을 방해하는 것을 의미한다. 예를 들어, RF 회로(140)가 소정 주파수 대역의 신호를 수신함에 있어서, 해당 주파수 대역 내에 신호를 포함하는 전자파(150)가 디지털 회로(130)로부터 전달됨으로 인해 해당 주파수 대역 내에서 정확한 신호의 수신이 어려울 수 있다.
이러한 혼합 신호 문제는 전자 기기가 복잡해짐에 따라 디지털 회로(130)의 동작 주파수가 증가하고, 점점 복잡해짐에 따라 해결이 어려워지고 있다.
전원 노이즈(power noise)의 전형적인 해결책인 디커플링 커패시터(decoupling capacitor)에 의한 방법도 고주파수에서는 적절한 해결책이 되지 못하는 바, RF 회로와 디지털 회로 사이에 고주파수의 노이즈를 차단하는 구조물의 연구가 필요한 실정이다.
도 2는 종래 기술에 따른 아날로그 회로와 디지털 회로 사이의 혼합 신호 문제를 해결하는 전자기 밴드갭 구조물의 단면도이고, 도 3은 도 2에 도시된 전자기 밴드갭 구조물의 금속판 배열 구조를 나타낸 평면도이다. 도 4는 도 2에 도시된 전자기 밴드갭 구조물의 사시도이며, 도 5는 도 2에 도시된 전자기 밴드갭 구조물의 등가회로도이다.
전자기 밴드갭 구조물(electromagnetic bandgap structure)(200)은 제1 금속층(210-1), 제2 금속층(210-2), 제1 유전층(220a), 제2 유전층(220b), 금속판(232) 및 비아(via)(234)를 포함한다.
제1 금속층(210-1)과 금속판(232)은 비아(234)를 통해 연결되어 있으며, 금속판(232) 및 비아(234)는 버섯형(mushroom type) 구조물(230)을 형성한다(도 4 참조).
제1 금속층(210-1)이 접지층(ground layer)인 경우 제2 금속층(210-2)은 전원층(power layer)이고, 제1 금속층(210-1)이 전원층인 경우 제2 금속층(210-2)은 접지층이 된다.
즉, 접지층과 전원층 사이에 금속판(232) 및 비아(234)로 형성된 버섯형 구조물(230)을 반복하여 배열함으로써(도 3 참조), 특정 주파수 대역에 포함되는 신호를 통과시키지 않는 밴드갭(bandgap) 구조를 가지게 된다.
특정 주파수 대역에 포함되는 신호를 통과시키지 않는 기능은 저항(resistance)(RE, RP), 인덕턴스(inductance)(LE, LP), 커패시턴스(capacitance)(CE, CP, CG), 컨덕턴스(conductance)(GP, GE) 성분에 의한 것이며, 도 5에 도시된 것과 같은 등가회로로 근사화되어 표현된다.
디지털 회로와 RF 회로가 동일 기판에 구현되어 사용되는 대표적인 전자 기기로 이동 통신 단말이 있다. 이동 통신 단말의 경우 혼합 신호 문제를 해결하기 위해서는 RF 회로의 동작 주파수인 0.8~2.0 GHz 영역에서의 노이즈 차폐가 필요하며, 이동 통신 단말에서 사용될 수 있도록 버섯형 구조물 사이즈가 작아야 한다. 하지만, 상술한 전자기 밴드갭 구조물을 사용하는 경우 이 둘을 동시에 만족하지 못하는 문제점이 있다.
버섯형 구조물의 사이즈가 작아지면 노이즈가 차폐되는 밴드갭(bandgap) 주파수가 높아지는 관계에 있어 상술한 이동 통신 단말에서 RF 회로의 동작 주파수인 0.8~2.0 GHz 영역에서 효과적이지 못하였다.
따라서, 본 발명은 작은 크기를 가지면서도 낮은 밴드갭 주파수를 가지는 전자기 밴드갭 구조물 및 인쇄회로기판을 제공하는 것이다.
또한, 본 발명은 RF 회로와 디지털 회로가 동일 기판 내에 구현되어 있는 전자 기기(예를 들어, 이동 통신 단말 등)에서의 혼합 신호 문제를 해결한 전자기 밴드갭 구조물 및 인쇄회로기판을 제공하는 것이다.
또한, 본 발명은 특정 주파수의 노이즈를 통과시키지 않는 전자기 밴드갭 구조물 및 인쇄회로기판을 제공하는 것이다.
또한, 하나의 전자기 밴드갭 구조물 내에 다수의 비아를 구비하고, 각 비아 사이의 간격을 충분히 이격시킴으로써 좁은 공간 내에서도 충분한 인덕턴스를 확보할 수 있는 전자기 밴드갭 구조물 및 인쇄회로기판을 제공하는 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이 다.
본 발명의 일 측면에 따르면, 소정 주파수 대역의 신호 전달을 방지하는 전자기 밴드갭 구조물이 제공된다.
전자기 밴드갭 구조물은 제1 금속층, 제1 유전층, 금속판, 제2 유전층 및 제2 금속층이 적층된 전자기 밴드갭 구조물에 있어서, 상기 제1 금속층과 상기 금속판 사이에 홀수개의 비아가 금속선을 통해 직렬로 연결되어 있다.
여기서, 상기 홀수개의 비아는 하나의 평면 상에 배치되거나 상기 홀수개의 비아 중 적어도 하나를 제외한 나머지는 하나의 평면 상에 배치될 수 있다.
또한, 상기 금속선은 상기 비아 사이를 연결하는 직선, 1회 이상 꺾인 직선 또는 곡선 형태일 수 있다.
또한, 상기 금속판과 상기 홀수개의 비아를 포함하는 버섯형 구조물이 상기 제1 금속층과 상기 제2 금속층 사이에 복수개가 존재할 수 있다. 여기서, 상기 복수의 버섯형 구조물의 금속판은 동일 평면 상에 위치할 수 있다.
본 발명의 다른 측면에 따르면, 아날로그 회로와 디지털 회로를 포함하고 있어 디지털 회로로부터 아날로그 회로로의 소정 주파수 대역의 신호 전달을 방지하는 인쇄회로기판이 제공된다.
인쇄회로기판은, 제1 금속층, 제1 유전층, 금속판, 제2 유전층 및 제2 금속층이 적층된 전자기 밴드갭 구조물이 상기 아날로그 회로와 상기 디지털 회로 사이 에 배치되되, 상기 제1 금속층과 상기 금속판 사이에 홀수개의 비아가 금속선을 통해 직렬로 연결되어 있다.
여기서, 상기 제1 금속층은 접지층(ground layer) 또는 전원층(power layer) 중 어느 하나이고, 상기 제2 금속층은 다른 하나일 수 있다.
그리고 상기 아날로그 회로는 외부로부터의 무선 신호를 수신하는 안테나를 포함하는 RF 회로일 수 있다.
또한, 상기 홀수개의 비아는 하나의 평면 상에 배치되거나 상기 홀수개의 비아 중 적어도 하나를 제외한 나머지는 하나의 평면 상에 배치될 수 있다.
또한, 상기 금속선은 상기 비아 사이를 연결하는 직선, 1회 이상 꺾인 직선 또는 곡선 형태일 수 있다.
또한, 상기 금속판과 상기 홀수개의 비아를 포함하는 버섯형 구조물이 상기 제1 금속층과 상기 제2 금속층 사이에 복수개가 존재할 수 있다. 여기서, 상기 복수의 버섯형 구조물의 금속판은 동일 평면 상에 위치할 수 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생 략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도 6은 본 발명의 일 실시예에 따른 아날로그 회로와 디지털 회로 사이의 혼합 신호 문제를 해결하는 전자기 밴드갭 구조물의 입체 사시도이고, 도 7은 도 6에 도시된 전자기 밴드갭 구조물의 배열 구조를 나타낸 평면도이며, 도 8은 도 6에 도시된 전자기 밴드갭 구조물의 평면도이다.
일 실시예에 따른 전자기 밴드갭 구조물(300)은 제1 금속층(310-1), 제2 금속층(310-2), 제1 유전층(320a), 제2 유전층(320b), 금속판(332) 및 3개의 비 아(334-1, 334-2, 334-3)를 포함한다.
제1 비아(334-1)는 일단이 제1 금속층(310-1)에 연결되고, 타단은 금속판(332)과 동일 평면 즉, 동일 층 상에 형성된 제1 비아 랜드(350-1)에 연결된다. 제2 비아(334-2)는 일단이 금속판(332)과 동일 평면 즉, 동일 층 상에 형성된 제2 비아 랜드(350-2)에 연결되고, 타단이 제1 금속층(310-1)과 동일 평면 즉, 동일 층 상에 형성된 제3 비아 랜드(350-3)에 연결된다. 제3 비아(334-3)는 일단이 금속판(332)에 연결되고, 타단은 제1 금속층(310-1)과 동일 평면 즉, 동일 층 상에 형성된 제4 비아 랜드(350-4)에 연결된다. 제1 비아 랜드(350-1)와 제2 비아 랜드(350-2)는 금속판(332)과 동일 평면 상에 위치하며, 제1 금속선(340-1)으로 연결되어 있고, 제1 비아 랜드(350-1), 제2 비아 랜드(350-2) 및 제1 금속선(340-1)은 금속판(332)에 형성되어 있는 홀 내에 수용된다. 제3 비아 랜드(350-3)와 제4 비아 랜드(350-4)는 제1 금속층(310-1)과 동일 평면 상에 위치하며, 제2 금속선(340-2)으로 연결되어 있고, 제3 비아 랜드(350-3), 제4 비아 랜드(350-4) 및 제2 금속선(340-2)은 제1 금속층(310-1)에 형성되어 있는 홀 내에 수용된다.
금속판(332)에는 제1 비아 랜드(350-1), 제2 비아 랜드(350-2) 및 제1 금속선(340-1)을 수용할 수 있는 홀이 형성되어 있으며, 홀 내벽과 제1 비아 랜드(350-1), 제2 비아 랜드(350-2) 및 제1 금속선(340-1)의 가장자리 외벽은 소정 간격 이격되어 있어 서로 연결되지 않는다.
제1 금속층(310-1)에는 제3 비아 랜드(350-3), 제4 비아 랜드(350-4) 및 제2 금속선(340-2)을 수용할 수 있는 홀이 형성되어 있으며, 홀 내벽과 제3 비아 랜 드(350-3), 제4 비아 랜드(350-4) 및 제2 금속선(340-2)의 가장자리 외벽은 소정 간격 이격되어 있어 서로 연결되지 않는다.
제1 금속층(310-1)과 금속판(332) 사이에는 제1 유전층(320a)이 형성되어 있다. 그리고 금속판(332)과 제2 금속층(310-2) 사이에는 제2 유전층(320b)이 형성되어 있다. 유전층(320)은 금속판(332)을 기준으로 형성 시기에 따라 제1 유전층(320a)과 제2 유전층(320b)으로 구분된다.
제1 금속층(310-1), 제2 금속층(310-2), 금속판(332), 제1 내지 제4 비아 랜드(350-1 내지 350-4) 및 제1 내지 제2 금속선(340-1, 340-2)은 전원이 공급되어 신호가 전달될 수 있는 금속 물질(예를 들어, 구리(Cu) 등)로 구성된다.
제1 유전층(320a)과 제2 유전층(320b)은 동일한 유전 물질 또는 유전율이 동일하거나 서로 다른 유전 물질로 구성될 수 있다.
제1 금속층(310-1)이 접지층(ground layer)인 경우 제2 금속층(310-2)은 전원층(power layer)이며, 제1 금속층(310-1)이 전원층인 경우 제2 금속층(310-2)은 접지층이다. 즉, 제1 금속층(310-1)과 제2 금속층(310-2)은 유전층(320)을 사이에 두고 인접하고 있는 접지층과 전원층으로 구성된다.
금속판(332)은 정사각형 모양을 가지는 것으로 도시되어 있으나, 그 외 다각형, 원형, 타원형 등의 다양한 형태를 가질 수 있다.
본 발명의 실시예에서, 제1 금속층(310-1) → 제1 비아(334-1) → 제1 비아 랜드(350-1)→ 제1 금속선(340-1)→ 제2 비아 랜드(350-2)→ 제2 비아(334-2)→ 제3 비아 랜드(350-3) → 제2 금속선(340-2) → 제4 비아 랜드(350-4) → 제3 비 아(334-3) → 금속판(332) 순서에 따라 전기적으로 직렬 연결된다.
이 경우 금속판(332)과 제2 금속층(310-2) 간의 커패시턴스(CE)는 무시할 수 있을 만큼 조금 줄어드는 반면에 제1 금속층(310-1)과 금속판(332) 사이에 직렬로 연결된 인덕턴스(LE)는 좁은 공간에서도 충분히 확보할 수 있게 된다. 따라서, 전자기 밴드갭 구조물(300)의 사이즈를 작게 하면서 밴드갭 주파수도 낮추는 것이 가능하게 된다.
전자기 밴드갭 구조물(300)을 형성하는 방법은 다음과 같다.
제1 금속층(310-1)을 적층한 후 홀 내에 제3 비아 랜드(350-3), 제4 비아 랜드(350-4) 및 제2 금속선(340-2)을 수용되도록 하는 패터닝(patterning)을 수행한다. 패터닝은 인쇄회로기판에서 회로 패턴을 형성할 때 일반적으로 사용하는 마스킹, 노광, 에칭, 현상 등의 방법을 이용하는 바 상세한 설명은 생략하기로 한다.
그리고 제1 금속층(310-1), 제3 비아 랜드(350-3), 제4 비아 랜드(350-4) 및 제2 금속선(340-2) 상에 제1 유전층(320a)을 적층한다. 그 후 제1 유전층 상에 형성될 제1 비아 랜드(350-1)와 제1 금속층(310-1)을 서로 연결시키는 제1 비아(334-1), 제2 비아 랜드(350-2)와 제3 비아 랜드(350-3)를 서로 연결시키는 제2 비아(334-2), 금속판(332)과 제4 비아 랜드(350-4)를 서로 연결시키는 제3 비아(334-3)를 형성한다.
비아의 형성은 드릴링 공정을 이용하여 제1 유전층(320a)을 관통시킨 후 상 호 전기적 연결을 위해 비아의 내벽에 도금층이 형성되도록 도금 공정을 실시한다. 도금 공정에 따라 비아의 내부 중 중심 부분이 비고 비아 내벽에만 도금층이 형성되거나 혹은 비아의 내부가 모두 채워질 수 있다. 비아의 내부 중 중심 부분이 비는 경우 중심 부분에는 유전 물질 또는 공기(air)가 채워질 수 있다. 이러한 비아의 형성은 해당 기술 분야에서 통상의 지식을 가진 자에게는 자명한 것으로 상세한 설명은 생략한다.
이후 비아가 형성된 후에 제1 유전층(320a) 상에 금속판(332)을 적층하고, 제1 비아 랜드(350-1), 제2 비아 랜드(350-2) 및 제1 금속선(340-1)을 패터닝한다. 그리고 제2 유전층(320b) 및 제2 금속층(310-2)을 순차적으로 적층하여 전자기 밴드갭 구조물(300)을 형성한다.
금속판(332), 제1 내지 제3 비아(334-1 내지 334-3)을 포함하는 버섯형 구조물은 제1 금속층(310-1)과 제2 금속층(310-2) 사이에 하나 이상이 형성되어 있을 수 있다. 각 버섯형 구조물이 형성된 위치에 상응하여 제1 금속층(310-1)에는 홀이 형성되고, 홀 내에는 각각 제2 비아(334-2) 및 제3 비아(334-3)와 연결되는 제3 비아 랜드(350-3)와 제4 비아 랜드(350-4) 및 제3 비아 랜드(350-3)와 제4 비아 랜드(350-4)를 연결하는 제2 금속선(340-2)이 수용된다.
버섯형 구조물의 금속판(332)은 제1 금속층(310-1)과 제2 금속층(310-2) 사이의 동일 평면 상 또는 서로 다른 평면 상에 배치될 수 있다. 또한, 도 6에서는 버섯형 구조물의 제1 내지 제3 비아(334-1 내지 334-3)이 제1 금속층(310-1)을 향해 있으나, 반대로 제2 금속층(310-2)을 향해 있을 수도 있다.
또한, 다수의 버섯형 구조물이 존재하고, 모든 버섯형 구조물의 비아가 제1 금속층(310-1) 또는 제2 금속층(310-2)을 향해 있거나, 혹은 일부 버섯형 구조물의 비아는 제1 금속층(310-1)을 향해 있고 나머지 버섯형 구조물의 비아는 제2 금속층(310-2)을 향해 있을 수도 있다.
도 7을 참조하면, 버섯형 구조물이 소정 간격 이격되어 제1 금속층(310-1) 상에 반복적으로 배열되어 있는 구조가 도시되어 있다. 버섯형 구조물이 반복적으로 형성되어 있음으로써 보다 효과적으로 디지털 회로에서 아날로그 회로로 진행하는 전자파 중 아날로그 회로(예를 들어, RF 회로)에서의 동작 주파수 영역에 해당하는 주파수 영역의 신호를 차폐하는 것이 가능하다.
버섯형 구조물에서 제1 금속층(310-1)과 금속판(332) 사이에 다수의 비아, 비아 랜드 및 금속선이 직렬 연결됨으로써 좁은 공간에서도 충분한 인덕턴스를 확보할 수 있어 버섯형 구조물의 크기를 작게 하여도 밴드갭 주파수를 높이지 않고 낮출 수 있게 된다. 밴드갭 주파수는 전자기 밴드갭 구조물(300)의 일측에서 타측으로 진행되는 전자파 중 전달이 억제되는 주파수를 의미한다. 본 발명의 실시예에서는 이동 통신 단말의 RF 회로에서의 동작 주파수 영역인 0.8~2.0 GHz 영역이 밴드갭 주파수 영역에 해당한다.
본 발명의 실시예에 따른 전자기 밴드갭 구조물(300)과 종래 기술에 따른 전자기 밴드갭 구조물(200)을 이용하여 컴퓨터 시뮬레이션을 한 결과는 도 9에 도시되어 있다.
도 9를 참조하면, 종래 전자기 밴드갭 구조물(200)의 구조물 크기(즉, 금속 판(232)의 크기)가 16 ㎟(4×4)인 경우((a) 참조)와, 100 ㎟(10×10)인 경우((b) 참조)가 도시되어 있다.
구조물 크기가 16 ㎟(4×4)인 경우((a) 참조)에 노이즈 레벨이 -50 dB 이하인 주파수는 3.7~6.5 GHz 이며, 노이즈 레벨이 가장 작은 주파수는 4.5 GHz 이다.
그리고 구조물 크기가 100 ㎟(10×10)인 경우((b) 참조)에 노이즈 레벨이 -50 dB 이하인 주파수는 1.2~2.2 GHz 이며, 노이즈 레벨이 작은 주파수는 대략 1.5 GHz이다.
즉, 종래 전자기 밴드갭 구조물(200)에 의할 경우 이동 통신 단말에서 사용되는 RF 회로의 동작 주파수인 0.8~2.0 GHz 영역 내에 밴드갭 주파수를 위치시켜 노이즈를 차폐해야 하는 바, 구조물 크기가 100 ㎟(10×10)((b) 참조)이어야 한다.
하지만, 본 발명의 실시예에 따른 전자기 밴드갭 구조물(300)에 의할 경우 그 구조물 크기(즉, 금속판(350)의 크기)가 16 ㎟(4×4)인 경우((c) 참조)에 노이즈 레벨이 -50 dB 이하인 주파수가 1.3~1.7 GHz 이며, 노이즈 레벨이 가장 작은 주파수는 1.5 GHz이다.
이는 하기의 표 1에 나타나 있다.
Figure 112007045595414-pat00001
즉, 본원발명의 실시예에 따른 전자기 밴드갭 구조물(300)에 의할 경우 종래 기술에 따른 전자기 밴드갭 구조물(200)과 동일한 밴드갭 주파수를 가지면서 그 크기는 1/6 이상 줄일 수 있음(100 ㎟ → 16 ㎟)을 확인할 수 있다.
또한, 동일한 구조물 크기를 가지는 경우에도 밴드갭 주파수를 1/3 이상 낮음(4.5 GHz → 1.5 GHz)을 확인할 수 있다.
본 실시예에서 각 비아 사이의 간격은 넓게 즉, 금속선의 길이는 길게 하는 것이 보다 높은 인덕턴스를 확보하는데 유리하다. 제1 비아(334-1)와 제3 비아(334-3)를 흐르는 전류는 방향이 같고, 제2 비아(334-2)를 흐르는 전류는 방향이 반대이기 때문에 각 비아 사이의 간격이 가까울 경우 상호 인덕턴스에 의해 오히려 인덕턴스의 값이 줄어들 수 있기 때문이다. 또한, 전자기 밴드갭 구조물(300) 자체의 각 비아 뿐만 아니라 도 7에 도시된 것과 같이 이웃하는 전자기 밴드갭 구조물(300)에서의 비아 역시 고려해야 한다.
따라서, 각 비아 사이의 간격이 최대한 넓도록 하기 위하여 본 발명의 일 실시예에 따른 전자기 밴드갭 구조물(300)에서는 제2 비아(334-2)의 중심축이 금속판(332)의 중심과 일치하도록 하고 제1 비아(334-1) 및 제3 비아(334-3)가 제2 비아(334-2)를 중심으로 서로 대칭되는 위치에 배치되도록 한다. 그리고 제1 금속선(340-1)과 제2 금속선(340-2)은 평면도 상으로 일직선 상에 위치하며, 금속판(332)의 일면과 평행하다.
그리고 이하에서는 각 비아 사이의 간격을 최대한 넓도록 하기 위한 다른 실시예들에 대하여 도 10 이하의 도면을 참조하여 설명하기로 한다.
도 10은 본 발명의 다른 실시예에 따른 아날로그 회로와 디지털 회로 사이의 혼합 신호 문제를 해결하는 전자기 밴드갭 구조물의 입체 사시도이고, 도 11은 도 10에 도시된 전자기 밴드갭 구조물의 배열 구조를 나타낸 평면도이며, 도 12a는 도 10에 도시된 전자기 밴드갭 구조물의 제1 금속층에서의 평면도이고, 도 12b는 도 10에 도시된 전자기 밴드갭 구조물의 금속판에서의 평면도이다.
다른 실시예에 따른 전자기 밴드갭 구조물(400)은 도 6에 도시된 전자기 밴드갭 구조물(300)과 동일하게 제1 금속층(410-1), 제2 금속층(410-2), 제1 유전층(420a), 제2 유전층(420b), 금속판(432) 및 3개의 비아(434-1, 434-2, 434-3)를 포함한다.
도 6에 도시된 전자기 밴드갭 구조물(300)과 비교할 때 도 10에 도시된 전자기 밴드갭 구조물(400)은 제1 내지 제3 비아(434-1 내지 434-2), 제1 내지 제4 비아 랜드(450-1 내지 450-4) 및 제1 내지 제2 금속선(440-1, 440-2)의 위치 만이 차이가 날 뿐이다. 도 6에 도시된 전자기 밴드갭 구조물(300)과 동일한 부분은 앞서 상세히 설명하였으므로, 이하에서는 차이점에 대해서만 상세히 설명하기로 한다.
앞서 설명한 바와 같이 전자기 밴드갭 구조물의 크기를 줄이면서 밴드갭 주파수도 낮추기 위해서는 좁은 공간 내에서도 충분한 인덕턴스를 확보할 수 있어야 한다. 이를 위해 각 비아 간의 간격이 충분히 확보되어야 한다.
따라서, 도 10에 도시된 전자기 밴드갭 구조물(400)은 제1 비아(434-1), 제2 비아(434-2) 및 제3 비아(434-3)가 최대한 이격되어 있다. 제2 비아(434-2)의 중심축은 금속판(432)의 중심과 일치하며, 제1 비아(434-1)와 제3 비아(434-3)는 제2 비아(434-2)를 중심으로 대칭이면서 금속판(432)의 중심으로부터 가장 먼 거리인 코너 부근에 위치한다.
각 비아 랜드(450-1 내지 450-4)는 각 비아의 위치에 상응하여 형성되며, 제1 금속선(440-1) 및 제2 금속선(440-2) 역시 각 비아 랜드에 상응하여 형성된다. 이 경우 서로 반대 방향으로 전류가 흐르는 제1 비아(434-1) 및 제2 비아(434-2), 제2 비아(434-2) 및 제3 비아(434-3) 간의 간격이 충분히 확보되어 좁은 공간에서도 충분한 인덕턴스를 확보하는 데 유리하다.
도 13은 본 발명의 또 다른 실시예에 따른 아날로그 회로와 디지털 회로 사이의 혼합 신호 문제를 해결하는 전자기 밴드갭 구조물의 입체 사시도이고, 도 14는 도 13에 도시된 전자기 밴드갭 구조물의 배열 구조를 나타낸 평면도이며, 도 15a는 도 13에 도시된 전자기 밴드갭 구조물의 제1 금속층에서의 평면도이고, 도 15b는 도 13에 도시된 전자기 밴드갭 구조물의 금속판에서의 평면도이다.
또 다른 실시예에 따른 전자기 밴드갭 구조물(500)은 도 6에 도시된 전자기 밴드갭 구조물(300)과 동일하게 제1 금속층(510-1), 제2 금속층(510-2), 제1 유전층(520a), 제2 유전층(520b), 금속판(532) 및 3개의 비아(534-1, 534-2, 534-3)를 포함한다.
도 6에 도시된 전자기 밴드갭 구조물(300)과 비교할 때 도 13에 도시된 전자기 밴드갭 구조물(500)은 제1 내지 제3 비아(534-1 내지 534-2), 제1 내지 제4 비아 랜드(550-1 내지 550-4) 및 제1 내지 제2 금속선(540-1, 540-2)의 위치 만이 차이가 날 뿐이다. 도 6에 도시된 전자기 밴드갭 구조물(300)과 동일한 부분은 앞서 상세히 설명하였으므로, 이하에서는 차이점에 대해서만 상세히 설명하기로 한다.
앞서 설명한 바와 같이 전자기 밴드갭 구조물의 크기를 줄이면서 밴드갭 주파수도 낮추기 위해서는 좁은 공간 내에서도 충분한 인덕턴스를 확보할 수 있어야 한다. 이를 위해 각 비아 간의 간격이 충분히 확보되어야 한다.
따라서, 도 13에 도시된 전자기 밴드갭 구조물(500)은 제1 비아(534-1), 제2 비아(534-2) 및 제3 비아(534-3)가 최대한 이격되어 있다. 제1 비아(534-1)와 제2 비아(534-2)는 금속판(532) 내에서 가장 이격될 수 있는 마주보는 코너 부근에 위치하고 있다. 즉, 금속판(532)의 대각선의 양 끝점에 제1 비아(534-1)와 제2 비아(534-2)가 위치하고 있다. 그리고 제3 비아(534-3)는 제1 비아(534-1)와 제2 비아(534-2)와 동일 또는 유사한 간격을 유지하는 또 다른 대각선 상에 위치한다.
각 비아 랜드(550-1 내지 550-4)는 각 비아의 위치에 상응하여 형성되며, 제1 금속선(540-1) 및 제2 금속선(540-2) 역시 각 비아 랜드에 상응하여 형성된다. 여기서, 제1 금속선(540-1)은 금속판(532)의 대각선에 해당한다. 이 경우 서로 반대 방향으로 전류가 흐르는 제1 비아(534-1) 및 제2 비아(534-2) 간의 간격이 최대한 이격되고, 제2 비아(534-2) 및 제3 비아(534-3) 간의 간격도 충분히 확보되어 좁은 공간에서도 충분한 인덕턴스를 확보하는 데 유리하다.
도 16은 본 발명의 또 다른 실시예에 따른 아날로그 회로와 디지털 회로 사이의 혼합 신호 문제를 해결하는 전자기 밴드갭 구조물의 입체 사시도이고, 도 17는 도 16에 도시된 전자기 밴드갭 구조물의 배열 구조를 나타낸 평면도이며, 도 18a는 도 16에 도시된 전자기 밴드갭 구조물의 제1 금속층에서의 평면도이고, 도 18b는 도 16에 도시된 전자기 밴드갭 구조물의 금속판에서의 평면도이다.
또 다른 실시예에 따른 전자기 밴드갭 구조물(600)은 도 6에 도시된 전자기 밴드갭 구조물(300)과 동일하게 제1 금속층(610-1), 제2 금속층(610-2), 제1 유전층(620a), 제2 유전층(620b), 금속판(632) 및 3개의 비아(634-1, 634-2, 634-3)를 포함한다.
도 6에 도시된 전자기 밴드갭 구조물(300)과 비교할 때 도 16에 도시된 전자기 밴드갭 구조물(600)은 제1 내지 제3 비아(634-1 내지 634-2), 제1 내지 제4 비아 랜드(650-1 내지 650-4) 및 제1 내지 제2 금속선(640-1, 640-2)의 위치 만이 차이가 날 뿐이다. 도 6에 도시된 전자기 밴드갭 구조물(300)과 동일한 부분은 앞서 상세히 설명하였으므로, 이하에서는 차이점에 대해서만 상세히 설명하기로 한다.
앞서 설명한 바와 같이 전자기 밴드갭 구조물의 크기를 줄이면서 밴드갭 주파수도 낮추기 위해서는 좁은 공간 내에서도 충분한 인덕턴스를 확보할 수 있어야 한다. 이를 위해 각 비아 간의 간격이 충분히 확보되어야 한다.
따라서, 도 16에 도시된 전자기 밴드갭 구조물(600)은 제1 비아(634-1), 제2 비아(634-2) 및 제3 비아(634-3)가 최대한 이격되어 있다. 제1 비아(634-1)와 제2 비아(634-2)는 금속판(632) 내에서 가장 이격될 수 있는 마주보는 코너 부근에 위치하고 있다. 즉, 금속판(632)의 대각선의 양 끝점에 제1 비아(634-1)와 제2 비아(634-2)가 위치하고 있다. 그리고 제3 비아(634-3)는 제2 비아(634-2)와 가장 이격될 수 있는 제1 비아(634-1) 부근에 위치한다.
각 비아 랜드(650-1 내지 650-4)는 각 비아의 위치에 상응하여 형성된다.
본 실시예서는 금속선이 일직선이 아니라 최대한 금속판(632)의 가장자리에 근접하도록 'L'자 형태를 가진다. 제1 금속선(640-1)은 제1 비아 랜드(650-1)와 제2 비아 랜드(650-2)를 연결하며, 제2 금속선(640-2)은 제3 비아 랜드(650-3)와 제4 비아 랜드(650-4)를 연결한다. 그리고 제1 금속선(640-1)과 제2 금속선(640-2)은 평면도 상으로 볼 때 서로 최대한 이격되도록 한다. 예를 들어, 금속판(632)과 제1 금속층(610-1)이 도 16 내지 도 18b에 도시된 것과 같이 정사각형인 경우에 제1 금속선(640-1)이 제1 비아(634-1) 및 제2 비아(634-2)가 위치하지 않은 일 코너 쪽으로 꺾여진 형태라면, 제2 금속선(640-2)은 제1 비아(634-1) 및 제2 비아(634-2)가 위치하지 않은 다른 코너 쪽으로 꺾여진 형태가 된다.
이 경우 서로 반대 방향으로 전류가 흐르는 제1 비아(634-1) 및 제2 비아(634-2) 간의 간격이 최대한 이격되고, 제2 비아(634-2) 및 제3 비아(634-3) 간의 간격도 최대한 이격되므로 좁은 공간에서도 충분한 인덕턴스를 확보하는 데 유리하다.
종래 기술에 따른 전자기 밴드갭 구조물(200)과, 도 6에 도시된 본 발명의 일 실시예에 따른 전자기 밴드갭 구조물(300)과, 도 10에 도시된 본 발명의 다른 실시예에 따른 전자기 밴드갭 구조물(400)을 이용하여 컴퓨터 시뮬레이션을 한 결과는 도 19에 도시되어 있다.
여기서, 도 19는 종래의 전자기 밴드갭 구조물과 본 발명의 전자기 밴드갭 구조물이 동일 크기(16 ㎟(4×4)인 경우), 동일 배치 조건에 있는 경우를 가정한 것이다.
이 경우 종래의 전자기 밴드갭 구조물(200)에 의한 밴드갭 주파수 그래프((a) 참조)에서 노이즈 레벨이 -50 dB 이하인 주파수는 3.1~6.2 GHz 이며, 노이즈 레벨이 가장 작은 주파수는 3.8 GHz 이다.
하지만, 본 발명의 일 실시예에 따른 전자기 밴드갭 구조물(300)에 의한 밴드갭 주파수 그래프((b) 참조)에서는 노이즈 레벨이 -50 dB 이하인 주파수가 1.3~1.7 GHz 이며, 노이즈 레벨이 가장 작은 주파수는 1.5 GHz이다. 그리고 본 발명의 다른 실시예에 따른 전자기 밴드갭 구조물(400)에 의한 밴드갭 주파수 그래프((c) 참조)에서는 노이즈 레벨이 -50 dB 이하인 주파수가 1.1~1.3 GHz 이며, 노이즈 레벨이 가장 작은 주파수는 1.2 GHz이다.
이러한 밴드갭 주파수는 전자기 밴드갭 구조물의 크기, 각 구성부의 두께, 유전율, 배치 형태 등의 다양한 조건들을 적절히 조정함으로써 의도하는 밴드갭 주파수 대역을 갖도록 설계할 수 있음은 물론이다. 즉, 도 19는 동일 설계 조건임에도 불구하고 본 발명의 전자기 밴드갭 구조물(300, 400)과 같이 좁은 공간 내에서 충분한 인덕턴스를 확보할 수 있도록 하는 구조를 적용하면, 밴드갭 주파수 대역 내에서도 특히 특정 주파수 대역에 대한 차폐율이 종래의 구조물에 비하여 보다 향상됨을 보여주기 위한 일 결과예를 제시한 것에 불과함을 명확히 이해하여야 할 것이다.
본 발명의 일 실시예에 따른 인쇄회로기판은 아날로그 회로와 디지털 회로를 포함한다. 아날로그 회로는 외부로부터 무선 신호(RF 신호)를 수신하는 안테나와 같은 RF 회로일 수 있다.
인쇄회로기판 내에서는 도 6 내지 8, 도 10 내지 18b에 도시된 전자기 밴드갭 구조물(300, 400, 500, 600)이 아날로그 회로와 디지털 회로 사이에 배치된다. 즉, 도 1에 도시된 인쇄회로기판 중 RF 회로(140)와 디지털 회로(130) 사이에 전자기 밴드갭 구조물(300, 400, 500, 600)이 배치된다.
디지털 회로(140)에서 RF 회로(130)로 전달되는 전자파가 반드시 전자기 밴드갭 구조물(300, 400, 500, 600)을 통과하도록, 전자기 밴드갭 구조물(300, 400, 500, 600)이 배치된다. 즉, RF 회로(130) 주변에 폐곡선 형태로 전자기 밴드갭 구조물(300, 400, 500, 600)이 배열되거나, 디지털 회로(140) 주변에 폐곡선 형태로 전자기 밴드갭 구조물(300, 400, 500, 600)이 배열될 수 있다.
또는 디지털 회로(140)로부터 RF 회로(130)로의 모든 인쇄회로기판 내부에 전자기 밴드갭 구조물(300, 400, 500, 600)을 배치할 수도 있다.
상술한 전자기 밴드갭 구조물(300, 400, 500, 600)이 내부에 배치됨으로 인해 아날로그 회로와 디지털 회로가 동시에 구현되어 사용되는 인쇄회로기판은 디지털 회로로부터 아날로그 회로로 전달되는 전자파 중 특정 주파수 영역(예를 들어, 0.8~2.0 GHz)의 전자파의 전달을 방지할 수 있다.
즉, 작은 구조물 크기에도 불구하고 RF 회로에서 노이즈에 해당하는 특정 주파수 영역의 전자파의 전달을 억제함으로써 앞서 상술하였던 혼합 신호 문제를 해결하는 것이 가능하다.
이상에서는 도 6 내지 도 19를 참조하여 비아가 3개인 본 발명의 다양한 실시예들에 대해 설명하였다.
하지만, 본 발명은 이에 한정되지 않으며, 제1 금속층, 제1 유전층, 금속판, 제2 유전층 및 제2 금속층이 적층된 전자기 밴드갭 구조물에 있어서, 제1 금속층과 금속판 사이에 홀수개의 비아가 금속선을 통해 직렬로 연결되어 있을 수 있다.
여기서, 홀수개의 비아는 하나의 평면 상에 배치되거나(도 6 및 10에 도시된 실시예 참조) 홀수개의 비아 중 적어도 하나를 제외한 나머지는 하나의 평면 상에 배치될 수 있다(도 13 및 16에 도시된 실시예 참조).
또한, 비아 사이를 연결하는 금속선은 직선 또는 1회 이상 꺾인 직선 형태로 도 6 내지 도 8, 도 10 내지 도 18에 도시되어 있으나, 직선이 아닌 곡선 형태(예를 들어, 스파이럴 형태, 물결 형태 등)일 수 있다.
상술한 바와 같이, 본 발명에 따른 전자기 밴드갭 구조물 및 인쇄회로기판은 작은 크기를 가지면서도 낮은 밴드갭 주파수를 가질 수 있다.
또한, RF 회로와 디지털 회로가 동일 기판 내에 구현되어 있는 전자 기기(예를 들어, 이동 통신 단말 등)에서의 혼합 신호 문제를 해결하는 효과가 있다.
또한, 하나의 전자기 밴드갭 구조물 내에 다수의 비아를 구비하고, 각 비아 사이의 간격을 충분히 이격시킴으로써 좁은 공간 내에서도 충분한 인덕턴스를 확보할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (30)

  1. 제1 금속층, 제1 유전층, 금속판, 제2 유전층 및 제2 금속층이 적층된 전자기 밴드갭 구조물에 있어서,
    상기 제1 금속층과 상기 금속판 사이에 홀수개의 비아가 직렬로 연결되어 있는 것을 특징으로 하는 전자기 밴드갭 구조물.
  2. 제1항에 있어서,
    상기 홀수개의 비아는 하나의 평면 상에 배치된 것을 특징으로 하는 전자기 밴드갭 구조물.
  3. 제1항에 있어서,
    상기 홀수개의 비아 중 적어도 하나를 제외한 하나의 평면 상에 배치된 것을 특징으로 하는 전자기 밴드갭 구조물.
  4. 제1항에 있어서,
    상기 금속선은 상기 비아 사이를 연결하는 직선 형태인 것을 특징으로 하는 전자기 밴드갭 구조물.
  5. 제1항에 있어서,
    상기 금속선은 상기 비아 사이를 연결하는 1회 이상 꺾인 직선 또는 곡선 형태인 것을 특징으로 하는 전자기 밴드갭 구조물.
  6. 제1항에 있어서,
    상기 금속판과 상기 홀수개의 비아를 포함하는 버섯형 구조물이 상기 제1 금속층과 상기 제2 금속층 사이에 복수개가 존재하는 것을 특징으로 하는 전자기 밴드갭 구조물.
  7. 제6항에 있어서,
    상기 복수의 버섯형 구조물의 금속판은 동일 평면 상에 위치하는 것을 특징으로 하는 전자기 밴드갭 구조물.
  8. 제1항에 있어서,
    상기 금속판과 동일 평면 상에 위치하고, 제1 금속선에 의해 연결되는 제1 비아 랜드 및 제2 비아 랜드;
    상기 제1 금속층과 동일 평면 상에 위치하고, 제2 금속선에 의해 연결되는 제3 비아 랜드 및 제4 비아 랜드;
    일단이 상기 제1 금속층과 연결되고, 타단이 상기 제1 비아 랜드에 연결되는 제1 비아;
    일단이 상기 제2 비아 랜드에 연결되고, 타단이 상기 제3 비아 랜드에 연결되는 제2 비아; 및
    일단이 상기 제4 비아 랜드에 연결되고, 타단이 상기 금속판에 연결되는 제3 비아를 포함하는 전자기 밴드갭 구조물.
  9. 제8항에 있어서,
    상기 금속판은 상기 제1 비아 랜드, 상기 제2 비아 랜드 및 상기 제1 금속선을 수용하되 전기적으로 연결되지 않도록 하는 홀이 형성되어 있는 것을 특징으로 하는 전자기 밴드갭 구조물.
  10. 제8항에 있어서,
    상기 제1 금속층은 상기 제3 비아 랜드, 상기 제4 비아 랜드 및 상기 제2 금 속선을 수용하되 전기적으로 연결되지 않도록 하는 홀이 형성되어 있는 것을 특징으로 하는 전자기 밴드갭 구조물.
  11. 제8항에 있어서,
    상기 제1 비아는 상기 금속판의 일 코너에 위치하고, 상기 제2 비아는 상기 일 코너에 대칭적인 타 코너에 위치하는 것을 특징으로 하는 전자기 밴드갭 구조물.
  12. 제11항에 있어서,
    상기 제3 비아는 상기 제2 비아보다 상기 제1 비아에 더 가까운 곳에 위치하는 것을 특징으로 하는 전자기 밴드갭 구조물.
  13. 제12항에 있어서,
    상기 제1 금속선은 상기 금속판의 코너 중 상기 제1 비아와 상기 제2 비아가 위치하지 않은 일 코너를 향하여 꺾여진 형태를 가지는 것을 특징으로 하는 전자기 밴드갭 구조물.
  14. 제13항에 있어서,
    상기 제2 금속선은 상기 제1 금속층의 코너 중 상기 제1 비아와 상기 제2 비아가 위치하지 않고 상기 제1 금속선이 꺾여진 일 코너 이외의 타 코너를 향하여 꺾여진 형태를 가지는 것을 특징으로 하는 전자기 밴드갭 구조물.
  15. 아날로그 회로 및 디지털 회로를 포함하는 인쇄회로기판에 있어서,
    제1 금속층, 제1 유전층, 금속판, 제2 유전층 및 제2 금속층이 적층된 전자기 밴드갭 구조물이 상기 아날로그 회로와 상기 디지털 회로 사이에 배치되되,
    상기 제1 금속층과 상기 금속판 사이에 홀수개의 비아가 금속선을 통해 직렬로 연결되어 있는 것을 특징으로 하는 인쇄회로기판.
  16. 제15항에 있어서,
    상기 제1 금속층은 접지층(ground layer) 또는 전원층(power layer) 중 어느 하나이고, 상기 제2 금속층은 다른 하나인 것을 특징으로 하는 인쇄회로기판.
  17. 제15항에 있어서,
    상기 아날로그 회로는 외부로부터의 무선 신호를 수신하는 안테나를 포함하는 RF 회로인 것을 특징으로 하는 인쇄회로기판.
  18. 제15항에 있어서,
    상기 홀수개의 비아는 하나의 평면 상에 배치된 것을 특징으로 하는 인쇄회로기판.
  19. 제15항에 있어서,
    상기 홀수개의 비아 중 적어도 하나를 제외한 나머지는 하나의 평면 상에 배치된 것을 특징으로 하는 인쇄회로기판.
  20. 제15항에 있어서,
    상기 금속선은 상기 비아 사이를 연결하는 직선 형태인 것을 특징으로 하는 인쇄회로기판.
  21. 제15항에 있어서,
    상기 금속선은 상기 비아 사이를 연결하는 1회 이상 꺾인 직선 또는 곡선 형태인 것을 특징으로 하는 인쇄회로기판.
  22. 제15항에 있어서,
    상기 금속판과 상기 홀수개의 비아를 포함하는 버섯형 구조물이 상기 제1 금속층과 상기 제2 금속층 사이에 복수개가 존재하는 것을 특징으로 하는 인쇄회로기판.
  23. 제22항에 있어서,
    상기 복수의 버섯형 구조물의 금속판은 동일 평면 상에 위치하는 것을 특징으로 하는 인쇄회로기판.
  24. 제15항에 있어서,
    상기 전자기 밴드갭 구조물은,
    상기 금속판과 동일 평면 상에 위치하고, 제1 금속선에 의해 연결되는 제1 비아 랜드 및 제2 비아 랜드;
    상기 제1 금속층과 동일 평면 상에 위치하고, 제2 금속선에 의해 연결되는 제3 비아 랜드 및 제4 비아 랜드;
    일단이 상기 제1 금속층과 연결되고, 타단이 상기 제1 비아 랜드에 연결되는 제1 비아;
    일단이 상기 제2 비아 랜드에 연결되고, 타단이 상기 제3 비아 랜드에 연결되는 제2 비아; 및
    일단이 상기 제4 비아 랜드에 연결되고, 타단이 상기 금속판에 연결되는 제3 비아를 포함하는 인쇄회로기판.
  25. 제24항에 있어서,
    상기 금속판은 상기 제1 비아 랜드, 상기 제2 비아 랜드 및 상기 제1 금속선을 수용하되 전기적으로 연결되지 않도록 하는 홀이 형성되어 있는 것을 특징으로 하는 인쇄회로기판.
  26. 제24항에 있어서,
    상기 제1 금속층은 상기 제3 비아 랜드, 상기 제4 비아 랜드 및 상기 제2 금속선을 수용하되 전기적으로 연결되지 않도록 하는 홀이 형성되어 있는 것을 특징으로 하는 인쇄회로기판.
  27. 제24항에 있어서,
    상기 제1 비아는 상기 금속판의 일 코너에 위치하고, 상기 제2 비아는 상기 일 코너에 대칭적인 타 코너에 위치하는 것을 특징으로 하는 인쇄회로기판.
  28. 제27항에 있어서,
    상기 제3 비아는 상기 제2 비아보다 상기 제1 비아에 더 가까운 곳에 위치하는 것을 특징으로 하는 인쇄회로기판.
  29. 제28항에 있어서,
    상기 제1 금속선은 상기 금속판의 코너 중 상기 제1 비아와 상기 제2 비아가 위치하지 않은 일 코너를 향하여 꺾여진 형태를 가지는 것을 특징으로 하는 인쇄회로기판.
  30. 제29항에 있어서,
    상기 제2 금속선은 상기 제1 금속층의 코너 중 상기 제1 비아와 상기 제2 비아가 위치하지 않고 상기 제1 금속선이 꺾여진 일 코너 이외의 타 코너를 향하여 꺾여진 형태를 가지는 것을 특징으로 하는 인쇄회로기판.
KR1020070061834A 2007-06-22 2007-06-22 전자기 밴드갭 구조물 및 인쇄회로기판 KR100838244B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020070061834A KR100838244B1 (ko) 2007-06-22 2007-06-22 전자기 밴드갭 구조물 및 인쇄회로기판
US12/155,941 US8368488B2 (en) 2007-06-22 2008-06-11 Electromagnetic bandgap structure and printed circuit board
DE102008002425A DE102008002425A1 (de) 2007-06-22 2008-06-13 Elektromagnetische Bandabstandstruktur und Leiterplatte
JP2008155427A JP4786686B2 (ja) 2007-06-22 2008-06-13 電磁気バンドギャップ構造物及び印刷回路基板
US13/756,210 US8710943B2 (en) 2007-06-22 2013-01-31 Electromagnetic bandgap structure and printed circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070061834A KR100838244B1 (ko) 2007-06-22 2007-06-22 전자기 밴드갭 구조물 및 인쇄회로기판

Publications (1)

Publication Number Publication Date
KR100838244B1 true KR100838244B1 (ko) 2008-06-17

Family

ID=39771392

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070061834A KR100838244B1 (ko) 2007-06-22 2007-06-22 전자기 밴드갭 구조물 및 인쇄회로기판

Country Status (4)

Country Link
US (2) US8368488B2 (ko)
JP (1) JP4786686B2 (ko)
KR (1) KR100838244B1 (ko)
DE (1) DE102008002425A1 (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100956689B1 (ko) 2008-06-27 2010-05-10 삼성전기주식회사 전자기 밴드갭 구조물 및 인쇄회로기판
KR100998723B1 (ko) 2007-08-07 2010-12-07 삼성전기주식회사 전자기 밴드갭 구조물 및 인쇄회로기판
KR100999526B1 (ko) 2008-11-28 2010-12-08 삼성전기주식회사 전자기 밴드갭 구조물 및 회로 기판
KR100999518B1 (ko) 2008-11-26 2010-12-08 삼성전기주식회사 전자기 밴드갭 구조물 및 회로 기판
KR101018807B1 (ko) 2008-12-02 2011-03-03 삼성전기주식회사 전자기 밴드갭 구조물 및 회로 기판
KR101046716B1 (ko) 2008-11-28 2011-07-06 삼성전기주식회사 전자기 밴드갭 구조물 및 회로 기판
KR101055483B1 (ko) * 2009-04-07 2011-08-08 포항공과대학교 산학협력단 전자기 밴드갭 구조물 및 이를 포함하는 인쇄회로기판
WO2023022477A1 (ko) * 2021-08-18 2023-02-23 삼성전자 주식회사 안테나를 포함하는 전자 장치

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100838244B1 (ko) * 2007-06-22 2008-06-17 삼성전기주식회사 전자기 밴드갭 구조물 및 인쇄회로기판
KR101038234B1 (ko) * 2009-02-24 2011-06-01 삼성전기주식회사 전자기 밴드갭 구조를 이용한 ｅｍｉ 노이즈 저감 기판
KR101007288B1 (ko) 2009-07-29 2011-01-13 삼성전기주식회사 인쇄회로기판 및 전자제품
WO2011105193A1 (ja) * 2010-02-25 2011-09-01 日本電気株式会社 ノイズ抑制構造を有する回路基板
JP5162677B2 (ja) 2010-02-26 2013-03-13 株式会社エヌ・ティ・ティ・ドコモ マッシュルーム構造を有する装置
JP5997561B2 (ja) 2012-09-25 2016-09-28 キヤノン株式会社 メタマテリアル
TW201424483A (zh) * 2012-12-04 2014-06-16 Hon Hai Prec Ind Co Ltd 印刷電路板
US9338493B2 (en) 2014-06-30 2016-05-10 Apple Inc. Intelligent automated assistant for TV user interactions
JP6611065B2 (ja) * 2016-07-27 2019-11-27 国立大学法人 岡山大学 印刷配線板
KR102528687B1 (ko) * 2016-09-06 2023-05-08 한국전자통신연구원 전자기 밴드갭 구조물 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000008984A (ko) 1998-07-20 2000-02-15 윤종용 인쇄회로기판
JP2001127387A (ja) * 1999-10-29 2001-05-11 Fuji Xerox Co Ltd プリント配線基板
JP2003133801A (ja) * 2001-10-25 2003-05-09 Hitachi Ltd 高周波回路モジュール

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06181389A (ja) 1992-12-11 1994-06-28 Nec Corp 多層印刷配線板
JP3465513B2 (ja) 1997-01-22 2003-11-10 株式会社村田製作所 共振器
JPH1140915A (ja) 1997-05-22 1999-02-12 Nec Corp プリント配線板
CN1262534A (zh) 1998-11-03 2000-08-09 三星电机株式会社 双工器滤波器
JP2000165171A (ja) 1998-11-30 2000-06-16 Murata Mfg Co Ltd Ｌｃ共振器部品及びｌｃフィルタ
JP2001237547A (ja) 2000-02-23 2001-08-31 Ngk Spark Plug Co Ltd 配線基板及び配線基板の製造方法
JP2003068571A (ja) * 2001-08-27 2003-03-07 Nec Corp 可変コンデンサおよび可変インダクタ並びにそれらを備えた高周波回路モジュール
JP2004241426A (ja) 2003-02-03 2004-08-26 Kyocera Corp 配線基板
JP4249601B2 (ja) 2003-11-27 2009-04-02 京セラ株式会社 配線基板
US7123118B2 (en) * 2004-03-08 2006-10-17 Wemtec, Inc. Systems and methods for blocking microwave propagation in parallel plate structures utilizing cluster vias
US7136029B2 (en) 2004-08-27 2006-11-14 Freescale Semiconductor, Inc. Frequency selective high impedance surface
JP4676238B2 (ja) * 2005-04-18 2011-04-27 株式会社日立製作所 バックプレーンバス用メインボード、および、それを用いたルータシステム、ストレージシステム
KR100652519B1 (ko) * 2005-07-18 2006-12-01 삼성전자주식회사 듀얼 금속층을 갖는 테이프 배선기판 및 그를 이용한 칩 온필름 패키지
TW200818451A (en) 2006-06-02 2008-04-16 Renesas Tech Corp Semiconductor device
KR100838244B1 (ko) * 2007-06-22 2008-06-17 삼성전기주식회사 전자기 밴드갭 구조물 및 인쇄회로기판
KR100913363B1 (ko) * 2007-09-18 2009-08-20 삼성전기주식회사 멀티 비아를 포함하는 전자기 밴드갭 구조물 및인쇄회로기판

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000008984A (ko) 1998-07-20 2000-02-15 윤종용 인쇄회로기판
JP2001127387A (ja) * 1999-10-29 2001-05-11 Fuji Xerox Co Ltd プリント配線基板
JP2003133801A (ja) * 2001-10-25 2003-05-09 Hitachi Ltd 高周波回路モジュール

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100998723B1 (ko) 2007-08-07 2010-12-07 삼성전기주식회사 전자기 밴드갭 구조물 및 인쇄회로기판
KR100956689B1 (ko) 2008-06-27 2010-05-10 삼성전기주식회사 전자기 밴드갭 구조물 및 인쇄회로기판
KR100999518B1 (ko) 2008-11-26 2010-12-08 삼성전기주식회사 전자기 밴드갭 구조물 및 회로 기판
KR100999526B1 (ko) 2008-11-28 2010-12-08 삼성전기주식회사 전자기 밴드갭 구조물 및 회로 기판
KR101046716B1 (ko) 2008-11-28 2011-07-06 삼성전기주식회사 전자기 밴드갭 구조물 및 회로 기판
KR101018807B1 (ko) 2008-12-02 2011-03-03 삼성전기주식회사 전자기 밴드갭 구조물 및 회로 기판
KR101055483B1 (ko) * 2009-04-07 2011-08-08 포항공과대학교 산학협력단 전자기 밴드갭 구조물 및 이를 포함하는 인쇄회로기판
US8330048B2 (en) 2009-04-07 2012-12-11 Samsung Electro-Mechanics Co., Ltd. Electromagnetic bandgap structure and printed circuit board having the same
WO2023022477A1 (ko) * 2021-08-18 2023-02-23 삼성전자 주식회사 안테나를 포함하는 전자 장치

Also Published As

Publication number Publication date
US20130141191A1 (en) 2013-06-06
US20080314634A1 (en) 2008-12-25
US8710943B2 (en) 2014-04-29
JP2009004779A (ja) 2009-01-08
US8368488B2 (en) 2013-02-05
DE102008002425A1 (de) 2009-01-02
JP4786686B2 (ja) 2011-10-05

Similar Documents

Publication Publication Date Title
KR100838244B1 (ko) 전자기 밴드갭 구조물 및 인쇄회로기판
KR100851065B1 (ko) 전자기 밴드갭 구조물 및 인쇄회로기판
KR100913363B1 (ko) 멀티 비아를 포함하는 전자기 밴드갭 구조물 및인쇄회로기판
KR100851075B1 (ko) 전자기 밴드갭 구조물 및 인쇄회로기판
KR100838246B1 (ko) 전자기 밴드갭 구조물이 구비된 인쇄회로기판
JP4755209B2 (ja) 電磁気バンドギャップ構造物及び印刷回路基板
KR100851076B1 (ko) 전자기 밴드갭 구조물 및 인쇄회로기판
JP4659053B2 (ja) 電磁気バンドギャップ構造物及び印刷回路基板
US9055702B2 (en) Method for forming a circuit board via structure for high speed signaling
KR100723531B1 (ko) 반도체 패키지 기판
KR100998720B1 (ko) 전자기 밴드갭 구조물 및 인쇄회로기판
JP4722968B2 (ja) 電磁気バンドギャップ構造物及び印刷回路基板
US7113132B2 (en) Low-loss printed circuit board antenna structure and method of manufacture thereof
KR100848848B1 (ko) 전자기 밴드갭 구조물, 이를 포함하는 인쇄회로기판과 그제조방법
KR100879375B1 (ko) 캐비티 캐패시터가 내장된 인쇄회로기판
US8699234B2 (en) EMI noise shield board including electromagnetic bandgap structure
KR101046716B1 (ko) 전자기 밴드갭 구조물 및 회로 기판
JP5111282B2 (ja) 電磁気バンドギャップ構造物及び印刷回路基板
KR100871346B1 (ko) 전자기 밴드갭 구조물 및 인쇄회로기판
KR100945289B1 (ko) 전자기 밴드갭 구조물 및 인쇄회로기판
KR100871347B1 (ko) 전자기 밴드갭 구조물 및 인쇄회로기판
KR100965264B1 (ko) 전자기 밴드갭 구조물 및 인쇄회로기판

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130403

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140325

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180403

Year of fee payment: 11