KR100999526B1 - 전자기 밴드갭 구조물 및 회로 기판 - Google Patents

Abstract

특정 주파수 대역의 노이즈 차폐를 위한 전자기 밴드갭 구조물이 제공된다. 본 발명의 실시예에 따른 전자기 밴드갭 구조물은, 복수개의 제1 도전판; 상기 제1 도전판들과는 다른 평면 상에 상기 제1 도전판들 각각과 오버랩되게 위치하는 복수개의 제2 도전판; 상기 제1 도전판들과 상기 제2 도전판들 사이에 개재되는 유전층; 및 상기 제1 도전판들 및 상기 제2 도전판들 중 오버랩된 도전판 간을 제외한 어느 2개의 도전판들 간 마다를 전기적으로 연결하되, 일부분이 상기 어느 2개의 도전판과는 다른 평면 상을 경유하도록 제작되는 스티칭 비아를 포함한다.

전자기 밴드갭 구조, 노이즈, 차폐, 회로 기판.

Description

전자기 밴드갭 구조물 및 회로 기판{Electromagnetic bandgap structure and circuit board}

본 발명은 전자기 밴드갭 구조(Electromagnetic bandgap structure)에 관한 것으로서, 보다 구체적으로는 특정 주파수 대역의 신호 전달을 차단하는 전자기 밴드갭 구조물 및 이를 포함하는 회로 기판에 관한 것이다.

최근 출시되고 있는 전자기기 및 통신기기들은 점점더 소형화, 박형화, 경량화 되어가고 있다. 이는 이동성이 중요시되는 최근의 경향과도 밀접히 관련된다.

이러한 전자기기 및 통신기기들에는 해당 기기의 기능/동작을 구현시키기 위한 다양한 전자회로들(아날로그 회로(analog circuit)와 디지털 회로(digital circuit))이 복합적으로 포함되어 있으며, 이러한 전자회로들은 일반적으로 인쇄회로기판(PCB, printed circuit board)에 탑재됨으로써 해당 기능을 수행하게 된다. 이때, 인쇄회로기판에 탑재된 전자회로들은 각각의 동작 주파수가 상이한 경우가 대부분이다.

따라서, 다양한 전자회로들이 복합적으로 탑재되어 있는 인쇄회로기판에서는 일반적으로 어느 하나의 전자회로의 동작 주파수와 그 하모닉스(harmonics) 성분들에 의한 전자파(EM wave)가 다른 전자 회로로 전달됨으로써 노이즈 문제를 발생시키는 경우가 많다. 이때, 전달되는 노이즈는 크게 방사 노이즈(radiation noise)와 전도 노이즈(conduction noise)로 분류될 수 있다.

여기서, 방사 노이즈(radiation noise)(도 1의 참조번호 155 참조)는 일반적으로 차폐용 캡을 전자회로에 둘러씌움으로써 쉽게 저감시킬 수 있지만, 전도 노이즈(conduction noise)(도 1의 참조번호 150 참조)는 기판 내부의 신호 전달 경로를 통해 전달된다는 점에서 노이즈 저감을 위한 방법을 찾는 것은 매우 어려운 일이다.

이에 관해 도 1을 참조하여 보다 구체적으로 설명하기로 한다. 도 1은 동작 주파수를 달리하는 2개의 전자회로를 탑재한 인쇄회로기판의 단면도이다. 도 1에는 4층 구조의 인쇄회로기판(100)이 예시되고 있으나, 이외에도 2층, 6층, 8층 구조 등 다양한 변형이 가능함은 자명하다.

도 1을 참조하면, 인쇄회로기판(100)은 4개의 금속층(metal layer)(110-1, 110-2, 110-3, 110-4, 이하 110으로 약칭함)과, 각 금속층 사이에 개재된 유전층(120-1, 120-2, 120-3, 이하 120으로 약칭함)을 포함하고 있다. 인쇄회로기판(100)의 최상위 금속층(110-1) 상에는 각각 동작 주파수를 달리하는 2개의 전자회로(130, 140, 이하 제1 전자회로(130), 제2 전자회로(140)라 함)가 탑재되고 있다. 여기서, 제1 전자회로(130) 및 제2 전자회로(140)는 모두 디지털 회로인 것으 로 가정한다.

여기서, 참조번호 110-2의 금속층을 접지층(ground layer), 참조번호 110-3의 금속층을 전원층(power layer)라고 가정하면, 제1 전자회로(130) 및 제2 전자회로(140)의 각 접지단자(ground pin)는 참조번호 110-2의 금속층과, 각 전원단자(power pin)는 참조번호 110-3의 금속층과 전기적으로 연결된다. 또한, 인쇄회로기판(100) 내의 모든 접지층들 간 그리고 모든 전원층들 간은 비아(via)를 통해서 상호간 전기적으로 연결된다. 도 1에서 참조번호 110-1, 110-3, 110-4의 금속층들을 연결하는 비아(160)가 그 일 예이다.

이때, 제1 전자회로(130)와 제2 전자회로(140)가 서로 다른 동작 주파수를 갖는 경우에는 예를 들어 도 1에 도시된 바와 같이, 제1 전자회로(130)의 동작 주파수와 그 하모닉스(harmonics) 성분들에 의한 전도 노이즈(150)가 제2 전자회로(140)로 전달됨으로써 제2 전자회로(140)의 정확한 기능/동작에 방해를 주게 된다.

상기와 같은 전도 노이즈(conduction noise) 문제는 전자기기가 복잡해지고 디지털 회로들의 동작 주파수가 증가함에 따라 그 해결이 점점 더 어려워지고 있다. 특히, 전도 노이즈에 관한 전형적인 해결책이었던 바이패스 캐패시터(bypass capacitor) 혹은 디커플링 캐패시터(decoupling capacitor)에 의한 방법도 고주파수 대역을 이용하는 전자기기에서는 적절한 해결책이 되지 못하고 있다.

또한, 위의 방법들은 여러 종류의 전자회로가 동일 기판에 구현되어 있는 복 잡한 배선 구조의 기판이나, SiP(System in Package)와 같이 좁은 영역에 많은 능동 소자와 수동 소자를 적용해야 하는 경우, 네트워크 보드(network board)와 같이 고주파수 대역의 동작 주파수가 필요한 경우 등에도 적절한 해결책이 되지 못하는 문제점이 있다.

이에 따라, 상술한 전도 노이즈를 해결하기 위한 일 방안으로서 전자기 밴드갭 구조(EBG, electromagnetic bandgap structure)가 최근 주목받고 있다. 이는 인쇄회로기판의 내부에 특정 구조를 갖는 전자기 밴드갭 구조물을 배치시킴으로써 특정 주파수 대역의 신호를 차폐하는 것을 목적으로 하며, 종래 기술에 따른 EBG 구조로는 크게 두 가지, 즉 MT-EBG(Mushroom type EBG)와 PT-EBG(Planar type EBG)가 있다.

먼저, MT-EBG의 일반적인 형태가 도 2를 통해 도시되어 있다.

MT-EBG는 예를 들어 전원층(power layer)과 접지층(ground layer)으로 기능할 두 개의 금속층 사이에 버섯 모양을 갖는 EBG 셀(EBG cell, 도 2의 참조번호 230 참조) 복수개를 삽입한 구조를 갖는다. 도 2는 도면 도시의 편의를 위해 총 4개의 EBG 셀만을 도시하고 있다.

도 2를 참조하면, MT-EBG(200)는 각각 접지층 및 전원층 중 어느 하나 및 다른 하나의 층으로서 기능하는 제1 금속층(210)과 제2 금속층(220) 사이에 금속판(231)을 더 형성하고, 제1 금속층(210)과 금속판(231) 간을 비아(232)로 연결한 버섯형 구조물(230)을 반복하여 배치시킨 형태를 갖는다. 이때, 제1 금속층(210)과 금속판(231)의 사이에는 제1 유전층(215)이, 금속판(231)과 제2 금속층(220)의 사이에는 제2 유전층(225)이 개재된다.

이와 같은 MT-EBG(200)는 제2 금속층(220)과 제2 유전층(225) 그리고 금속판(231)에 의해 형성되는 캐패시턴스 성분과, 제1 유전층(215)을 관통하여 제1 금속층(210)과 금속판(231) 간을 연결하는 비아(232)에 의해 형성되는 인덕턴스 성분이 제1 금속층(210)과 제2 금속층(220) 사이에서 L-C 직렬 연결된 상태를 가짐으로써 일종의 대역 저지 필터(band stop filter)로서의 기능을 수행하게 된다.

그러나, MT-EBG(200)를 구현하는데는 최소 3층이 필요하므로, 이 구조의 가장큰 단점은 층수가 증가한다는 것이다. 이러한 경우 PCB 제조 원가가 상승할 뿐만 아니라, 디자인적 자유도를 떨어뜨리는 문제점을 야기하게 된다.

한편, PT-EBG는 도 3을 통해 도시되고 있다.

PT-EBG는 전원층 또는 접지층으로서 기능할 어느 하나의 금속층 전체를 통해 특정 패턴의 EBG 셀(도 3의 참조번호 320-1 참조) 복수개를 반복적으로 배치시킨 구조를 가지고 있다. 도 3 또한 도면 도시의 편의를 위해 총 4개의 EBG 셀만을 도시하고 있다.

도 3을 참조하면, PT-EBG(300)는 임의의 일 금속층(310)과 다른 평면에 위치하는 복수개의 금속판(321-1, 321-2, 321-3, 321-4)이 특정의 일부분(도 3에서는 각 금속판의 모서리 끝단)를 통해 금속 브랜치(metal branch)(322-1, 322-2, 322-3, 322-4)에 의해 상호간 브리지(bridge) 연결되는 형태를 가지고 있다.

이때, 넓은 면적을 갖는 금속판들(321-1, 321-2, 321-3, 321-4)이 저임피던스 영역을 구성하고, 좁은 면적을 갖는 금속 브랜치들(322-1, 322-2, 322-3, 322-4)이 고임피던스 영역을 구성하게 된다. 따라서, PT-EBG는 저임피던스 영역과 고임피던스 영역이 반복적으로 교번 형성되는 구조를 통해, 특정 주파수 대역의 노이즈를 차폐시킬 수 있는 대역 저지 필터로서의 기능을 수행하게 된다.

이와 같은 PT-EBG 구조는 MT-EBG 구조와 달리 2층 만으로도 전자기 밴드갭 구조를 구성할 수 있다는 이점은 있으나, 셀(cell)의 소형화가 어려움은 물론 보다 넓은 영역에 걸쳐 형성되어야 하므로 다양한 응용 제품에 적용하기 어려운 디자인적인 한계가 있다. 이는 PT-EBG가 다양한 파라미터를 활용하지 못하고 단지 2개의 임피던스 성분만을 이용하여 EBG 구조를 형성하고 있다는데서 기인한다.

상술한 바와 같이, MT-EBG, PT-EBG 등의 종래 기술에 따른 전자기 밴드갭 구조는 다양한 응용제품마다 요구되는 조건과 특성에 맞게 각각의 밴드갭 주파수 대역을 조절하거나 또는 해당 밴드갭 주파수 대역 내에서 전도 노이즈를 의도하는 노이즈 레벨 이하까지 낮추는데는 한계가 있다.

따라서, 상술한 전도 노이즈 문제를 해결할 수 있음은 물론, 요구되는 밴드갭 주파수 대역이 각각 상이한 다양한 응용제품에도 범용적으로 적용될 수 있는 전자기 밴드갭 구조에 대한 연구가 절실히 필요한 실정이다.

따라서, 본 발명은 특정 주파수 대역의 전도 노이즈를 차폐시킬 수 있는 전자기 밴드갭 구조물 및 이를 포함하는 회로 기판을 제공한다.

또한, 본 발명은 바이패스 캐패시터 또는 디커플링 캐패시터 등을 이용하지 않으면서도, 회로 기판 내에 특정 구조를 갖는 전자기 밴드갭 구조물을 배치시킴을 통해, 전도 노이즈 문제를 해결할 수 있는 회로 기판을 제공한다.

또한, 본 발명은 회로 기판에 적합한 디자인적인 유연성 및 설계 자유도를 갖고, 다양한 밴드갭 주파수 대역의 구현이 가능함으로써 다양한 응용제품(예를 들어, RF 회로와 디지털 회로가 동일 기판에 구현되는 이동 통신 단말 등의 전자기기, SiP(System in Package), 네트워크 보드(network board) 등)에 범용적으로 적용할 수 있는 전자기 밴드갭 구조물 및 이를 포함하는 회로 기판을 제공한다.

본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.

본 발명의 일 측면에 따르면, 특정 주파수 대역의 노이즈 차폐가 가능한 전자기 밴드갭 구조물이 제공된다.

본 발명의 실시예에 따른 전자기 밴드갭 구조물은, 복수개의 제1 도전판; 상기 제1 도전판들과는 다른 평면 상에 상기 제1 도전판들 각각과 오버랩되게 위치하는 복수개의 제2 도전판; 상기 제1 도전판들과 상기 제2 도전판들 사이에 개재되는 유전층; 및 상기 제1 도전판들 및 상기 제2 도전판들 중 오버랩된 도전판 간을 제외한 어느 2개의 도전판들 간 마다를 전기적으로 연결하되, 일부분이 상기 어느 2개의 도전판과는 다른 평면 상을 경유하도록 제작되는 스티칭 비아를 포함한다.

일 실시예에서, 상기 스티칭 비아는, 일단이 상기 어느 2개의 도전판 중 어느 하나와 연결되는 제1 비아와, 일단이 상기 어느 2개의 도전판 중 다른 하나와 연결되는 제2 비아와, 상기 제1 비아의 타단과 상기 제2 비아의 타단 간을 동일 평면 상에서 연결하는 도전성 연결 패턴을 포함할 수 있다.

일 실시예에서, 상기 도전성 연결 패턴은 직선 형태 또는 1회 이상 꺽인선 형태로 제작될 수 있다.

일 실시예에서, 어느 하나의 스티칭 비아에 의해 연결된 2개의 도전판은 다른 스티칭 비아와는 연결되지 않도록 설계될 수 있다.

일 실시예에서, 상기 스티칭 비아가 경유할 상기 다른 평면에 도전층이 위치하는 경우, 상기 도전층 중 상기 스티칭 비아가 경유하게 될 궤적과 일치하는 부분에는 클리어런스 홀이 형성될 수 있다.

일 실시예에서, 상기 도전층은 접지층(ground layer) 및 전원층(power layer) 중 어느 하나와 전기적으로 연결되고, 상기 제1 도전판들과 상기 제2 도전판들 중 적어도 어느 하나의 도전판은 다른 하나와 전기적으로 연결될 수 있다.

일 실시예에서, 상기 도전층은 접지층(ground layer) 및 신호층(signal layer) 중 어느 하나와 전기적으로 연결되고, 상기 제1 도전판들과 상기 제2 도전판들 중 적어도 어느 하나의 도전판은 다른 하나와 전기적으로 연결될 수 있다.

본 발명의 다른 측면에 따르면, 전자기 밴드갭 구조물이 상기 회로 기판 내에 존재하는 노이즈 근원지와 노이즈 차폐 목적지 간의 노이즈 전달 가능 경로 사이에 배치되는 회로 기판이 제공된다.

여기서, 상기 전자기 밴드갭 구조물은, 복수개의 제1 도전판; 상기 제1 도전판들과는 다른 평면 상에 상기 제1 도전판들 각각과 오버랩되게 위치하는 복수개의 제2 도전판; 상기 제1 도전판들과 상기 제2 도전판들 사이에 개재되는 유전층; 및 상기 제1 도전판들 및 상기 제2 도전판들 중 오버랩된 도전판 간을 제외한 어느 2개의 도전판들 간 마다를 전기적으로 연결하되, 일부분이 상기 어느 2개의 도전판과는 다른 평면 상을 경유하도록 제작되는 스티칭 비아를 포함한다.

일 실시예에서, 상기 스티칭 비아는, 일단이 상기 어느 2개의 도전판 중 어느 하나와 연결되는 제1 비아와, 일단이 상기 어느 2개의 도전판 중 다른 하나와 연결되는 제2 비아와, 상기 제1 비아의 타단과 상기 제2 비아의 타단 간을 동일 평면 상에서 연결하는 도전성 연결 패턴을 포함할 수 있다.

일 실시예에서, 상기 도전성 연결 패턴은 직선 형태 또는 1회 이상 꺽인선 형태로 제작될 수 있다.

일 실시예에서, 어느 하나의 스티칭 비아에 의해 연결된 2개의 도전판은 다른 스티칭 비아와는 연결되지 않도록 설계될 수 있다.

일 실시예에서, 상기 스티칭 비아가 경유할 상기 다른 평면에 도전층이 위치하는 경우, 상기 도전층 중 상기 스티칭 비아가 경유하게 될 궤적과 일치하는 부분 에는 클리어런스 홀이 형성될 수 있다.

일 실시예에서, 상기 도전층은 접지층(ground layer) 및 전원층(power layer) 중 어느 하나와 전기적으로 연결되고, 상기 제1 도전판들과 상기 제2 도전판들 중 적어도 어느 하나의 도전판은 다른 하나와 전기적으로 연결될 수 있다.

일 실시예에서, 상기 도전층은 접지층(ground layer) 및 신호층(signal layer) 중 어느 하나와 전기적으로 연결되고, 상기 제1 도전판들과 상기 제2 도전판들 중 적어도 어느 하나의 도전판은 다른 하나와 전기적으로 연결될 수 있다.

일 실시예에서, 상기 회로 기판에 동작 주파수를 달리하는 2개의 전자회로가 탑재되는 경우, 상기 노이즈 근원지 및 상기 노이즈 차폐 목적지는 상기 회로 기판에서 상기 2개의 전자회로가 탑재될 각각의 위치 중 어느 하나 및 다른 하나와 대응될 수 있다.

본 발명에 의하면, 바이패스 캐패시터 또는 디커플링 캐패시터 등을 이용하지 않으면서도, 회로 기판 내에 특정 구조를 갖는 전자기 밴드갭 구조물을 배치시킴을 통해, 전도 노이즈 문제를 해결할 수 있는 효과가 있다.

또한, 본 발명은 회로 기판에 적합한 디자인적인 유연성 및 설계 자유도를 갖고, 다양한 밴드갭 주파수 대역의 구현이 가능함으로써 다양한 응용제품(예를 들어, RF 회로와 디지털 회로가 동일 기판에 구현되는 이동 통신 단말 등의 전자기기, SiP(System in Package), 네트워크 보드(network board) 등)에 범용적으로 적 용할 수 있는 효과가 있다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.

이하, 도 6 내지 도 10을 통해 도시된 본 발명의 각 실시예에 따른 전자기 밴드갭 구조물 및 이를 포함하는 회로 기판에 관한 설명을 하기에 앞서, 본 발명의 이해를 돕기 위해 본 발명의 전자기 밴드갭 구조에 따른 노이즈 차폐 원리와 유사한 기본 원리를 갖고 있는 스티칭 비아를 포함한 전자기 밴드갭 구조물에 관하여 도 4a 내지 도 4c를 참조하여 먼저 설명하기로 한다.

본 명세서에서는 본 발명의 전자기 밴드갭 구조를 설명함에 있어서 그 전반에 걸쳐 금속층(metal layer)과 금속판(metal plate) 그리고 금속선(metal trace) 등이 이용되는 경우를 중심으로 설명할 것이나, 이는 금속 이외의 다른 도전성 물질로 이루어진 도전층(conductive layer)과 도전판(conductive plate) 그리고 도전선(conductive trace) 등으로 각각 대체되어도 무방한 것임을 당업자는 쉽게 이해할 수 있을 것이다.

또한, 도 4a, 도 4c, 도 6 내지 도 10에서는 도면 도시의 편의를 위해 2개 또는 3개의 금속판만을 중심으로 도시하였으나, 전자기 밴드갭 구조물의 일 구성으로서 금속판들은 도 5a 내지 도 5e의 예에서와 유사하게 다수개가 반복 배열될 수 있음은 물론이다.

도 4a에 도시된 전자기 밴드갭 구조물(400)은 금속층(410), 금속층(410)과 이격되어 위치하는 복수개의 금속판(430-1, 430-2, 이하 이를 제1 금속판과 제2 금속판이라 함) 및 스티칭 비아(stitching via)(440)를 포함한다. 도 4a의 전자기 밴드갭 구조물은 금속층(410)을 1층으로 하고, 복수개의 금속판(430-1, 430-2)을 2층으로 하는 2층 평면(planar) 구조를 가지고 있다. 이때, 금속층(410)과 복수개의 금속판(430-1, 430-2)의 사이에는 유전층(420)이 개재된다.

여기서, 도 4a는 도면 도시의 편의상 전자기 밴드갭 구조물을 구성하는 구성요소만(즉, 스티칭 비아를 포함하는 2층 구조의 전자기 밴드갭 구조물을 구성하는 부분만)을 중심으로 도시한 것이다. 따라서, 도 4a에 도시된 금속층(410)과 금속판들(430-1, 430-2)은 다층 인쇄회로기판의 내부에 존재하는 임의의 2개의 층일 수 있다. 즉, 금속층(410)의 하부에는 적어도 하나의 다른 금속층들이 더 존재할 수 있음은 물론, 금속판들(430-1, 430-2)의 상부에도 적어도 하나의 다른 금속층들이 더 존재할 수 있음은 자명하다. 아울러, 금속층(410)과 금속판들(430-1, 430-2) 사이에도 적어도 하나의 다른 금속층들이 존재할 수 있다. 이는 도 6 내지 도 10에 도시된 본 발명의 경우에도 대동소이하다.

또한, 도 4a에 도시된 전자기 밴드갭 구조물(이 역시 도 6 내지 도 10에 도시된 본 발명의 경우에도 마찬가지임)은 전도 노이즈를 차폐하기 위하여, 다층 인쇄회로기판 내에서 각각 전원층(power layer)과 접지층(ground layer)을 구성하는 임의의 2개의 금속층 사이에 배치될 수 있는 것이다. 또한, 전도 노이즈 문제는 반드시 전원층과 접지층의 사이에서만 문제되는 것은 아니므로, 도 4a를 통해 도시된 전자기 밴드갭 구조물은 다층 인쇄회로기판 내에서 상호간 층을 달리하는 어느 2개의 접지층(ground layer)들 사이 혹은 어느 2개의 전원층(power layer)들 사이에도 배치될 수 있다.

따라서, 도 4a에서 금속층(410)은 전기적 신호의 전달을 위해 인쇄회로기판 내에 존재하는 임의의 일 금속층일 수 있다. 예를 들어, 금속층(410)은 전원층(power layer) 또는 접지층(ground layer)으로 기능하는 금속층이거나 또는 신호라인을 구성하는 신호층(signal layer)으로 기능하는 금속층일 수 있다.

금속층(410)은 복수개의 금속판들과는 다른 평면에 위치함과 아울러, 복수개의 금속판들과 전기적으로 분리되어 존재한다. 즉, 금속층(410)은 인쇄회로기판 내에서 복수개의 금속판(430-1, 430-2)과 전기 신호적으로 상호간에 다른 층을 구성 한다. 예를 들어, 금속층(410)이 전원층(power layer)인 경우 금속판들은 접지층(ground layer)과 전기적으로 연결되며, 금속층(410)이 접지층인 경우 금속판들은 전원층과 전기적으로 연결될 수 있다. 또는 금속층(410)이 신호층(signal layer)인 경우 금속판들은 접지층(ground layer)과 전기적으로 연결되며, 금속층(410)이 접지층인 경우 금속판들은 신호층과 전기적으로 연결될 수 있는 것이다. 이 역시 도 6 내지 도 10에 도시된 본 발명의 경우에도 대동소이하게 적용될 수 있다.

복수개의 금속판(430-1, 430-2)은 금속층(410) 상부의 어느 일 평면 상에 위치한다. 이때, 어느 2개의 금속판 간은 스티칭 비아를 통해 전기적으로 연결되며, 이와 같이 어느 2개의 금속판 간을 전기적으로 연결하는 각각의 스티칭 비아들에 의해 복수개의 금속판들 전부가 전기적으로 하나로 연결되게 된다.

여기서, 도 4a에는 어느 하나의 금속판을 기준으로 그와 인접한 사방의 금속판들 간이 각각 하나의 스티칭 비아를 통해 금속판들 전부가 전기적으로 연결된 형태(도 5a의 형태)가 예시되고 있지만, 모든 금속판들이 전기적으로 하나로 연결됨으로써 폐루프(closed loop)를 형성할 수만 있다면 스티칭 비아를 통한 금속판 간의 연결 방식은 어떠한 방식이 적용되어도 무방함은 물론이다.

또한, 도 4a(도 6 내지 도 10도 이와 동일함)에서는 도면 도시의 편의를 위해, 각각의 금속판이 동일 면적의 정사각형 형상을 갖는 것으로 도시하였으나, 이외에도 다양한 변형이 가능함은 물론이다. 이를 도 5a 내지 도 5e를 참조하여 설명한다.

예를 들어, 금속판은 도 5a와 같이 사각형 형상, 도 5b와 같이 삼각형 형상, 이외에도 육각형, 팔각형 등을 포함하는 다양한 다각형 형상을 가질 수 있고, 원형 또는 타원형의 형상 등 그 형상에 특별한 제한이 있을 수 없음은 물론이다. 또한, 금속판은 도 5a, 5b, 5e와 같이 각각이 모두 동일한 크기(면적, 두께)를 가질 수도 있지만, 도 5c, 5d와 같이 서로 다른 크기를 가져 크기가 상이한 복수개의 그룹별로 구분 배치될 수도 있다.

도 5c의 경우, 상대적으로 큰 크기의 대 금속판 B와 상대적으로 작은 크기의 소 금속판 C가 서로 교번하여 배열되어 있으며, 도 5d의 경우, 상대적으로 큰 크기의 대 금속판 D와 상대적으로 작은 크기의 소 금속판 E1, E2, E3, E4가 있다. 소 금속판 E1, E2, E3, E4는 2 × 2 로 배열됨으로써 전체적으로 대 금속판 D와 유사한 면적을 차지하고 있다.

또한, 전자기 밴드갭 구조물은 도 5a 내지 도 5d와 같이 인쇄회로기판 내부의 일 기판면 전체에 전자기 밴드갭 구조물에 의한 셀(cell)들을 빽빽히 반복 배치/배열될 수도 있지만, 도 5e와 같이 일부 경로에만 배치/배열될 수도 있다. 예를 들어, 도 5e에서 참조번호 11이 노이즈 근원지(noise source point)이고, 참조번호 12가 노이즈 차폐 목적지라 가정할 때, 노이즈 근원지와 그 차폐 목적지 간의 노이즈 전달 가능 경로만을 따라 1열 이상으로 셀들을 반복 배치시킬 수 있다. 혹은 도 5e에서 참조번호 21이 노이즈 근원지이고, 참조번호 22가 노이즈 차폐 목적지라 가정할 때, 노이즈 근원지와 그 차폐 목적지 간의 노이즈 전달 가능 경로를 가로질러 막는 형태(차폐 방패 혹은 차폐 띠를 두른 형태)로 셀들을 1열 이상으로 배치시킬 수도 있는 것이다.

여기서, 노이즈 근원지 및 노이즈 차폐 목적지는, 인쇄회로기판에 탑재된 동작 주파수를 달리하는 어느 2개의 전자회로(전술한 도 1에서 제1 전자회로(130) 및 제2 전자회로(140) 참조)를 가정할 때, 인쇄회로기판에서 그 2개의 전자회로가 탑재될 위치 중 어느 하나 및 다른 하나에 각각 대응될 수 있다.

스티칭 비아는 복수개의 금속판들 중 어느 2개의 금속판 간을 전기적으로 연결한다. 본 명세서를 통해 첨부된 모든 도면에서는 스티칭 비아에 의해 인접한 어느 2개의 금속판 간을 전기적으로 연결하는 방식이 채용되고 있지만, 어느 하나의 스티칭 비아를 통해 연결되는 2개의 금속판은 반드시 인접 위치한 금속판 간이 아닐 수도 있다. 또한, 어느 하나의 금속판을 기준하여 다른 하나의 금속판이 하나의 스티칭 비아를 통해 연결되는 경우를 예시하고 있지만, 어느 2개의 금속판 간을 연결하는 스티칭 비아의 개수에 특별한 제한을 둘 필요가 없음은 자명하다. 다만, 이하의 모든 설명에서는 인접한 2개의 금속판 간이 하나의 스티칭 비아를 통해 연결되는 경우를 중심으로 설명한다.

스티칭 비아(440)는 제1 비아(441), 제2 비아(442) 및 연결 패턴(443)을 포함하여 구현됨으로써 이웃하는 2개의 금속판 간을 전기적으로 연결하는 기능을 수행한다.

이를 위해, 제1 비아(441)는 제1 금속판(430-1)과 연결된 일단(441a)으로부 터 유전층(420)을 관통하여 형성되며, 제2 비아(442)는 제2 금속판(430-2)과 연결된 일단(442a)으로부터 유전층(420)을 관통하여 형성된다. 또한, 연결 패턴(443)은 금속층(410)과 동일 평면 상에 위치하여 그 일단이 제1 비아(441)의 타단(441b)과 연결되고, 타단이 제2 비아(442)의 타단(442b)과 연결된다. 이때, 각 비아의 일단 및 타단에는 비아 형성을 위한 드릴링 공정 상의 위치 오차를 극복하기 위한 목적으로 비아 랜드가 비아의 단면적보다 크게 형성될 것임은 물론이나, 이는 자명한 사항인 바 그 상세한 설명은 생략한다.

이때, 금속판들(430-1, 430-2)과 금속층(410) 간이 전기적으로 연결되는 것을 방지하기 위하여, 스티칭 비아(440)의 연결 패턴(443)의 테두리에는 클리어런스 홀(clearance hole)(450)이 형성될 수 있다.

도 4a의 전자기 밴드갭 구조물에서, 이웃하는 2개의 금속판(430-1, 430-2)은 동일 평면 상에서 연결되는 것이 아니라, 스티칭 비아(440)에 의하여 다른 평면(즉, 금속층(410)과 동일한 평면)을 경유하여 연결된다. 따라서, 도 4a와 같은 스티칭 비아를 포함하는 전자기 밴드갭 구조물(400)에 의하면, 동일 조건에서 이웃하는 금속판 간을 동일 평면 상에서 연결시키는 경우보다 인덕턴스 성분을 보다 수월하게 또한 보다 길게 확보할 수 있는 이점이 있다. 뿐만 아니라, 본 발명에서 이웃하는 금속판들은 스티칭 비아(440)에 의해 연결되므로, 2층에 금속판들 간을 전기적으로 연결하기 위한 별도의 패턴을 형성시킬 필요가 없다. 이에 따라, 금속판들 간의 이격 간격을 줄일 수 있게 되므로, 이웃하는 금속판들 사이에서 형성되는 캐패시턴스 성분을 증가시킬 수 있는 이점도 있다.

도 4a를 통해 도시된 구조물이 특정 주파수 대역의 신호를 차폐하는 전자기 밴드갭 구조물로서 기능할 수 있는 원리는 다음과 같다. 금속층(410)과 금속판(430-1, 430-2) 사이에는 유전층(420)이 개재되며, 이에 의해 금속층(410)과 금속판(430-1, 230-2) 간 그리고 이웃하는 2개의 금속판 간에 형성되는 캐패시턴스(capacitance) 성분이 존재한다. 또한, 스티칭 비아(440)에 의하여 이웃하는 2개의 금속판 간에는 제1 비아(441) -> 연결 패턴(443) -> 제2 비아(442)를 경유하는 인덕턴스(inductance) 성분도 존재하게 된다. 이때, 캐패시턴스 성분은 금속층(410)과 금속판(430-1, 430-2) 간 및 이웃하는 2개의 금속판 간의 이격 간격, 유전층(420)을 구성하는 유전 물질의 유전율, 금속판의 크기, 형상, 면적 등과 같은 팩터에 의해 그 값이 변화된다. 인덕턴스 성분 또한 제1 비아(441), 제2 비아(442) 그리고 연결 패턴(443)의 형상, 길이, 두께, 폭, 단면적 등과 같은 팩터에 의해 그 값이 변화된다. 따라서, 상술한 다양한 팩터들을 적절히 조정, 설계하게 되면, 도 4a에 도시된 구조물을 목적 주파수 대역의 특정 신호 또는 특정 노이즈의 제거 또는 차폐를 위한 전자기 밴드갭 구조(electro bandgap structure)(일종의 대역 저지 필터로서 기능함)로서 활용할 수 있다. 이는 도 4b의 등가회로도를 통해 쉽게 이해할 수 있을 것이다.

도 4b의 등가회로도를 도 4a의 전자기 밴드갭 구조물과 비교하여 설명하면, 인덕턴스 성분인 L1은 제1 비아(441)에 해당되고, 인덕턴스 성분인 L2는 제2 비아(442)에 해당되며, 인덕턴스 성분인 L3는 연결 패턴(443)에 해당된다. C1은 금속 판(430-1, 430-2)들과 그 상부에 위치할 다른 임의의 유전층 및 금속층에 의한 캐패시턴스 성분이고, C2 및 C3는 연결 패턴(443)을 기준으로 그와 동일 평면에 위치한 금속층(410)과 그 하부에 위치할 다른 임의의 유전층 및 금속층에 의한 캐패시턴스 성분이다.

위와 같은 등가회로도에 따라 도 4a의 전자기 밴드갭 구조물은 특정 주파수 대역의 신호를 차폐하는 대역 저지 필터(band stop filter)로서의 기능을 수행하게 된다. 즉, 도 4b의 등가회로도를 통해 확인할 수 있는 바와 같이, 저주파수 대역의 신호(도 4b의 참조부호 (x) 참조) 및 고주파수 대역의 신호(도 4b의 참조부호 (y) 참조)는 전자기 밴드갭 구조물을 통과하고, 그 중간의 특정 주파수 대역의 신호(도 4b의 참조부호 (z1), (z2), (z3) 참조)는 전자기 밴드갭 구조물에 의해 차폐된다

따라서, 인쇄회로기판 내부의 임의의 기판면 전체(도 5a, 도 5b, 도 5d, 도 5d 참조) 또는 그 일부면(도 5e 참조)에 도 4a와 같은 구조의 구조물(물론, 후술할 본 발명의 실시예에 따른 도 6 내지 도 10의 구조에 의한 구조물도 마찬가지임)을 그 인쇄회로기판 내에 존재하는 노이즈 전달 가능 경로 상에 반복 배열시키게 되면, 특정 주파수 대역의 신호 전달을 차폐할 수 있는 전자기 밴드갭 구조로 기능할 수 있게 된다.

이는 도 4c에 도시된 전자기 밴드갭 구조물의 경우도 동일 유사하다.

도 4c를 통해 도시된 다른 형태의 전자기 밴드갭 구조물의 경우를 살펴보면, 도 4c의 전자기 밴드갭 구조물에서 참조번호 410번에 해당하는 금속층이 부존재함 을 알 수 있다.

연결 패턴(443)이 형성될 위치에 상응하여 동일 평면 상에 임의의 금속층이 존재하는 경우, 연결 패턴(443)은 도 4a에서와 같이 동일 평면 상의 금속층(410)에 형성된 클리어런스 홀(450) 내에 수용시키는 형태로 제작하게 될 것이나, 연결 패턴(443)이 형성될 위치에 별도의 금속층이 존재하지 않는 경우도 상정할 수 있으며, 도 4c는 바로 이를 보여주고 있는 것이다. 물론, 도 4c에서도 금속판들의 하부에는 유전층(420)이 존재하게 된다.

도면을 통해 도시하지는 않았지만 또 다른 형태로서, 스티칭 비아를 포함하는 2층 구조의 전자기 밴드갭 구조물은 반드시 금속층(410), 그 위에 적층된 유전층(420), 다시 그 위에 적층된 금속판들(430-1, 430-2)의 적층 구조를 가질 필요가 없다. 스티칭 비아를 포함하는 2층 구조의 전자기 밴드갭 구조물은 금속판들을 하층, 금속층을 상층으로 하고, 그 사이에 개재된 유전층을 관통하는 스티칭 비아를 포함하는 적층 구조(즉, 도 4a와 그 적층 구조의 상하가 뒤바뀐 형태)를 취할 수도 있다.

이와 같은 경우에도 전술한 바와 같은 노이즈 차폐 효과를 기대할 수 있음은 물론이다.

이하, 본 발명의 실시예에 따른 전자기 밴드갭 구조물에 관하여 상세히 설명하되, 앞서 설명한 도 4a 내지 도 5e에서와 중복되거나 동일히 적용될 수 있는 내용(예를 들어, 금속판의 배열 방식, 배치 위치, 연결 방식, 스티칭 비아의 세부 구 성 등등)에 관한 설명은 생략하며, 상술한 전자기 밴드갭 구조에서와 차별되는 점을 중심으로 설명하기로 한다.

본 발명의 실시예에 따른 전자기 밴드갭 구조물은, 복수개의 제1 금속판과, 상기 제1 금속판들과 다른 평면 상에서 상기 제1 금속판들 각각과 오버랩되게 위치하는 제2 금속판을 포함한다. 이와 같이, 본 발명은 제1 금속판들 각각과 오버랩되는 오버랩 플레이트(즉, 제2 금속판)가 존재함에 가장 큰 특징이 있다.

이때, 제1 금속판들과 제2 금속판들 사이에는 유전 물질이 개재된다. 이에 따라, 상기 유전 물질을 사이에 두고 마주보고 위치하는 어느 2개의 금속판(즉, 오버랩되어 위치하는 어느 하나의 제1 금속판과 어느 하나의 제2 금속판)은 등가적으로 캐패시터(capacitor)와 같은 역할을 하게 된다.

또한 이때, 제1 금속판들과 제2 금속판들 중 오버랩된 금속판들 간을 제외한 어느 2개의 금속판 간은 스티칭 비아(stitching via)에 의해 전기적으로 연결된다.

이하, 상기와 같은 특징들을 첨부된 도면을 참조하여 보다 상세히 설명한다.

도 6은 본 발명의 실시예에 따른 오버랩 플레이트를 포함하는 전자기 밴드갭 구조물을 개략적으로 나타낸 수직 단면도이고, 도 9는 도 6의 전자기 밴드갭 구조물에 관한 일부 변형례이며, 도 10은 도 6의 전자기 밴드갭 구조물에 관한 다른 변형례이다.

또한, 도 7은 본 발명의 오버랩 플레이트를 포함하는 전자기 밴드갭 구조물 을 입체적으로 나타낸 사시도이고, 도 8은 도 7에서의 도전성 연결 패턴의 형태에 관한 변형례를 나타낸 도면이다.

도 6을 참조하면, 회로 기판 내에서 임의의 일 평면 상에 존재하는 2개의 금속 플레인(640, 645) 사이에 2개의 제1 금속판(630-1, 630-2)이 위치한다. 2개의 제1 금속판(630-1, 630-2)의 하부 방향의 일 평면에는 그 2개의 제1 금속판(630-1, 630-2)과 각각 오버랩되도록 배치된 2개의 제2 금속판(635-1, 635-2)이 위치한다.

도 6에서, 2개의 금속 플레인(640, 645)은 회로 기판 내에서 전도 노이즈의 차폐가 필요한 2개의 영역일 수 있다. 예를 들어, 도면 좌측의 금속 플레인(640)이 회로 기판에서 노이즈 근원지(도 5e의 참조번호 21 참조)로서 작용할 어느 하나의 전자회로가 탑재될 위치에 대응되는 영역이라면, 도면 우측의 금속 플레인(645)은 노이즈 차폐 목적지(도 5e의 참조번호 22 참조)에 대응되는 영역일 수 있다. 따라서, 그 2개의 금속 플레인(640, 645) 사이의 노이즈 전달 가능 경로에 본 발명의 전자기 밴드갭 구조물을 배치시킴으로써, 전도 노이즈의 전달을 차폐할 수 있다.

단면도가 보여줄 수 있는 내용의 한계 상, 그리고 도면 도시의 편의상, 도 6에서는 단 2개씩의 제1 금속판과 제2 금속판만이 존재하는 것과 같이 도시되고 있다. 그러나 제1 금속판은 도 5a 내지 도 5e에서와 같이, 보다 많은 수의 금속판들이 다양한 배열 형태를 가지면서 상기 2개의 금속 플레인(640, 645) 사이에 위치할 수 있는 것임은 굳이 부연 설명하지 않더라도 앞선 설명은 통해서 쉽게 이해할 수 있을 것이다. 이에 따라, 제2 금속판들도 제1 금속판들의 구비 개수에 상응하여 각 각 오버랩되어 위치하게 될 것임도 물론이다.

또한, 본 명세서에 첨부된 모든 도면에서는, 제1 금속판들이 모두 동일한 평면 상에 위치하고, 제2 금속판들도 또다른 동일한 평면 상에 모두 위치하는 것으로 도시하였지만, 반드시 이와 같이 각각이 동일 평면 상에 위치하지 않아도 무방하다.

또한, 도 6 내지 도 8에서는 상호간 오버랩되는 2개의 금속판이 동일 형상 및 면적을 가져 정확히 오버랩되는 것과 같이 도시되어 있지만, 반드시 이와 같지 않아도 무방하다. 이는 도 9를 통해서 명확히 확인할 수 있다.

본 발명에서, 제1 금속판들(630-1, 630-2)과 제2 금속판들(635-1, 635-2) 중 어느 2개의 금속판들 간은 앞선 도 4a 및 도 4c에서와 유사하게 스티칭 비아에 의해 연결된다. 스티칭 비아를 이용한 금속판 간의 연결에 있어서, 본 발명이 도 4a 및 도 4c와는 다른 차이점은, 오버랩되는 금속판들 간은 스티칭 비아에 의해 연결되지 않는다는 점이다.

도 6을 참조할 때, 오버랩되는 금속판들 간(즉, 참조번호 630-1의 금속판과 참조번호 635-1의 금속판 간 그리고 참조번호 630-2의 금속판과 참조번호 635-2의 금속판 간)은 스티칭 비아에 의해 연결되지 않고 있다. 즉, 본 발명에서, 오버랩되는 금속판들 간은 그 사이에 개재된 유전층(620)과 함께 등가적으로 캐패시턴스 성분을 만들어내고 있을 뿐, 비아 혹은 스티칭 비아에 의해 전기적으로 직접 연결되지는 않는다.

이와는 달리, 참조번호 630-1과 630-2 금속판 간은 참조번호 650-1의 스티칭 비아에 의해 전기적으로 연결되고 있고, 참조번호 635-1의 금속판과 참조번호 640의 금속 플레인 그리고 참조번호 635-2의 금속판과 참조번호 645의 금속 플레인은 각각 참조번호 650-2와 650-3의 스티칭 비아에 의해 연결되고 있다.

도 6의 경우, 그 2개의 금속 플레인(640, 645) 사이에 단 2개씩의 제1 금속판(630-1, 630-2)과 제2 금속판(635-1, 635-2)만이 존재하기 때문에, 참조번호 650-2 및 650-3의 스티칭 비아가 어느 하나의 제2 금속판(635-1 또는 635-2)과 어느 하나의 금속 플레인(640 또는 645) 간을 연결하는 것으로 도시되고 있다. 그러나 그 2개의 금속 플레인(640, 645) 사이에 보다 많은 수의 금속판들이 배열되는 경우에는 이와 다를 수 있음은 물론이다. 이는 도 7 및 도 8을 통해서 짐작 가능할 것이다.

도 7 및 도 8에서, 참조번호 730-1, 730-2, 730-3은 제1 금속판들을, 참조번호 735-1, 735-2, 735-3은 제1 금속판들과 각각 오버랩되는 제2 금속판들을, 참조번호 720은 제1 금속판들과 제2 금속판들 사이에 개재되는 유전층을, 참조번호 710은 금속층을, 참조번호 721은 다른 유전층을 나타낸다. 도 7 및 도 8에서, 참조번호 750-1 또는 751-1의 스티칭 비아는 참조번호 730-1과 730-2의 금속판 간을 연결하고, 참조번호 750-2 또는 751-2의 스티칭 비아는 참조번호 735-2와 735-3의 금속판 간을 연결하고 있음이 그 일 예라 할 것이다. 즉, 도 7 및 도 8에서는 적어도 3개씩의 제1 금속판과 제2 금속판이 존재하므로, 스티칭 비아가 각각 2개의 금속판들 간을 연결할 수 있게 되는 것이다.

이때, 어느 2개의 금속판 간을 연결하는 스티칭 비아는, 일단이 상기 어느 2개의 금속판 중 어느 하나와 연결되는 제1 비아와, 일단이 상기 어느 2개의 금속판 중 다른 하나와 연결되는 제2 비아와, 상기 제1 비아의 타단과 상기 제2 비아의 타단 간을 동일 평면 상에서 연결하는 도전성 연결 패턴으로 제작될 수 있음은 앞서 도 4a 및 도 4c를 통해 설명한 바이다. 여기서, 도전성 연결 패턴은 직선 형태(도 7의 750-1, 750-2 참조) 또는 1회 이상 꺽인선 형태(도 8의 751-1, 751-2 참조)로 제작될 수 있다. 도전성 연결 패턴이 도 8에서와 같이 1회 이상 꺽인선의 형태로 제작되는 경우에는 확보할 수 있는 인덕턴스 성분을 보다 증가하는 이점이 있다.

또한, 스티칭 비아가 경유하게 될 궤적과 일치하는 부분에 상기 금속판들과는 전기신호적으로 다른 층을 구성하는 금속층이 존재하는 경우에는 클리어런스 홀을 둘 필요가 있다. 금속판들이 전원층 또는 신호층과 전기적으로 연결되고, 금속층은 접지층으로서 역할하는 경우가 그 예이다. 물론, 이와 반대일 수 있다. 이 또한 앞서 상세히 설명하였는 바, 여기서는 자세한 설명을 생략하기로 한다.

또한, 본 발명에서, 스티칭 비아에 의한 연결 방식은 다양한 변형이 가능하다. 도 6에서, 참조번호 650-1의 스티칭 비아의 경우, 2개의 제1 금속판(630-1, 630-2)을 전기적으로 연결함에 있어서, 그 금속판들(630-1, 630-2)의 상부 방향에 존재하는 유전층(622)을 관통하고 참조번호 611의 금속층이 위치하는 평면을 경유하고 있다.

그리고 참조번호 650-2와 650-3의 스티칭 비아의 경우, 어느 하나의 제2 금속판(635-1 또는 635-2)과 어느 하나의 금속 플레인(640 또는 645) 간을 전기적으로 연결함에 있어서, 그 금속판들(635-1, 635-2)의 하부 방향에 존재하는 유전층(621)을 관통하고 참조번호 610의 금속층이 위치하는 평면을 경유하고 있다.

도 6과 같은 연결 방식을 갖는 경우, 본 발명의 전자기 밴드갭 구조물은 총 4층 구조를 갖게 된다. 다만, 응용 제품의 설계 조건에 따라 다층 구조가 부적합할 수도 있는 바, 도 10의 경우에는 3층 구조로 제작된 전자기 밴드갭 구조물을 보여주고 있다. 도 10에서, 2개의 제1 금속판(630-1, 630-2) 간을 연결하는 참조번호 652-1의 스티칭 비아는 참조번호 652-2 및 652-3의 스티칭 비아와 동일한 평면(즉, 참조번호 610의 금속층이 위치한 평면) 상을 경유하도록 제작됨이 바로 그것이다. 이를 위해, 도 10에서는 제2 금속판들(635-1, 635-2) 중 참조번호 652-1의 스티칭 비아가 통과하게 될 소정 부분에 관통홀(660)을 형성시키고 있다.

도 9의 경우에도, 전자기 밴드갭 구조물이 3층 구조로 제작되고 있다. 그러나 도 9의 경우에는 도 10에서와는 다른 연결 방식을 보여주고 있다.

즉, 도 10에서, 참조번호 652-1의 스티칭 비아는 2개의 제1 금속판(630-1, 630-2) 간을, 참조번호 652-2와 652-3의 스티칭 비아는 각각 제2 금속판(635-1 또는 635-2)과 금속 플레인(640 또는 645) 간을 연결한다.

이에 비해, 도 9에서, 참조번호 651-1의 스티칭 비아는 참조번호 630-1과 635-2의 금속판 간을, 참조번호 651-2의 스티칭 비아는 참조번호 635-1의 금속판과 참조번호 640의 금속 플레인 간을, 참조번호 651-3의 스티칭 비아는 참조번호 630- 2의 금속판과 참조번호 645의 금속 플레인 간을 연결하고 있다.

상술한 바와 같이, 본 발명에서 스티칭 비아를 이용한 연결 방식은, 오버랩되는 금속판 간이 스티칭 비아에 의해 연결되지 않는 한도에서 다양한 변형이 가능한 것이다.

일 예로서, 도 6 내지 도 10에서는, 어느 하나의 스티칭 비아에 의해 이미 연결된 상태에 있는 어느 2개의 금속판은 더이상 또다른 스티칭 비아와는 연결되지 않는 것으로 도시되고 있지만, 반드시 이와 같지 않아도 무방하다.

이를 보다 구체적으로 설명하면 다음과 같다. 도 7을 예로 들어 설명하면, 참조번호 730-1과 730-2의 금속판 간은 참조번호 750-1의 스티칭 비아에 의해 연결되고 있지만, 참조번호 730-2와 730-3의 금속판 간은 스티칭 비아에 의해 연결되지 않고 있다. 대신, 참조번호 730-2와 730-3의 금속판들과 각각 오버랩되는 참조번호 735-2와 735-3의 금속판 간이 참조번호 750-2의 스티칭 비아에 의해 연결될 뿐이다.

즉, 참조번호 730-1과 730-2의 금속판 간은 이미 참조번호 750-1의 스티칭 비아에 의해 연결된 상태에 있으므로, 더이상 또다른 스티칭 비아와 연결되지 않는다. 다시 말해서, 도 7에서 1개의 금속판은 단 1개의 스티칭 비아와만 연결된다. 이와 같은 연결 방식은 도 6, 도 8 내지 도 10의 경우에도 동일히 적용되고 있다. 이는 도 4a 및 도 4c 그리고 도 5a 내지 도 5e에서와는 분명히 다른 연결 방식이다. 예를 들어, 도 4a 및 도 4c에서 1개의 금속판에는 4개의 스티칭 비아가 연결된 다.

상기와 같은 연결 방식이 가능한 이유는, 본 발명의 전자기 밴드갭 구조의 경우, 도 4a 및 도 4c의 전자기 밴드갭 구조와 달리, 금속판들 마다가 각각 스티칭 비아를 통해 직접적으로 연결되지 않더라도, 등가적으로 캐패시터와 같은 기능을 하는 오버랩 플레이트들에 의해 신호 전달 경로가 끊기지 않고 형성될 수 있기 때문이다.

다만, 본 발명의 오버랩 플레이트를 갖는 전자기 밴드갭 구조물의 경우에도 도 4a 및 도 4c에서와 유사한 연결 방식(즉, 하나의 금속판에 2개 이상의 스티칭 비아가 연결되도록 하는 방식)이 채용되어도 무방하다 할 것이다.

이하, 본 발명의 오버랩 플레이트를 포함하는 전자기 밴드갭 구조물의 노이즈 차폐 원리를 설명한다. 본 발명에 의한 노이즈 차폐 원리는 금속판들 간의 연결 구조에서 찾을 수 있다.

먼저, 도 4a 및 도 4c에 도시된 스티칭 비아를 포함하는 전자기 밴드갭 구조물의 경우에는, 금속판 -> 스티칭 비아(즉, 제1 비아 -> 연결 패턴 -> 제2 비아) -> 금속판의 연결 구조를 가지고 있었다.

이에 비해, 본 발명의 오버랩 플레이트를 포함하는 전자기 밴드갭 구조물은 도 6의 경우를 참조할 때, 금속 플레인(640) -> 스티칭 비아(650-2) -> 제2 금속판(635-1) || 제1 금속판(630-1) -> 스티칭 비아(650-1) -> 제1 금속판(630-2) || 제2 금속판(635-2) -> 스티칭 비아(650-3) -> 금속 플레인(645)의 연결 구조를 가 진다.

여기서, "||" 표시는 2개의 금속판들 사이에서 형성되는 캐패시턴스 성분을 의미하며, 상기 연결 구조에서 각각의 스티칭 비아는 인덕턴스 성분을 형성한다.

이에 따라, 본 발명의 전자기 밴드갭 구조는 도 4a 및 도 4c과 비교할 때, 캐패시턴스 성분을 추가로 확보할 수 있는 이점이 있으며, 인덕턴스 성분의 증가 또한 기대할 수 있어, 그 밴드갭 주파수가 보다 낮게 형성될 것임을 예상할 수 있다. 이는 도 11의 시뮬레이션 결과를 통해 분명히 확인된다.

도 11은 본 발명에서 제안한 오버랩 플레이트를 포함하는 전자기 밴드갭 구조물이 특정 주파수 대역에서의 대역 저지 특성을 갖는지를 확인하기 위해, 산란 파라미터(scattering parameter)로 분석한 시뮬레이션 결과이다.

도 11을 참조하면, 도 4a의 전자기 밴드갭 구조물의 경우, 차폐율 -50 dB를 기준으로 할때 그 밴드갭 주파수(bandgap frequency)가 약 5.7 GHz 에서부터 형성되고 있는 반면, 도 6에 도시된 전자기 밴드갭 구조물의 경우, 동일 차폐율(즉, -50 dB)을 기준으로 할 때, 동일 설계 조건(즉, 동일 금속판 사이즈, 동일 비아 길이 등)에서 그 밴드갭 주파수가 약 2 GHz 에서부터 형성되고 있음을 확인할 수 있다. 즉, 도 6에 도시된 전자기 밴드갭 구조물의 경우가 도 4a에 도시된 전자기 밴드갭 구조물에 비해, 그 밴드갭 주파수 대역이 대략 3.7 GHz 정도 더 낮아진 것을 알 수 있다.

또한, 도 6에 도시된 오버랩 플레이트를 포함하는 전자기 밴드갭 구조물의 경우, 도 4a에 도시된 전자기 밴드갭 구조물에 비해, 2 ~ 10 GHz 대역에서 그 노이즈 레벨이 10 ~ 40 dB 정도 더 낮아지고 있음을 확인할 수 있다.

즉, 본 발명의 전자기 밴드갭 구조는 도 4a의 전자기 밴드갭 구조보다 동일 셀 사이즈에서도 밴드갭 주파수 대역을 보다 더 낮출 수 있음은 물론, 보다 더 낮은 노이즈 레벨 특성을 가진다.

이상에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.

도 1은 동작 주파수를 달리하는 2개의 전자회로를 포함하는 인쇄회로기판의 단면도.

도 2는 종래 기술에 따른 전자기 밴드갭 구조물로서, MT-EBG 구조를 개략적으로 도시한 도면.

도 3은 종래 기술에 따른 전자기 밴드갭 구조물의 다른 예로서, PT-EBG 구조를 개략적으로 도시한 도면.

도 4a는 본 발명과 유사한 차폐 원리를 갖고 있는 스티칭 비아를 포함한 전자기 밴드갭 구조물에 대한 개략적인 입체 사시도.

도 4b는 도 4a에 도시된 전자기 밴드갭 구조물의 등가 회로도.

도 4c는 도 4a에 도시된 전자기 밴드갭 구조물의 변형례.

도 5a는 사각형 형상의 금속판을 갖는 스티칭 비아를 포함한 전자기 밴드갭 구조물의 배열 구조를 나타낸 평면도.

도 5b는 삼각형 형상의 금속판을 갖는 스티칭 비아를 포함한 전자기 밴드갭 구조물의 배열 구조를 나타낸 평면도.

도 5c 및 도 5d는 사이즈를 달리하는 복수개의 그룹의 금속판들로 이루어진 스티칭 비아를 포함한 전자기 밴드갭 구조물의 배열 구조를 나타낸 평면도.

도 5e는 스티칭 비아를 포함한 전자기 밴드갭 구조물에 의한 띠 모양의 배열 구조를 나타낸 평면도.

도 6은 본 발명의 실시예에 따른 오버랩 플레이트를 포함하는 전자기 밴드갭 구조물을 개략적으로 나타낸 수직 단면도.

도 7은 본 발명의 오버랩 플레이트를 포함하는 전자기 밴드갭 구조물을 입체적으로 나타낸 사시도.

도 8은 도 7에서의 도전성 연결 패턴의 형태에 관한 변형례를 나타낸 도면.

도 9는 도 6의 전자기 밴드갭 구조물에 관한 일부 변형례.

도 10은 도 6의 전자기 밴드갭 구조물에 관한 다른 변형례.

도 11은 도 6에 도시된 전자기 밴드갭 구조물의 밴드갭 주파수 특성을 나타낸 도면.

<도면의 주요부분에 대한 부호의 설명>

630 : 제1 금속판

635 : 제2 금속판

620 : 유전층

650 : 스티칭 비아

Claims (15)

1. 제1 레이어(layer)에 위치하는 복수개의 제1 도전판;

   제2 레이어(layer)에 상기 제1 도전판들 각각과 오버랩되게 위치하는 복수개의 제2 도전판;

   상기 제1 도전판들과 상기 제2 도전판들 사이에 개재되는 유전층; 및

   상기 제1 도전판들 및 상기 제2 도전판들 중 오버랩된 도전판 간을 제외한 어느 2개의 도전판들 간 마다를 전기적으로 연결하되, 일부분이 상기 제1 레이어 및 상기 제2 레이어와는 다른 레이어 상을 경유하도록 제작되는 스티칭 비아

   를 포함하는 전자기 밴드갭 구조물.
2. 제1항에 있어서,

   상기 스티칭 비아는,

   일단이 상기 어느 2개의 도전판 중 어느 하나와 연결되는 제1 비아와,

   일단이 상기 어느 2개의 도전판 중 다른 하나와 연결되는 제2 비아와,

   상기 제1 비아의 타단과 상기 제2 비아의 타단 간을 동일 레이어 상에서 연결하는 도전성 라인을 포함하는 것을 특징으로 하는 전자기 밴드갭 구조물.
3. 제2항에 있어서,

   상기 도전성 라인은 직선 형태 또는 1회 이상 꺽인선 형태로 제작되는 것을 특징으로 하는 전자기 밴드갭 구조물.
4. 제1항에 있어서,

   어느 하나의 스티칭 비아에 의해 연결된 2개의 도전판은 다른 스티칭 비아와는 연결되지 않는 것을 특징으로 하는 전자기 밴드갭 구조물.
5. 제1항에 있어서,

   상기 스티칭 비아가 경유할 레이어에 도전층이 위치하는 경우, 상기 도전층 중 상기 스티칭 비아가 경유하게 될 궤적과 일치하는 부분에는 클리어런스 홀이 형성되는 것을 특징으로 하는 전자기 밴드갭 구조물.
6. 제5항에 있어서,

   상기 도전층은 접지층(ground layer) 및 전원층(power layer) 중 어느 하나와 전기적으로 연결되고, 상기 제1 도전판들과 상기 제2 도전판들 중 적어도 어느 하나의 도전판은 다른 하나와 전기적으로 연결되는 것을 특징으로 하는 전자기 밴 드갭 구조물.
7. 제5항에 있어서,

   상기 도전층은 접지층(ground layer) 및 신호층(signal layer) 중 어느 하나와 전기적으로 연결되고, 상기 제1 도전판들과 상기 제2 도전판들 중 적어도 어느 하나의 도전판은 다른 하나와 전기적으로 연결되는 것을 특징으로 하는 전자기 밴드갭 구조물.
8. 전자기 밴드갭 구조물을 포함하는 회로 기판에 있어서,

   상기 전자기 밴드갭 구조물은,

   제1 레이어(layer)에 위치하는 복수개의 제1 도전판;

   제2 레이어(layer)에 상기 제1 도전판들 각각과 오버랩되게 위치하는 복수개의 제2 도전판;

   상기 제1 도전판들과 상기 제2 도전판들 사이에 개재되는 유전층; 및

   상기 제1 도전판들 및 상기 제2 도전판들 중 오버랩된 도전판 간을 제외한 어느 2개의 도전판들 간 마다를 전기적으로 연결하되, 일부분이 상기 제1 레이어 및 상기 제2 레이어와는 다른 레이어 상을 경유하도록 제작되는 스티칭 비아를 포함하는 것을 특징으로 하는 회로 기판.
9. 제8항에 있어서,

   상기 스티칭 비아는,

   일단이 상기 어느 2개의 도전판 중 어느 하나와 연결되는 제1 비아와,

   일단이 상기 어느 2개의 도전판 중 다른 하나와 연결되는 제2 비아와,

   상기 제1 비아의 타단과 상기 제2 비아의 타단 간을 동일 레이어 상에서 연결하는 도전성 라인을 포함하는 것을 특징으로 하는 회로 기판.
10. 제9항에 있어서,

    상기 도전성 라인은 직선 형태 또는 1회 이상 꺽인선 형태로 제작되는 것을 특징으로 하는 회로 기판.
11. 제8항에 있어서,

    어느 하나의 스티칭 비아에 의해 연결된 2개의 도전판은 다른 스티칭 비아와는 연결되지 않는 것을 특징으로 하는 회로 기판.
12. 제8항에 있어서,

    상기 스티칭 비아가 경유할 레이어에 도전층이 위치하는 경우, 상기 도전층 중 상기 스티칭 비아가 경유하게 될 궤적과 일치하는 부분에는 클리어런스 홀이 형성되는 것을 특징으로 하는 회로 기판.
13. 제12항에 있어서,

    상기 도전층은 접지층(ground layer) 및 전원층(power layer) 중 어느 하나와 전기적으로 연결되고, 상기 제1 도전판들과 상기 제2 도전판들 중 적어도 어느 하나의 도전판은 다른 하나와 전기적으로 연결되는 것을 특징으로 하는 회로 기판.
14. 제12항에 있어서,

    상기 도전층은 접지층(ground layer) 및 신호층(signal layer) 중 어느 하나와 전기적으로 연결되고, 상기 제1 도전판들과 상기 제2 도전판들 중 적어도 어느 하나의 도전판은 다른 하나와 전기적으로 연결되는 것을 특징으로 하는 회로 기판.
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