JP3952129B2 - 半導体装置、実装基板及びその製造方法、回路基板並びに電子機器 - Google Patents
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- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/732—Location after the connecting process
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Description
本発明は、半導体装置、実装基板及びその製造方法、回路基板並びに電子機器に関する。
[背景技術]
T−CSP(Tape−Chip Scale/Size Package)のように、配線パターンが形成された基板を使用した半導体装置が知られている。基板には半導体チップが搭載され、配線パターンには半導体チップの電極が電気的に接続されるとともにハンダボールが設けられることが多い。ここで、配線パターンの表面に対して、半導体チップの電極を接続するために必要な性質と、ハンダボールなどを設けるために必要な性質が異なる。このように、配線パターンの表面には、部分的に異なる性質が要求されるが、従来、配線パターンの表面全体に単一のメッキを施しているだけであった。
[発明の開示]
本発明は、上述したような課題を解決するものであり、その目的は、表面において部分的に異なる特性を有する配線パターンを含む半導体装置、実装基板及びその製造方法、回路基板並びに電子機器を提供することにある。
(1)本発明に係る半導体装置は、複数のスルーホールが形成された基板と、
前記スルーホール上を通って前記基板に形成された配線パターンと、
前記配線パターンにおける前記基板側とは反対側の面に形成された第1のメッキ層と、前記配線パターンにおける前記基板側の面であって前記スルーホール内に形成された第2のメッキ層と、
前記基板に搭載されて前記第1のメッキ層に電気的に接続された半導体チップと、
前記第1のメッキ層上に設けられた樹脂と、
前記第2のメッキ層上に設けられる導電材料と、
を含み、
前記第1及び第2のメッキ層は相互に異なる特性を有する。
本発明によれば、配線パターンに第1及び第2のメッキ層が形成されているので、配線パターンの表面の酸化が防止されるとともに、電気的な接触抵抗を低下させることができる。
第1及び第2のメッキ層は異なる特性を有する。樹脂との密着性に適するメッキ層と、導電材料との接合性に適するメッキ層とは、相反する性質が要求されることが多いが、その場合でも本発明は、異なる性質の第1及び第2のメッキ層によって対応することができる。
(2)本発明に係る半導体装置は、基板と、
前記基板の一方の面に形成された第1の配線パターンと、前記第1の配線パターンに電気的に接続されて前記基板の他方の面に形成された第2の配線パターンと、
前記第1の配線パターンにおける前記基板側とは反対側の面に形成された第1のメッキ層と、前記第2の配線パターンにおける前記基板側とは反対側の面に形成された第2のメッキ層と、
前記基板に搭載されて前記第1のメッキ層に電気的に接続された半導体チップと、
前記第1のメッキ層上に設けられた樹脂と、
前記第2のメッキ層上に設けられた導電材料と、
を含み、
前記第1及び第2のメッキ層は相互に異なる特性を有する。
本発明によれば、第1及び第2の配線パターンに第1及び第2のメッキ層が形成されているので、第1及び第2の配線パターンの表面の酸化が防止されるとともに、電気的な接触抵抗を低下させることができる。また、第1及び第2のメッキ層は異なる特性を有する。樹脂との密着性に適するメッキ層と、導電材料との接合性に適するメッキ層とは、相反する性質が要求されることが多いが、その場合でも本発明は、異なる性質の第1及び第2のメッキ層によって対応することができる。
(3)本発明に係る半導体装置は、基板と、
前記基板に形成された配線パターンと、
前記配線パターンにおける前記基板側とは反対側の面のうち第1の部分に形成された第1のメッキ層と、
前記配線パターンにおける前記基板側とは反対側の面のうち第2の部分に形成された第2のメッキ層と、
前記第1のメッキ層上に設けられた樹脂と、
前記第2のメッキ層上に設けられた導電材料と、
前記基板に搭載されて前記導電材料に電気的に接続された半導体チップと、
を含み、
前記第1及び第2のメッキ層は相互に異なる特性を有する。
本発明によれば、配線パターンに第1及び第2のメッキ層が形成されているので、配線パターンの表面の酸化が防止されるとともに、電気的な接触抵抗を低下させることができる。また、第1及び第2のメッキ層は異なる特性を有する。樹脂との密着性に適するメッキ層と、導電材料との接合性に適するメッキ層とは、相反する性質が要求されることが多いが、その場合でも本発明は、異なる性質の第1及び第2のメッキ層によって対応することができる。
(4)この半導体装置において、
前記第1のメッキ層は、前記第2のメッキ層よりも薄く形成されていてもよい。
メッキ層を薄くすることで樹脂との密着性が向上し、メッキ層を厚くすれば導電材料との接合性に優れるようになる。
(5)この半導体装置において、
前記第1及び第2のメッキ層は異なる材料で形成されていてもよい。
樹脂との密着性が向上する材料で第1のメッキ層を形成し、導電材料との接合性に優れる材料で第2のメッキ層を形成することができる。
(6)この半導体装置において、
前記樹脂は、接着剤であって導電粒子を含有して異方性導電材料を構成し、
前記半導体チップは、前記異方性導電材料を介してフェースダウン実装されていてもよい。
これによれば、第1のメッキ層には異方性導電材料が設けられ、第1のメッキ層は、異方性導電材料の接着剤との密着性に適している。また、第1のメッキ層が形成されていることで、半導体チップのフェースダウン実装において、電気的な接触抵抗が低下している。
(7)本発明に係る実装基板は、複数のスルーホールが形成された基板と、
前記スルーホール上を通って前記基板に形成された配線パターンと、
前記配線パターンにおける前記基板側とは反対側の面に形成された第1のメッキ層と、前記配線パターンにおける前記基板側の面であって前記スルーホール内に形成された第2のメッキ層と、
を含み、
前記第1及び第2のメッキ層は相互に異なる特性を有する。
本発明によれば、配線パターンに第1及び第2のメッキ層が形成されているので、配線パターンの表面の酸化が防止されるとともに、電気的な接触抵抗を低下させることができる。また、第1及び第2のメッキ層は異なる特性を有する。樹脂との密着性に適するメッキ層と、導電材料との接合性に適するメッキ層とは、相反する性質が要求されることが多いが、その場合でも本発明は、異なる性質の第1及び第2のメッキ層によって対応することができる。
(8)本発明に係る実装基板は、基板と、
前記基板の一方の面に形成された第1の配線パターンと、前記第1の配線パターンに電気的に接続されて前記基板の他方の面に形成された第2の配線パターンと、
前記第1の配線パターンにおける前記基板側とは反対側の面に形成された第1のメッキ層と、前記第2の配線パターンにおける前記基板側とは反対側の面に形成された第2のメッキ層と、
を含み、
前記第1及び第2のメッキ層は相互に異なる特性を有する。
本発明によれば、第1及び第2の配線パターンに第1及び第2のメッキ層が形成されているので、第1及び第2の配線パターンの表面の酸化が防止されるとともに、電気的な接触抵抗を低下させることができる。また、第1及び第2のメッキ層は異なる特性を有する。樹脂との密着性に適するメッキ層と、導電材料との接合性に適するメッキ層とは、相反する性質が要求されることが多いが、その場合でも本発明は、異なる性質の第1及び第2のメッキ層によって対応することができる。
(9)本発明に係る実装基板は、基板と、
前記基板に形成された配線パターンと、
前記配線パターンにおける前記基板側とは反対側の面のうち第1の部分に形成された第1のメッキ層と、
前記配線パターンにおける前記基板側とは反対側の面のうち第2の部分に形成された第2のメッキ層と、
を含み、
前記第1及び第2のメッキ層は相互に異なる特性を有する。
本発明によれば、配線パターンに第1及び第2のメッキ層が形成されているので、配線パターンの表面の酸化が防止されるとともに、電気的な接触抵抗を低下させることができる。また、第1及び第2のメッキ層は異なる特性を有する。樹脂との密着性に適するメッキ層と、導電材料との接合性に適するメッキ層とは、相反する性質が要求されることが多いが、その場合でも本発明は、異なる性質の第1及び第2のメッキ層によって対応することができる。
(10)この実装基板において、
前記第1のメッキ層は、前記第2のメッキ層よりも薄く形成されていてもよい。
メッキ層を薄くすることで樹脂との密着性が向上し、メッキ層を厚くすれば導電材料との接合性に優れるようになる。
(11)この実装基板において、
前記第1及び第2のメッキ層は異なる材料で形成されていてもよい。
樹脂との密着性が向上する材料で第1のメッキ層を形成し、導電材料との接合性に優れる材料で第2のメッキ層を形成することができる。
(12)本発明に係る回路基板には、上記半導体装置が搭載されている。
(13)本発明に係る電子機器は、上記半導体装置を備える。
(14)本発明に係る実装基板の製造方法は、複数のスルーホールが形成され、前記スルーホール上を通って配線パターンが形成された基板をメッキ浴に浸せきし、前記配線パターンを陰極に電気的に接続し、前記基板における前記配線パターンが形成された面に向けて第1の陽極を配置し、前記基板における前記配線パターンとは反対側の面に向けて第2の陽極を配置し、前記第1及び第2の陽極と前記陰極との間で異なる電流密度の電流を流す工程と、
を含み、
前記第1の陽極からの電流によって、第1のメッキ層を前記配線パターン上に形成し、
前記第2の陽極からの電流によって、第2のメッキ層を、前記配線パターンにおける前記基板側の面であって前記スルーホール内に形成する。
本発明によれば、第1の陽極からの電流によって、配線パターンの一方の面に第1のメッキ層を形成することができ、第2の陽極からの電流によって、配線パターンの他方の面に第2のメッキ層を形成することができる。なお、第2のメッキ層は、配線パターンにおけるスルーホールから露出する部分に形成される。
(15)本発明に係る実装基板の製造方法は、複数のスルーホールが形成され、前記スルーホール上を通って配線パターンが形成された基板を第1のメッキ浴に浸せきし、前記配線パターンを陰極に電気的に接続し、前記基板における前記配線パターンが形成された面に向けて第1の陽極を配置して電気メッキを施して、第1のメッキ層を前記配線パターン上に形成する工程と、
前記基板を第2のメッキ浴に浸せきし、前記配線パターンを陰極に電気的に接続し、前記基板における前記配線パターンとは反対側の面に向けて第2の陽極を配置して電気メッキを施して、第2のメッキ層を、前記配線パターンにおける前記基板側の面であって前記スルーホール内に形成する工程と、
を含む。
本発明によれば、基板を第1及び第2のメッキ浴に浸せきして、配線パターンの一方の面に第1のメッキ層を形成し、配線パターンの他方の面に第2のメッキ層を形成する。
(16)本発明に係る実装基板の製造方法は、基板に複数のスルーホールを形成し、前記スルーホール上を通る配線パターンを形成する工程と、
前記スルーホールを第1のレジストで覆って、前記配線パターンに無電解メッキを施して、第1のメッキ層を形成する工程と、
前記スルーホールから配線パターンの一部を露出させ、前記配線パターンにおける前記基板側とは反対側の面を第2のレジストで覆って、前記スルーホール内で配線パターンに無電解メッキを施して、第2のメッキ層を形成する工程と、
を含む。
本発明によれば、2回の無電解メッキによって第1及び第2のメッキ層を形成する。
(17)本発明に係る実装基板の製造方法は、一方の面に第1の配線パターンが形成され、他方の面に前記第1の配線パターンに電気的に接続される第2の配線パターンが形成された基板をメッキ浴に浸せきし、前記第1及び第2の配線パターンを陰極に電気的に接続し、前記第1の配線パターンに向けて第1の陽極を配置し、前記第2の配線パターンに向けて第2の陽極を配置し、前記第1及び第2の陽極と前記陰極との間で異なる電流密度の電流を流す工程と、
を含み、
前記第1の陽極からの電流によって、第1のメッキ層を前記第1の配線パターン上に形成し、
前記第2の陽極からの電流によって、第2のメッキ層を前記第2の配線パターン上に形成する。
本発明によれば、第1の陽極からの電流によって、第1の配線パターンに第1のメッキ層を形成することができ、第2の陽極からの電流によって、第2の配線パターンに第2のメッキ層を形成することができる。
(18)本発明に係る実装基板の製造方法は、一方の面に第1の配線パターンが形成され、他方の面に前記第1の配線パターンに電気的に接続される第2の配線パターンが形成された基板を第1のメッキ浴に浸せきし、前記第1の配線パターンを陰極に電気的に接続し、前記第1の配線パターンに向けて第1の陽極を配置して電気メッキを施して、第1のメッキ層を前記第1の配線パターン上に形成する工程と、
前記基板を第2のメッキ浴に浸せきし、前記第2の配線パターンを陰極に電気的に接続し、前記第2の配線パターンに向けて第2の陽極を配置して電気メッキを施して、第2のメッキ層を、前記第2の配線パターン上に形成する工程と、
を含む。
本発明によれば、基板を第1及び第2のメッキ浴に浸せきして、第1の配線パターンに第1のメッキ層を形成し、第2の配線パターンに第2のメッキ層を形成する。
(19)本発明に係る実装基板の製造方法は、基板の一方の面に第1の配線パターンを形成し、他方の面に前記第1の配線パターンに電気的に接続される第2の配線パターンを形成する工程と、
前記第2の配線パターンを第1のレジストで覆って、前記第1の配線パターンに無電解メッキを施して、第1のメッキ層を形成する工程と、
前記第1の配線パターンを第2のレジストで覆って、前記第2の配線パターンに無電解メッキを施して、第2のメッキ層を形成する工程と、
を含む。
本発明によれば、2回の無電解メッキによって第1及び第2のメッキ層を形成する。
(20)本発明に係る実装基板の製造方法は、基板に配線パターンを形成する工程と、
前記配線パターンの第1の部分を露出させて第2の部分をレジストで覆って、前記配線パターンに無電解メッキを施して前記第1の部分に第1のメッキ層を形成する工程と、
前記配線パターンの第2の部分を露出させて第1の部分をレジストで覆って、前記配線パターンに無電解メッキを施して前記第2の部分に第2のメッキ層を形成する工程と、
を含む。
本発明によれば、2回の無電解メッキによって第1及び第2のメッキ層を形成する。
(21)この実装基板の製造方法において、
前記第1及び第2のメッキ層は相互に異なる特性を有していてもよい。
樹脂との密着性に適するメッキ層と、導電材料との接合性に適するメッキ層とは、相反する性質が要求されることが多い。この場合、第1及び第2の陽極と陰極との間の電流密度を異ならせることで、異なる厚みの第1及び第2のメッキ層を形成してもよい。あるいは、第1及び第2のメッキ浴のメッキ液を異ならせたり、第1及び第2の陽極と陰極との間の電流密度を異ならせることで、異なる厚みの第1及び第2のメッキ層を形成してもよい。
(22)この実装基板の製造方法において、
前記第1のメッキ層を、前記第2のメッキ層よりも薄く形成してもよい。
メッキ層を薄くすることで樹脂との密着性が向上し、メッキ層を厚くすれば導電材料との接合性に優れるようになる。
(23)この実装基板の製造方法において、
前記第1及び第2のメッキ層を異なる材料で形成してもよい。
樹脂との密着性が向上する材料で第1のメッキ層を形成し、導電材料との接合性に優れる材料で第2のメッキ層を形成することができる。
[発明を実施するための最良の形態]
以下、本発明の好適な実施の形態について図面を参照して説明する。
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る半導体装置を示す図である。この半導体装置1は、半導体チップ10と、基板20と、を含む。半導体チップ10の平面形状が矩形(正方形又は長方形)である場合には、少なくとも一辺(対向する二辺又は全ての辺を含む)に沿って、半導体チップ10の一方の面(能動面)に複数の電極12が形成されていてもよい。あるいは、複数の電極12が半導体チップ10の中央部又はその付近に並んでいても良い。電極12には、ハンダボール、金ワイヤーボール、金メッキなどによってバンプ14が設けられている。電極12自体がバンプの形状をなしていてもよい。電極12とバンプ14との間にバンプ金属の拡散防止層として、ニッケル、クロム、チタン等を付加してもよい。
基板20の全体形状は特に限定されず、矩形、多角形、あるいは複数の矩形を組み合わせた形状のいずれであってもよいが、半導体チップ10の平面形状の相似形とすることができる。基板20の厚みは、その材質により決まることが多いが、これも限定されない。基板20は、有機系又は無機系のいずれの材料から形成されたものであってもよく、これらの複合構造からなるものであってもよい。また、基板20は、フレキシブル基板であっても、リジッド基板であってもよい。有機系の樹脂から形成されたテープ状のフレキシブル基板を打ち抜いて基板20を形成することもできる。
図2は、図1に示す半導体装置の基板の平面図である。図1及び図2に示すように、基板20の一方の面には、複数の配線(リード)22が形成されて、配線パターン21を構成している。それぞれの配線22には、ランド部24、26が形成されている。ランド部24、26は、配線22よりも大きい幅を有するように形成されていることが多い。一方のランド部26を基板20の中央に近い位置に形成し、他方のランド部24を配線22の途中に形成してもよい。複数の配線22のうち少なくとも一つ又は全部は、他の配線22と電気的に導通しておらず、電気的に独立している。複数の配線22のうち、半導体チップ10の電源やグランドなどに接続される共通の配線などは、ランド部24、26同士が接続されていてもよい。
基板20には、複数のスルーホール28が形成されている。それぞれのスルーホール28上を、いずれかの配線22が通る。配線22の端部がスルーホール28上に位置してもよい。配線22の端部にランド部26が形成されている場合には、ランド部26がスルーホール28上に位置する。
図1に拡大して示すように、配線22には第1及び第2のメッキ層30、32が形成されている。配線22を銅や、白金及びニッケルの2層構造で形成し、メッキ層30、32の材料をニッケル、パラジウム、ニッケル−金、ニッケル−パラジウム−金、金、ハンダ及びスズの中から選択することができる。第1のメッキ層30は、配線22における基板20とは反対側の面に形成されている。第2のメッキ層32は、配線22における基板20を向く面においてスルーホール28内に形成されている。スルーホール28上にランド部26が位置している場合には、ランド部26に第2のメッキ層32が形成される。第1及び第2のメッキ層30、32は、厚み又は材料の少なくとも一方において異なっていることなどにより、異なる特性を有する。
第1のメッキ層30は、少なくともランド24上の酸化を防止して導電性を確保し、電気的な接触抵抗を低下させている。また、第1のメッキ層30を形成しても、配線22の上に樹脂と密着できるようになっている。例えば、樹脂として異方性導電材料の接着剤を例に挙げると、メッキ層30の下地としてニッケルが形成されている場合に、接着剤に含有される例えばシランカップリング材がニッケルもしくはその酸化物や水酸化物と化学的結合を生じるように、メッキ層30を薄く形成することが好ましい。例えば、0.05μm程度の厚みの金メッキを第1のメッキ層30とすることができる。これにより強固な接着が可能になる。
一方、第2のメッキ層32は導電材料、例えば外部端子との接合性に適している。例えば、0.3μm程度の厚みの金メッキを第2のメッキ層32として、導電材料との接合性を確保する。導電材料がハンダである場合には、ハンダメッキを第2のメッキ層32としてハンダ付け性を確保してもよい。
半導体チップ10は、基板20に対してフェースダウン実装される。半導体チップ10のバンプ14と、基板20に形成された配線22と、が電気的に接続される。配線22には、メッキ層30が形成されているので良好な電気的接続が得られる。配線22にランド部24、26が形成される場合には、一方のランド部24とバンプ14とが電気に接続される。電気的接続の手段として、樹脂からなる接着剤に導電粒子が含有されてなる異方性導電材料34を使用してもよい。その場合には、導電粒子が配線22とバンプ14との間に介在して電気的な導通が図られる。異方性導電材料34は、異方性導電膜又は異方性導電接着剤であってもよい。
異方性導電材料34が使用される場合には、これによって配線22における基板20との接着面とは反対側の表面、側面及び先端面、すなわち基板20との非接触面が覆われる。異方性導電材料34が使用されない場合には、アンダーフィル材などの樹脂によって、配線22における基板20との非接触面を覆う。配線22を覆う材料は、基板20の一方の面の全面を覆ってもよい。配線22に形成された第1のメッキ層30は、樹脂との密着性に適しているので、配線22の上に設けられる樹脂が剥離しにくくなっている。すなわち、異方性導電材料34が剥離しにくくなっている。
配線22における基板20を向く面でスルーホール28内には、導電材料36が設けられている。詳しくは、導電材料36は、第2のメッキ層32上に形成されてスルーホール28から突出している。導電材料36は外部端子を構成する。第2のメッキ層32が導電材料との接合性に適しているので、導電材料36と第2のメッキ層32との良好な電気的接続が得られる。導電材料36は、ハンダボールであることが多いが、メッキ、導電樹脂などの導電性突起であってもよい。
導電材料36によって外部端子を構成する代わりに、スルーホール28内に導電材料36を充填し、この導電材料36に電気的に接続される第2の配線を基板20の他方の面に形成して、その第2の配線に外部端子を設けてもよい。この場合には、基板20は、両面に配線が形成されるので両面基板である。さらに、基板20として、多層基板やビルドアップ型基板を用いても良い。ビルドアップ型基板や多層基板を利用した場合、平面的に拡がるベタグランド層上に配線パターンを形成すれば、余分な配線パターンのないマイクロストリップ構造となるので、信号の伝送特性を向上させることができる。
以上の説明は、異方性導電材料34を用いる方式のフェースダウン型接合について述べてきたが、この方式のフェースダウン型接合に限られることはなく、ハンダバンプ付きの半導体チップを加熱(必要に応じて加圧)する方式や、金バンプ付きの半導体チップを加熱・加圧(必要に応じて超音波接合)する方式や、樹脂の硬化収縮力を利用した方式のフェースダウン接合にも本発明を適用することができる。このことは、以下の実施の形態でも同じである。
図1には、外部端子を構成する導電材料36が半導体チップ10の搭載領域内にのみ設けられたFAN−IN型の半導体装置が示されているが、これに限定されるものではない。例えば、半導体チップ10の搭載領域外にのみ外部端子が設けられたFAN−OUT型の半導体装置や、これにFAN−IN型を組み合わせたFAN−IN/OUT型の半導体装置にも本発明を適用することができる。FAN−OUT型又はFAN−IN/OUT型の半導体装置では、配線22の上に設けられる樹脂によって、半導体チップの外側にスティフナを貼り付けても良い。このことは、以下の実施の形態でも同じである。
図3は、本発明の第1の実施の形態に係る実装基板を示す図である。図3に示す実装基板40は、テープキャリアであって、複数の半導体装置のための複数の配線パターン21(図1参照)が形成されている。それぞれの配線パターン21には第1及び第2のメッキ層30、32(図1参照)が形成されている。テープキャリアとしての実装基板40が打ち抜かれて、個々の半導体装置に対応する実装基板が得られる。少なくとも1つの配線パターン21が形成された基板が実装基板であり、図1示す配線パターン21が形成された状態での基板20も実装基板である。あるいは、完成品としての半導体装置の外形よりも大きい実装基板を用意してもよい。この場合には、半導体チップの実装前に予め、半導体装置の外形位置の一部好ましくは半分以上に、一つ好ましくは複数の穴(例えば長穴)を形成しておき、半導体チップの実装後に、外形位置の残りの部分(例えば複数の穴の間の部分)を打ち抜いてもよい。
図3に示す実装基板40は、複数のスルーホール28(図1参照)が形成された基板42と、基板42に形成された複数の配線パターン21と、配線パターン21を構成する配線22に形成された第1及び第2のメッキ層30、32と、少なくとも1つのメッキリード44と、を含む。図1に示す符号と同じ符号の構成は、上述した通りであるので説明を省略する。また、実装基板40には一般的なテープキャリアの構成も適用されている。
メッキリード44は、打ち抜き位置、すなわち完成した半導体装置の基板20の外形位置よりも外側に形成されている。したがって、実装基板40が打ち抜かれると、メッキリード44を除去することができる。配線22はメッキリード44に電気的に接続されている。したがって、メッキリード44を使用して、配線22に電気メッキを施すことができる。
次に、図4は、本実施の形態に係る実装基板の製造方法を説明する図である。まず、実装基板40から第1及び第2のメッキ層30、32を除いた構成を備える基板42を用意する。この状態で、基板42には、少なくとも1つ又は複数の配線パターン21と、メッキリード44と、が形成されている。
また、メッキ槽48にメッキ液を入れてメッキ浴46を用意する。メッキ浴46には、第1及び第2の陽極50、52が配置されており、両者の間に上述した基板42を送り出す。詳しくは、基板42の一方の面を第1の陽極50に向け、他方の面を第2の陽極52に向ける。なお、基板42がテープであれば、リール・ツウ・リールの工程を適用することができる。
基板42に形成されているメッキリード44を、陽極50、52に印加される電圧よりも低い電圧例えばGNDの陰極54に接続すると、メッキリード44及びこれに接続される配線パターン21(配線22)と、第1及び第2の陽極50、52のそれぞれと、の間に電流が流れる。こうして、配線パターン21(配線22)における基板42とは反対側の面と、スルーホール28から露出する部分とに電気メッキを施し、第1及び第2のメッキ層30、32を形成することができる。
ここで、第1及び第2の陽極50、52のそれぞれに、異なる電圧V1、V2を印加するなどして、それぞれから流れる電流の電流密度が異なるようになっている。こうすることで、第1及び第2のメッキ層30、32の厚みを異ならせることができる。
こうして、第1及び第2のメッキ層30、32が配線パターン21(配線22)に形成されて、実装基板40が得られる。なお、基板42がテープであれば、実装基板40はテープキャリアとなる。
また、図示していないが、電気的な接点となる部位以外は、ソルダーレジスト等の永久レジストで覆われていても良く、これは以降の実施の形態でも同様である。この場合、電気的な接点となる部位以外はメッキが施されない。
次に、本実施の形態に係る実装基板を使用した半導体装置の製造方法を説明する。上述した実装基板40に形成されたそれぞれの配線パターン21に、半導体チップ10をフェースダウン実装する。例えば、図1に示すように、異方性導電材料34を使用することができる。異方性導電材料34は、半導体チップ10における電極12が形成された面に予め設けておいても良いし、実装基板40における配線22が形成された面に予め設けておいても良い。個々の配線パターン21ごとに覆うように異方性導電材料34を設けてもよいし、複数の配線パターン21を覆うように異方性導電材料34を設けてもよい。
また、図1に示すように、外部端子となる導電材料36を設ける。こうして、実装基板40に複数の半導体チップ10が実装されて、複数の半導体装置1が一体化された半導体装置アッセンブリが得られる。
次に、図5に示すように、それぞれの半導体チップ10よりも外側で、実装基板40を打ち抜く。打ち抜き形状は、特に限定されないが、半導体チップ10の平面形状の相似形としてもよい。打ち抜きのために、切断治具56、58を使用することができる。こうして、半導体装置1を連続して製造することができる。
(第2の実施の形態)
図6は、本発明を適用した第2の実施の形態に係る実装基板の製造方法を説明する図である。本実施の形態では、図3に示す実装基板40から第1及び第2のメッキ層30、32を除いた構成を備える基板42を用意する。この状態で、基板42には、少なくとも1つ又は複数の配線パターン21と、メッキリード44と、が形成されている。
また、第1及び第2のメッキ槽60、62にメッキ液を入れて第1及び第2のメッキ浴64、66を並べて用意する。第1及び第2のメッキ浴64、66には、第1及び第2の陽極68、70が配置されている。基板42は、第1のメッキ浴64中で一方の面を第1の陽極68に向けて送り出され、その次に、第2のメッキ浴66中で他方の面を第2の陽極70に向けて送り出される。なお、基板42がテープであれば、リール・ツウ・リールの工程を適用することができる。
基板42に形成されているメッキリード44を、陽極68、70に印加される電圧よりも低い電圧例えばGNDの陰極72に接続すると、メッキリード44及びこれに接続される配線パターン21(配線22)と、第1及び第2の陽極68、70のそれぞれと、の間に電流が流れる。こうして、配線パターン21(配線22)における基板42とは反対側の面と、スルーホール28から露出する部分とに電気メッキを施し、第1及び第2のメッキ層30、32を形成することができる。
ここで、第1及び第2の陽極68、70のそれぞれに、異なる電圧V3、V4を印加するなどして、それぞれから流れる電流の電流密度が異なるようになっている。こうすることで、第1及び第2のメッキ層30、32の厚みを異ならせることができる。
こうして、第1及び第2のメッキ層30、32が配線パターン21(配線22)に形成されて、図3に示す実装基板40が得られる。なお、基板42がテープであれば、実装基板40はテープキャリアとなる。
なお、本実施の形態では、基板42を第1及び第2のメッキ浴64、66に連続的に浸せきしたが、それぞれの浸せき工程を別々に行っても良い。また、第1及び第2のメッキ浴64、66は、同じ金属イオンを含む場合に限らず、別の金属イオンを含んでよい。その場合には、第1及び第2のメッキ層30、32の材料が異なることになる。さらに、第1及び第2のメッキ層30、32の材料及び厚みの両方を異ならせてもよい。
(第3の実施の形態)
図7A及び図7Bは、本発明の第3の実施の形態に係る実装基板の製造方法を示す図である。本実施の形態では、図1に示す配線パターン21(配線22)が形成され、メッキ層30、32が形成される前の基板20を用意する。
まず、図7Aに示すように、スルーホール28内にレジスト80を充填する。レジスト80は、樹脂であっても除去可能なテープなどでもよい。これによって、配線22におけるスルーホール28内で露出する部分が覆われる。そして、無電解メッキを施すと、配線22における露出する面がメッキされる。配線22における基板20とは反対側の面に第1のメッキ層30が形成される。第1のメッキ層30は、第1の実施の形態で説明した通りの性質を有する。
次に、レジスト80を除去し、図7Bに示すように、配線22におけるレジスト80にて覆われていた部分以外の部分をレジスト82で覆う。レジスト82は、樹脂であっても除去可能なテープなどでもよい。配線22における基板20とは反対側の面の上方はレジスト82にて覆われ、スルーホール28内では配線22の一部が露出する。第1のメッキ層30はレジスト82にて覆われている。そして、無電解メッキを施すと、配線22における露出する面がメッキされる。配線22におけるスルーホール28内で露出する部分には、第2のメッキ層32が形成される。第2のメッキ層32は、第1の実施の形態で説明した通りの性質を有する。
以上の工程により、図1に示すように、配線22に第1及び第2のメッキ層30、32が形成された基板20が得られるので、これが実装基板となる。本実施の形態では、第1及び第2のメッキ層30、32を形成する順序は問わない。無電解メッキの工程では、同じ材料の溶液を使用して異なる厚みの第1及び第2のメッキ層30、32を形成してもよいし、異なる材料の溶液を使用して異なる材料からなる第1及び第2のメッキ層30、32を形成してもよい。さらに、第1及び第2のメッキ層30、32の材料及び厚みの両方を異ならせてもよい。
また、第1及び第2のメッキ層30、32の少なくとも厚さを変える場合は、レジストを塗布せずに両面のメッキ層を形成した後に、厚さを厚くしたい層とは逆の層にレジストを塗布し、厚くしたい層のみに追加のメッキを施し、その後レジストを取り除いても良い。
(第4の実施の形態)
図8は、本発明の第4の実施の形態に係る半導体装置を示す図である。半導体装置2は、半導体チップ10と、基板120と、を含む。半導体チップ10は、第1の実施の形態で説明したもので、電極12及びバンプ14を有する。基板120には、複数のスルーホール128が形成されており、形状、厚み、材質については基板20と同じである。
図9Aは、図8に示す半導体装置の基板の一方の平面図であり、図9Bは他方の平面図である。基板120の一方の面には、複数の配線(リード)122が形成されて、第1の配線パターン121を構成している。それぞれの配線122には、ランド部124、126が形成されている。第1の配線パターン121は、第1の実施の形態で説明した配線パターン21と同じ構成であってもよい。図9Aに示すランド部126は、基板120における両面間の電気的導通を図ることができればよく、外部端子を設けるのではないので、図1のランド部26よりも小さく形成されている。
基板120の他方の面には、複数の配線(リード)142が形成されて、第2の配線パターン141を構成している。それぞれの配線142には、ランド部144、146が形成されている。第2の配線パターン141は、第1の実施の形態で説明した配線パターン21と同じ構成であってもよい。図9Bに示す一方のランド部144は、外部端子を設けるために大きく形成されている。他方のランド部146は、基板120の両面間の電気的な導通を図ることができればよく、外部端子を設けるわけではないので、一方のランド部144よりも小さく形成されている。
基板120に形成された複数のスルーホール128上を、それぞれの面に形成されたいずれかの配線122、142が通る。配線122、142の端部がスルーホール128上に位置してもよい。配線122、142の端部にランド部126、146が形成されている場合には、ランド部126、146がスルーホール128上に位置する。スルーホール128には、導電材料148が設けられており、基板120の一方の面の配線122と、他方の面の配線142とが電気的に導通している。
なお、スルーホール128と連通する穴を、基板120の両面の配線122、148の一部例えばランド部126、146に形成しておき、これらの穴及びスルーホール128の内壁面に、メッキなどによって導電材料を設けて、基板120の両面の配線122、148を電気的に導通させてもよい。
図8に拡大して示すように、基板120の一方の面に形成された配線122には第1のメッキ層130が形成され、基板120の他方の面に形成された配線142には第2のメッキ層132が形成されている。第1及び第2のメッキ層130、132は、厚み又は材料の少なくとも一方において異なっていることなどにより性質が異なっている。第1のメッキ層130は、第1の実施の形態で説明した第1のメッキ層30と同じ性質を有し、第2のメッキ層132は、第1の実施の形態で説明した第2のメッキ層32と同じ性質を有する。すなわち、第1のメッキ層130は、樹脂との密着性に適しており、第2のメッキ層132は、導電材料との接合性に適している。
半導体チップ10は、基板120に対してフェースダウン実装される。半導体チップ10のバンプ14と、基板120の一方の面に形成された配線122と、が電気的に接続される。配線122には、第1のメッキ層130が形成されているので良好な電気的接続が得られる。配線122にランド部124、126が形成される場合には、一方のランド部124とバンプ14とが電気に接続される。電気的接続の手段として、樹脂からなる接着剤に導電粒子が含有されてなる異方性導電材料34を使用してもよい。その場合には、導電粒子が配線122とバンプ14との間に介在して電気的な導通が図られる。異方性導電材料34は、異方性導電膜又は異方性導電接着剤であってもよい。
異方性導電材料34が使用される場合には、これによって配線122における基板120との接着面との非接触面が覆われる。異方性導電材料34が使用されない場合には、アンダーフィル材などの樹脂によって、配線122における基板120との非接着面を覆う。配線122を覆う材料は、基板120の一方の面の全面を覆ってもよい。配線122に形成された第1のメッキ層130は、樹脂との密着性に適しているので、配線122の上に設けられる樹脂が剥離しにくくなっている。
基板120の他方の面に形成された配線142には、導電材料136が設けられている。詳しくは、導電材料136は、第2のメッキ層132上に形成されている。導電材料136は外部端子を構成する。第2のメッキ層132が導電材料との接合性に適しているので、導電材料136と第2のメッキ層132との良好な電気的接続が得られる。導電材料136は、ハンダボールであることが多いが、メッキ、導電樹脂などの導電性突起であってもよい。
この際、第2のメッキ層132側の外部端子の形成場所以外を、レジストで覆っても良い。こうすれば、例えば外部端子をハンダで形成する際に、外部端子の形成場所以外にハンダが濡れ拡がらず、ハンダによる外部端子の高さ及び位置精度の少なくとも一方を保持することができる。
図8において、基板120の両面に第1及び第2の配線パターン121、141を形成し、かつ、第1及び第2のメッキ層130、132を形成することで、実装基板が得られる。この実装基板の製造方法として、図4に示す方法を適用することができる。すなわち、基板120の一方の面を第1の陽極50に向けて、基板120の他方の面を第2の陽極52に向けて、第1の実施の形態で説明した通りの方法を適用して、性質の異なる第1及び第2のメッキ層130、132を形成することができる。
あるいは、この実装基板の製造方法として、図6に示す方法を適用することができる。すなわち、基板120の一方の面を第1の陽極68に向けて、基板120の他方の面を第2の陽極70に向けて、第2の実施の形態で説明した通りの方法を適用して、性質の異なる第1及び第2のメッキ層130、132を形成することができる。
あるいは、この実装基板の製造方法として、図7A及び図7Bに示す方法を適用することができる。すなわち、基板120の一方の面に形成された第1の配線パターン121を第1のレジストで覆って無電解メッキを施し、そのレジストを除去して、基板120の他方の面に形成された第2の配線パターン141を第2のレジストで覆って無電解メッキを施してもよい。この場合には、第3の実施の形態で説明した方法が適用される。
(第5の実施の形態)
図10は、本発明の第5の実施の形態に係る半導体装置を示す図である。
半導体装置3は、半導体チップ10と、基板220と、を含む。半導体チップ10は、第1の実施の形態で説明したもので、電極12及びバンプ14を有する。基板220には、複数のスルーホール228が形成されており、形状、厚み、材質については基板20と同じである。基板220には、配線パターン221を構成する複数の配線22が形成されている。配線パターン221及び配線222は、第1の実施の形態で説明した配線パターン21及び配線22と同じ構成であってもよい。また、配線222は、スルーホール228上を通る。
本実施の形態では、図10に拡大して示すように、第1及び第2のメッキ層230、232が、配線パターン222における基板220とは反対側の面に形成されている。これ以外の構成は、第1の実施の形態と同じ構成を適用することができ、同じ構成には図10にも同じ符号を付してある。また、図10には示されないが、配線222におけるスルーホール228内で露出する部分に、外部端子となる導電材料36を設けるために、図1に示す第1のメッキ層32と同じ性質のメッキ層を形成してもよい。
第1のメッキ層230は、樹脂との密着性に適しており、第1の実施の形態で説明した第1のメッキ層30と同じ構成であってもよい。第2のメッキ層232は、導電材料との接合性に適しており、第1の実施の形態で説明した第2のメッキ層32と同じ構成であってもよい。
第1のメッキ層230は、配線パターン221(配線222)における樹脂が接触する部分(第1の部分)に形成されており、その上に設けられる樹脂が剥離しないようになっている。異方性導電材料34の接着剤が樹脂の一例である。第2のメッキ層232は、配線パターン221(配線222)における導電材料としてのバンプ14との接合部分(第2の部分)に形成されており、半導体チップ10との確実な電気的接続が図られる。
図10に示す基板220に配線パターン221を形成し、かつ、第1及び第2のメッキ層230、232を形成して、実装基板を得ることができる。
図11A及び図11Bは、本発明の第5の実施の形態に係る実装基板の製造方法を説明する図である。本実施の形態では、図10に示す配線パターン221(配線222)が形成され、第1及び第2のメッキ層230、232が形成される前の基板220を用意する。
まず、図11Aに示すように、配線パターン221(配線222)における樹脂が接触する部分(第1の部分)を露出させて、配線パターン221(配線222)上にレジスト240を形成する。レジスト240は、導電材料との接合部分(第2の部分)を除いて形成される。なお、スルーホール228内にもレジスト240を充填してもよい。レジスト240は、樹脂であっても除去可能なテープなどでもよい。そして、無電解メッキを施すと、配線222における露出する面がメッキされる。例えば、配線222における基板20とは反対側の面であって、樹脂との接触部分(第1の部分)に第1のメッキ層230が形成される。
次に、レジスト240を除去し、図11Bに示すように、配線222における樹脂が接触する部分(第1の部分)をレジスト242で覆う。レジスト242は、樹脂であっても除去可能なテープなどでもよい。スルーホール228内では配線222の一部を露出させてもよい。また、第1のメッキ層230はレジスト242にて覆われている。そして、無電解メッキを施すと、配線222における露出する面がメッキされる。配線222におけるバンプ14との接合部分(第2の部分)には、第2のメッキ層232が形成される。また、配線222におけるスルーホール228内で露出する部分にも、同じメッキ層を形成してもよい。
また、配線パターン221全面にメッキを施し、必要部分以外、例えば第2の部分及びスルーホール228内以外をレジストで覆った後、追加のメッキを施せば、必要部分のみに必要な厚さ及び種類のメッキを施すことができる。
以上の工程により、配線222に第1及び第2のメッキ層230、232が形成された基板220が得られるので、これが実装基板となる。本実施の形態では、第1及び第2のメッキ層230、232を形成する順序は問わない。また、第1及び第2のメッキ層230、232を形成する無電解メッキの工程では、同じ材料の溶液を使用する場合に限らず、別の材料の溶液を使用してもよい。その場合には、第1及び第2のメッキ層230、232の材料が異なることになる。さらに、第1及び第2のメッキ層230、232の材料及び厚みの両方を異ならせてもよい。
図12には、本実施の形態に係る半導体装置1を実装した回路基板1000が示されている。回路基板1000には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板1000には例えば銅からなる配線パターン1100が所望の回路となるように形成されていて、それらの配線パターンと半導体装置1の外部端子36とを機械的に接続することでそれらの電気的導通を図る。
そして、本発明を適用した半導体装置1を有する電子機器1200として、図13には、ノート型パーソナルコンピュータが示されている。
なお、上記本発明の構成要件「半導体チップ」を「電子素子」に置き換えて、半導体チップと同様に電子素子(能動素子か受動素子かを問わない)を、基板に実装して電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。
【図面の簡単な説明】
図1は、本発明の第1の実施の形態に係る半導体装置を示す図である。
図2は、本発明の第1の実施の形態に係る半導体装置の基板を示す図である。
図3は、本発明の第1の実施の形態で使用する実装基板を示す図である。
図4は、本発明の第1の実施の形態に係る実装基板の製造方法を説明する図である。
図5は、本発明の第1の実施の形態に係る半導体装置の製造方法を説明する図である。
図6は、本発明の第2の実施の形態に係る実装基板の製造方法を説明する図である。
図7A〜図7Bは、本発明の第3の実施の形態に係る実装基板の製造方法を説明する図である。
図8は、本発明の第4の実施の形態に係る半導体装置を示す図である。
図9A〜図9Bは、本発明の第4の実施の形態に係る半導体装置の基板を示す図である。
図10は、本発明の第5の実施の形態に係る半導体装置を示す図である。
図11A〜図11Bは、本発明の第5の実施の形態に係る実装基板の製造方法を示す図である。
図12は、本発明を適用した回路基板を示す図である。
図13は、本発明に係る方法を適用して製造された半導体装置を備える電子機器を示す図である。
Claims (32)
- 基板と、
前記基板に形成された配線パターンと、
前記配線パターンにおける前記基板側とは反対側の面のうち第1の部分に形成された第1のメッキ層と、
前記配線パターンにおける前記基板側とは反対側の面のうち第2の部分に形成された第2のメッキ層と、
前記第1のメッキ層上に設けられた樹脂と、
前記第2のメッキ層上に設けられた導電材料と、
前記基板に搭載されて前記導電材料に電気的に接続された半導体チップと、
を含み、
前記第1及び第2のメッキ層は相互に異なる特性を有する半導体装置。 - 請求項1記載の半導体装置において、
前記第1のメッキ層は、前記第2のメッキ層よりも薄く形成されている半導体装置。 - 基板と、
前記基板の一方の面に形成された第1の配線パターンと、前記第1の配線パターンに電気的に接続されて前記基板の他方の面に形成された第2の配線パターンと、
前記第1の配線パターンにおける前記基板側とは反対側の面に形成された第1のメッキ層と、前記第2の配線パターンにおける前記基板側とは反対側の面に形成された第2のメッキ層と、
前記基板に搭載されて前記第1のメッキ層に電気的に接続された半導体チップと、
前記第1のメッキ層上に設けられた樹脂と、
前記第2のメッキ層上に設けられた導電材料と、
を含み、
前記第1及び第2のメッキ層は異なる材料で形成されて相互に異なる特性を有する半導体装置。 - 請求項1記載の半導体装置において、
前記第1及び第2のメッキ層は異なる材料で形成されている半導体装置。 - 請求項1記載の半導体装置において、
前記樹脂は、接着剤であって導電粒子を含有して異方性導電材料を構成し、
前記半導体チップは、前記異方性導電材料を介してフェースダウン実装されている半導体装置。 - 基板と、
前記基板に形成された配線パターンと、
前記配線パターンにおける前記基板側とは反対側の面のうち第1の部分に形成された第1のメッキ層と、
前記配線パターンにおける前記基板側とは反対側の面のうち第2の部分に形成された第2のメッキ層と、
を含み、
前記第1及び第2のメッキ層は相互に異なる特性を有する実装基板。 - 請求項6記載の実装基板において、
前記第1のメッキ層は、前記第2のメッキ層よりも薄く形成されている実装基板。 - 複数のスルーホールが形成された基板と、
前記スルーホール上を通って前記基板に形成された配線パターンと、
前記配線パターンにおける前記基板側とは反対側の面に形成された第1のメッキ層と、前記配線パターンにおける前記基板側の面であって前記スルーホール内に形成された第2のメッキ層と、
を含み、
前記第1及び第2のメッキ層は相互に異なる特性を有し、
前記第1及び第2のメッキ層は異なる材料で形成されている実装基板。 - 基板と、
前記基板の一方の面に形成された第1の配線パターンと、前記第1の配線パターンに電気的に接続されて前記基板の他方の面に形成された第2の配線パターンと、
前記第1の配線パターンにおける前記基板側とは反対側の面に形成された第1のメッキ層と、前記第2の配線パターンにおける前記基板側とは反対側の面に形成された第2のメッキ層と、
を含み、
前記第1及び第2のメッキ層は異なる材料で形成されて相互に異なる特性を有する実装基板。 - 請求項6記載の実装基板において、
前記第1及び第2のメッキ層は異なる材料で形成されている実装基板。 - 請求項1から5のいずれかに記載の半導体装置が搭載された回路基板。
- 請求項1から5のいずれかに記載の半導体装置を備える電子機器。
- 複数のスルーホールが形成され、前記スルーホール上を通って配線パターンが形成された基板を第1のメッキ浴に浸せきし、前記配線パターンを陰極に電気的に接続し、前記基板における前記配線パターンが形成された面に向けて第1の陽極を配置して電気メッキを施して、第1のメッキ層を前記配線パターン上に形成する工程と、
前記基板を第2のメッキ浴に浸せきし、前記配線パターンを陰極に電気的に接続し、前記基板における前記配線パターンとは反対側の面に向けて第2の陽極を配置して電気メッキを施して、第2のメッキ層を、前記配線パターンにおける前記基板側の面であって前記スルーホール内に形成する工程と、
を含む実装基板の製造方法。 - 基板に複数のスルーホールを形成し、前記スルーホール上を通る配線パターンを形成する工程と、
前記スルーホールを第1のレジストで覆って、前記配線パターンに無電解メッキを施して、第1のメッキ層を形成する工程と、
前記スルーホールから配線パターンの一部を露出させ、前記配線パターンにおける前記基板側とは反対側の面を第2のレジストで覆って、前記スルーホール内で配線パターンに無電解メッキを施して、第2のメッキ層を形成する工程と、
を含む実装基板の製造方法。 - 一方の面に第1の配線パターンが形成され、他方の面に前記第1の配線パターンに電気的に接続される第2の配線パターンが形成された基板を第1のメッキ浴に浸せきし、前記第1の配線パターンを陰極に電気的に接続し、前記第1の配線パターンに向けて第1の陽極を配置して電気メッキを施して、第1のメッキ層を前記第1の配線パターン上に形成する工程と、
前記基板を第2のメッキ浴に浸せきし、前記第2の配線パターンを陰極に電気的に接続し、前記第2の配線パターンに向けて第2の陽極を配置して電気メッキを施して、第2のメッキ層を、前記第2の配線パターン上に形成する工程と、
を含む実装基板の製造方法。 - 基板の一方の面に第1の配線パターンを形成し、他方の面に前記第1の配線パターンに電気的に接続される第2の配線パターンを形成する工程と、
前記第2の配線パターンを第1のレジストで覆って、前記第1の配線パターンに無電解メッキを施して、第1のメッキ層を形成する工程と、
前記第1の配線パターンを第2のレジストで覆って、前記第2の配線パターンに無電解メッキを施して、第2のメッキ層を形成する工程と、
を含む実装基板の製造方法。 - 基板に配線パターンを形成する工程と、
前記配線パターンの第1の部分を露出させて第2の部分をレジストで覆って、前記配線パターンに無電解メッキを施して前記第1の部分に第1のメッキ層を形成する工程と、
前記配線パターンの第2の部分を露出させて第1の部分をレジストで覆って、前記配線パターンに無電解メッキを施して前記第2の部分に第2のメッキ層を形成する工程と、
を含む実装基板の製造方法。 - 請求項13記載の実装基板の製造方法において、
前記第1及び第2のメッキ層は相互に異なる特性を有する実装基板の製造方法。 - 請求項14記載の実装基板の製造方法において、
前記第1及び第2のメッキ層は相互に異なる特性を有する実装基板の製造方法。 - 請求項15記載の実装基板の製造方法において、
前記第1及び第2のメッキ層は相互に異なる特性を有する実装基板の製造方法。 - 請求項16記載の実装基板の製造方法において、
前記第1及び第2のメッキ層は相互に異なる特性を有する実装基板の製造方法。 - 請求項17記載の実装基板の製造方法において、
前記第1及び第2のメッキ層は相互に異なる特性を有する実装基板の製造方法。 - 請求項13記載の実装基板の製造方法において、
前記第1のメッキ層を、前記第2のメッキ層よりも薄く形成する実装基板の製造方法。 - 請求項14記載の実装基板の製造方法において、
前記第1のメッキ層を、前記第2のメッキ層よりも薄く形成する実装基板の製造方法。 - 請求項15記載の実装基板の製造方法において、
前記第1のメッキ層を、前記第2のメッキ層よりも薄く形成する実装基板の製造方法。 - 請求項16記載の実装基板の製造方法において、
前記第1のメッキ層を、前記第2のメッキ層よりも薄く形成する実装基板の製造方法。 - 請求項17記載の実装基板の製造方法において、
前記第1のメッキ層を、前記第2のメッキ層よりも薄く形成する実装基板の製造方法。 - 請求項13記載の実装基板の製造方法において、
前記第1及び第2のメッキ層を異なる材料で形成する実装基板の製造方法。 - 請求項14記載の実装基板の製造方法において、
前記第1及び第2のメッキ層を異なる材料で形成する実装基板の製造方法。 - 請求項15記載の実装基板の製造方法において、
前記第1及び第2のメッキ層を異なる材料で形成する実装基板の製造方法。 - 請求項16記載の実装基板の製造方法において、
前記第1及び第2のメッキ層を異なる材料で形成する実装基板の製造方法。 - 請求項17記載の実装基板の製造方法において、
前記第1及び第2のメッキ層を異なる材料で形成する実装基板の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8110245B2 (en) | 1999-02-18 | 2012-02-07 | Seiko Epson Corporation | Semiconductor device, mounting substrate and method of manufacturing mounting substrate, circuit board, and electronic instrument |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI313507B (en) | 2002-10-25 | 2009-08-11 | Megica Corporatio | Method for assembling chips |
US7242099B2 (en) * | 2001-03-05 | 2007-07-10 | Megica Corporation | Chip package with multiple chips connected by bumps |
JP2005019815A (ja) * | 2003-06-27 | 2005-01-20 | Seiko Epson Corp | 半導体装置およびその製造方法、回路基板ならびに電子機器 |
US7394161B2 (en) | 2003-12-08 | 2008-07-01 | Megica Corporation | Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto |
JP4130407B2 (ja) * | 2003-12-26 | 2008-08-06 | 株式会社東芝 | 電子回路の製造方法 |
WO2006033315A1 (ja) | 2004-09-24 | 2006-03-30 | Ibiden Co., Ltd. | めっき方法及びめっき装置 |
KR100677938B1 (ko) * | 2004-12-30 | 2007-02-05 | 엘지마이크론 주식회사 | 양면 배선기판의 제조방법 및 양면 배선기판 |
JP2008528807A (ja) * | 2005-01-25 | 2008-07-31 | ハッチンソン テクノロジー インコーポレーティッド | ヘッドサスペンション構成要素のための単一パス二重厚み式電気めっきシステム |
KR100652519B1 (ko) | 2005-07-18 | 2006-12-01 | 삼성전자주식회사 | 듀얼 금속층을 갖는 테이프 배선기판 및 그를 이용한 칩 온필름 패키지 |
TW200741037A (en) * | 2006-01-30 | 2007-11-01 | Ibiden Co Ltd | Plating apparatus and plating method |
JP4878866B2 (ja) * | 2006-02-22 | 2012-02-15 | イビデン株式会社 | めっき装置及びめっき方法 |
KR101535223B1 (ko) * | 2008-08-18 | 2015-07-09 | 삼성전자주식회사 | 테이프 배선 기판, 칩-온-필름 패키지 및 장치 어셈블리 |
US8092704B2 (en) * | 2008-12-30 | 2012-01-10 | Hitachi Global Storage Technologies Netherlands B.V. | System, method and apparatus for fabricating a c-aperture or E-antenna plasmonic near field source for thermal assisted recording applications |
KR101632399B1 (ko) | 2009-10-26 | 2016-06-23 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
JP2012028374A (ja) * | 2010-07-20 | 2012-02-09 | Furukawa Electric Co Ltd:The | インターポーザ、インターポーザの製造方法、半導体パケージ、及び半導体パケージの製造方法 |
CN104170534A (zh) * | 2012-03-05 | 2014-11-26 | 三菱电机株式会社 | 半导体装置 |
US10286307B2 (en) * | 2015-06-04 | 2019-05-14 | Microsoft Technology Licensing, Llc | Game controller with removable faceted finger pad |
JP6452001B2 (ja) * | 2016-06-08 | 2019-01-16 | 株式会社村田製作所 | 電子装置、及び電子装置の製造方法 |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4052787A (en) * | 1975-12-18 | 1977-10-11 | Rockwell International Corporation | Method of fabricating a beam lead flexible circuit |
US4230538A (en) * | 1979-11-08 | 1980-10-28 | Bell Telephone Laboratories, Incorporated | Strip line plating cell |
US4514266A (en) * | 1981-09-11 | 1985-04-30 | Republic Steel Corporation | Method and apparatus for electroplating |
JPS60244094A (ja) * | 1984-05-18 | 1985-12-03 | 富士通株式会社 | プリント基板のメツキ方法 |
JPS62216259A (ja) * | 1986-03-17 | 1987-09-22 | Fujitsu Ltd | 混成集積回路の製造方法および構造 |
US5138438A (en) * | 1987-06-24 | 1992-08-11 | Akita Electronics Co. Ltd. | Lead connections means for stacked tab packaged IC chips |
JPS6461986A (en) * | 1987-09-01 | 1989-03-08 | Fujitsu Ltd | Plating of printed board |
US4959278A (en) * | 1988-06-16 | 1990-09-25 | Nippon Mining Co., Ltd. | Tin whisker-free tin or tin alloy plated article and coating technique thereof |
JP2565387B2 (ja) | 1988-10-28 | 1996-12-18 | イビデン株式会社 | Icカード用プリント配線板とその製造方法 |
JPH02232393A (ja) * | 1989-03-06 | 1990-09-14 | Furukawa Electric Co Ltd:The | 差厚メッキ方法およびその装置 |
US5108553A (en) * | 1989-04-04 | 1992-04-28 | Olin Corporation | G-tab manufacturing process and the product produced thereby |
US4944850A (en) * | 1989-12-18 | 1990-07-31 | Hewlett-Packard Company | Tape automated bonded (tab) circuit and method for making the same |
US5176811A (en) * | 1991-02-01 | 1993-01-05 | International Business Machines Corporation | Gold plating bath additives for copper circuitization on polyimide printed circuit boards |
US5709860A (en) * | 1991-07-25 | 1998-01-20 | Idec Pharmaceuticals Corporation | Induction of cytotoxic T-lymphocyte responses |
NL9101544A (nl) * | 1991-09-13 | 1993-04-01 | Meco Equip Eng | Werkwijze en inrichting voor het langs electrolytische weg plaatselijk aanbrengen van uit metaal bestaande bedekkingen op producten. |
JP3329073B2 (ja) * | 1993-06-04 | 2002-09-30 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
JPH08279571A (ja) | 1995-04-10 | 1996-10-22 | Shinko Electric Ind Co Ltd | 半導体装置 |
JP4094074B2 (ja) | 1996-03-22 | 2008-06-04 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US5726075A (en) * | 1996-03-29 | 1998-03-10 | Micron Technology, Inc. | Method for fabricating microbump interconnect for bare semiconductor dice |
JP3550875B2 (ja) * | 1996-05-14 | 2004-08-04 | ソニー株式会社 | リードフレームとこれを用いた半導体装置 |
TW332334B (en) | 1996-05-31 | 1998-05-21 | Toshiba Co Ltd | The semiconductor substrate and its producing method and semiconductor apparatus |
JPH10125817A (ja) | 1996-10-15 | 1998-05-15 | Hitachi Cable Ltd | 2層配線基板 |
JPH10163404A (ja) * | 1996-12-02 | 1998-06-19 | Sumitomo Special Metals Co Ltd | Bga用入出力端子 |
ATE207689T1 (de) | 1996-12-20 | 2001-11-15 | Cit Alcatel | Verfahren zur herstellung von abstandshaltern auf einer elektrischen leiterplatte |
KR100499306B1 (ko) * | 1997-01-23 | 2005-11-22 | 세이코 엡슨 가부시키가이샤 | 반도체장치및그제조방법 |
JPH10223696A (ja) | 1997-02-05 | 1998-08-21 | Hitachi Cable Ltd | Tabテープおよびその製造方法 |
AU6418998A (en) * | 1997-03-21 | 1998-10-20 | Seiko Epson Corporation | Semiconductor device, film carrier tape, and method for manufacturing them |
JPH10270624A (ja) | 1997-03-27 | 1998-10-09 | Toshiba Corp | チップサイズパッケージ及びその製造方法 |
JPH1131751A (ja) * | 1997-07-10 | 1999-02-02 | Sony Corp | 中空パッケージとその製造方法 |
JP3348631B2 (ja) * | 1997-07-23 | 2002-11-20 | 日立電線株式会社 | ボール端子付テープおよびそれを用いた半導体装置 |
JP3380850B2 (ja) | 1998-02-16 | 2003-02-24 | 日本電信電話株式会社 | 文字認識装置 |
US6187652B1 (en) * | 1998-09-14 | 2001-02-13 | Fujitsu Limited | Method of fabrication of multiple-layer high density substrate |
JP3952129B2 (ja) | 1999-02-18 | 2007-08-01 | セイコーエプソン株式会社 | 半導体装置、実装基板及びその製造方法、回路基板並びに電子機器 |
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-
2006
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8110245B2 (en) | 1999-02-18 | 2012-02-07 | Seiko Epson Corporation | Semiconductor device, mounting substrate and method of manufacturing mounting substrate, circuit board, and electronic instrument |
Also Published As
Publication number | Publication date |
---|---|
US8110245B2 (en) | 2012-02-07 |
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