KR100420879B1 - 반도체 장치, 실장기판 및 그 제조방법, 회로기판 및전자기기 - Google Patents

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세이코 엡슨 가부시키가이샤
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Abstract

본 발명의 반도체 장치는 배선 패턴(21)의 한쪽 면에 형성된 제 1 도금층(30)과, 배선 패턴(21)에 있어서의 관통 구멍(28)내에 형성된 제 2 도금층(32)과, 제 1 도금층(30)에 전기적으로 접속된 반도체 칩(10)과, 제 1 도금층(30)상에 형성된 이방성 도전재료(34)와, 제 2 도금층(32)상에 형성되는 도전재료(36)를 포함하고, 제 1 도금층(30)의 성질은 이방성 도전재료(34)와의 밀착성에 적합하며, 제 2 도금층(32)의 성질은 도전재료(36)와의 접합성에 적합하다.

Description

반도체 장치, 실장기판 및 그 제조방법, 회로기판 및 전자기기 {SEMICONDUCTOR DEVICE, CIRCUIT BOARD, METHOD OF MANUFACTURING CIRCUIT BOARD, AND ELECTRONIC DEVICE}
T-CSP(Tape-Chip Scale/Size Package)와 같이, 배선 패턴이 형성된 기판을 사용한 반도체 장치가 알려져 있다. 기판에는 반도체 칩이 탑재되고, 배선 패턴에는 반도체 칩의 전극이 전기적으로 접속됨과 동시에 땜납 볼이 형성되는 것이 많다. 여기서, 배선 패턴의 표면에 대하여, 반도체 칩의 전극을 접속하기 위해서 필요한 성질과, 땜납 볼 등을 형성하기 위해서 필요한 성질이 다르다. 이와 같이, 배선 패턴의 표면에는, 부분적으로 다른 성질이 요구되지만, 종래에는, 배선 패턴의 표면 전체에 단일의 도금을 실시하고 있을 뿐이었다.
본 발명은 반도체 장치, 실장기판 및 그 제조방법, 회로기판 및 전자기기에 관한 것이다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 도시하는 도면.
도 2는 본 발명의 제 1 실시예에 따른 반도체 장치의 기판을 도시하는 도면.
도 3은 본 발명의 제 1 실시예에서 사용하는 실장기판을 도시하는 도면.
도 4는 본 발명의 제 1 실시예에 따른 실장기판의 제조방법을 설명하는 도면.
도 5는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법을 설명하는 도면.
도 6은 본 발명의 제 2 실시예에 따른 실장기판의 제조방법을 설명하는 도면.
도 7a 내지 도 7b는 본 발명의 제 3 실시예에 따른 실장기판의 제조방법을 설명하는 도면.
도 8은 본 발명의 제 4 실시예에 따른 반도체 장치를 도시하는 도면.
도 9a 내지 도 9b는 본 발명의 제 4 실시예에 따른 반도체 장치의 기판을 도시하는 도면.
도 10은 본 발명의 제 5 실시예에 따른 반도체 장치를 도시하는 도면.
도 11a 내지 도 11b는 본 발명의 제 5 실시예에 따른 실장기판의 제조방법을 도시하는 도면.
도 12는 본 발명을 적용한 회로기판을 도시하는 도면.
도 13은 본 발명에 따른 방법을 적용하여 제조된 반도체 장치를 구비하는 전자기기를 도시하는 도면.
본 발명은 상술한 바와 같은 과제를 해결하는 것으로, 그 목적은 표면에 있어서 부분적으로 다른 특성을 가지는 배선 패턴을 포함하는 반도체 장치, 실장기판및 그 제조방법, 회로기판 및 전자기기를 제공하는 것에 있다.
(1) 본 발명에 따른 반도체 장치는
복수의 관통 구멍(through hole)이 형성된 기판과,
상기 관통 구멍상을 통과하여 상기 기판에 형성된 배선 패턴과,
상기 배선 패턴에 있어서의 상기 기판측과는 반대측의 면에 형성된 제 1 도금층과, 상기 배선 패턴에 있어서의 상기 기판측의 면으로서 상기 관통 구멍내에 형성된 제 2 도금층과,
상기 기판에 탑재되어 상기 제 1 도금층에 전기적으로 접속된 반도체 칩과,
상기 제 1 도금층상에 형성된 수지와,
상기 제 2 도금층상에 형성되는 도전재료를 포함하고,
상기 제 1 및 제 2 도금층은 서로 다른 특성을 가진다.
본 발명에 의하면, 배선 패턴에 제 1 및 제 2 도금층이 형성되어 있기 때문에, 배선 패턴 표면의 산화가 방지됨과 동시에, 전기적인 접촉 저항을 저하시킬 수 있다.
제 1 및 제 2 도금층은 다른 특성을 가진다. 수지와의 밀착성에 적합한 도금층과, 도전재료와의 접합성에 적합한 도금층은, 상반되는 성질이 요구되는 경우가 많지만, 그 경우에도 본 발명은 다른 성질의 제 1 및 제 2 도금층에 의해서 대응할 수 있다.
(2) 본 발명에 따른 반도체 장치는,
기판과,
상기 기판의 한쪽 면에 형성된 제 1 배선 패턴과, 상기 제 1 배선 패턴에 전기적으로 접속되어 상기 기판의 다른쪽 면에 형성된 제 2 배선 패턴과,
상기 제 1 배선 패턴에 있어서의 상기 기판측과는 반대측의 면에 형성된 제 1 도금층과, 상기 제 2 배선 패턴에 있어서의 상기 기판측과는 반대측의 면에 형성된 제 2 도금층과,
상기 기판에 탑재되어 상기 제 1 도금층에 전기적으로 접속된 반도체 칩과,
상기 제 1 도금층상에 형성된 수지와,
상기 제 2 도금층상에 형성된 도전재료를 포함하고,
상기 제 1 및 제 2 도금층은 서로 다른 특성을 가진다.
본 발명에 의하면, 제 1 및 제 2 배선 패턴에 제 1 및 제 2 도금층이 형성되어 있기 때문에, 제 1 및 제 2 배선 패턴 표면의 산화가 방지됨과 동시에, 전기적인 접촉 저항을 저하시킬 수 있다. 또한, 제 1 및 제 2 도금층은 다른 특성을 가진다. 수지와의 밀착성에 적합한 도금층과, 도전재료와의 접합성에 적합한 도금층은, 상반되는 성질이 요구되는 것이 많지만, 그 경우에도 본 발명은 다른 성질의 제 1 및 제 2 도금층에 의해서 대응할 수 있다.
(3) 본 발명에 따른 반도체 장치는,
기판과,
상기 기판에 형성된 배선 패턴과,
상기 배선 패턴에 있어서의 상기 기판측과는 반대측의 면중 제 1 부분에 형성된 제 1 도금층과,
상기 배선 패턴에 있어서의 상기 기판측과는 반대측의 면중 제 2 부분에 형성된 제 2 도금층과,
상기 제 1 도금층상에 형성된 수지와,
상기 제 2 도금층상에 형성된 도전재료와,
상기 기판에 탑재되어 상기 도전재료에 전기적으로 접속된 반도체 칩을 포함하고,
상기 제 1 및 제 2 도금층은 서로 다른 특성을 가진다.
본 발명에 의하면, 배선 패턴에 제 1 및 제 2 도금층이 형성되어 있기 때문에, 배선 패턴 표면의 산화가 방지됨과 동시에, 전기적인 접촉 저항을 저하시킬 수 있다. 또한, 제 1 및 제 2 도금층은 다른 특성을 가진다. 수지와의 밀착성에 적합한 도금층과, 도전재료와의 접합성에 적합한 도금층은, 상반되는 성질이 요구되는 경우가 많지만, 그 경우에도 본 발명은 다른 성질의 제 1 및 제 2 도금층에 의해서 대응할 수 있다.
(4) 상기 반도체 장치에 있어서,
상기 제 1 도금층은 상기 수지의 분자가 투과하여 상기 배선 패턴의 분자와 화학적으로 결합할 수 있는 정도로 얇게 형성되어 있어도 좋다.
도금층을 얇게 하는 것으로 수지와의 밀착성이 향상되고, 도금층을 두껍게 하면 도전재료와의 접합성이 우수하게 된다.
(5) 상기 반도체 장치에 있어서,
상기 제 1 및 제 2 도금층은 다른 재료로 형성되어 있어도 좋다.
수지와의 밀착성이 향상되는 재료로 제 1 도금층을 형성하고, 도전재료와의 접합성이 우수한 재료로 제 2 도금층을 형성할 수 있다.
(6) 상기 반도체 장치에 있어서,
상기 수지는 접착제로서 도전입자를 함유하여 이방성 도전재료를 구성하고,
상기 반도체 칩은 상기 이방성 도전재료를 개재시켜 페이스 다운 실장되어 있어도 좋다.
이것에 의하면, 제 1 도금층에는 이방성 도전재료가 형성되고, 제 1 도금층은, 이방성 도전재료의 접착제와의 밀착성에 적합하다. 또한, 제 1 도금층이 형성되어 있는 것으로, 반도체 칩의 페이스 다운 실장에 있어서, 전기적인 접촉 저항이 저하되고 있다.
(7) 본 발명에 따른 실장기판은,
복수의 관통 구멍이 형성된 기판과,
상기 관통 구멍상을 통과하여 상기 기판에 형성된 배선 패턴과,
상기 배선 패턴에 있어서의 상기 기판측과는 반대측의 면에 형성된 제 1 도금층과, 상기 배선 패턴에 있어서의 상기 기판측의 면으로서 상기 관통 구멍내에 형성된 제 2 도금층을 포함하고,
상기 제 1 및 제 2 도금층은 서로 다른 특성을 가진다.
본 발명에 의하면, 배선 패턴에 제 1 및 제 2 도금층이 형성되어 있기 때문에, 배선 패턴 표면의 산화가 방지됨과 동시에, 전기적인 접촉 저항을 저하시킬 수 있다. 또한, 제 1 및 제 2 도금층은 다른 특성을 가진다. 수지와의 밀착성에 적합한 도금층과, 도전재료와의 접합성에 적합한 도금층은, 상반되는 성질이 요구되는 경우가 많지만, 그 경우에도 본 발명은 다른 성질의 제 1 및 제 2 도금층에 의해서대응할 수 있다.
(8) 본 발명에 따른 실장기판은,
기판과,
상기 기판의 한쪽 면에 형성된 제 1 배선 패턴과, 상기 제 1 배선 패턴에 전기적으로 접속되어 상기 기판의 다른쪽 면에 형성된 제 2 배선 패턴과,
상기 제 1 배선 패턴에 있어서의 상기 기판측과는 반대측의 면에 형성된 제 1 도금층과, 상기 제 2 배선 패턴에 있어서의 상기 기판측과는 반대측의 면에 형성된 제 2 도금층을 포함하며,
상기 제 1 및 제 2 도금층은 서로 다른 특성을 가진다.
본 발명에 의하면, 제 1 및 제 2 배선 패턴에 제 1 및 제 2 도금층이 형성되어 있기 때문에, 제 1 및 제 2 배선 패턴 표면의 산화가 방지됨과 동시에, 전기적인 접촉 저항을 저하시킬 수 있다. 또한, 제 1 및 제 2 도금층은 다른 특성을 가진다. 수지와의 밀착성에 적합한 도금층과, 도전재료와의 접합성에 적합한 도금층은, 상반되는 성질이 요구되는 경우가 많지만, 그 경우에도 본 발명은 다른 성질의 제 1 및 제 2 도금층에 의해서 대응할 수 있다.
(9) 본 발명에 따른 실장기판은,
기판과,
상기 기판에 형성된 배선 패턴과,
상기 배선 패턴에 있어서의 상기 기판측과는 반대측의 면중 제 1 부분에 형성된 제 1 도금층과,
상기 배선 패턴에 있어서의 상기 기판측과는 반대측의 면중 제 2 부분에 형성된 제 2 도금층을 포함하고,
상기 제 1 및 제 2 도금층은 서로 다른 특성을 가진다.
본 발명에 의하면, 배선 패턴에 제 1 및 제 2 도금층이 형성되어 있기 때문에, 배선 패턴 표면의 산화가 방지됨과 동시에, 전기적인 접촉 저항을 저하시킬 수 있다. 또한, 제 1 및 제 2 도금층은 다른 특성을 가진다. 수지와의 밀착성에 적합한 도금층과, 도전재료와의 접합성에 적합한 도금층은, 상반되는 성질이 요구되는 경우가 많지만, 그 경우에도 본 발명은 다른 성질의 제 1 및 제 2 도금층에 의해서 대응할 수 있다.
(10) 상기 실장기판에 있어서,
상기 제 1 도금층은 상기 수지의 분자가 투과하여 상기 배선 패턴의 분자와 화학적으로 결합할 수 있는 정도로 얇게 형성되어 있어도 좋다.
도금층을 얇게 하는 것으로 수지와의 밀착성이 향상되고, 도금층을 두껍게 하면 도전재료와의 접합성이 우수하게 된다.
(11) 상기 실장기판에 있어서,
상기 제 1 및 제 2 도금층은 다른 재료로 형성되어 있어도 좋다.
수지와의 밀착성이 향상되는 재료로 제 1 도금층을 형성하고, 도전재료와의 접합성이 우수한 재료로 제 2 도금층을 형성할 수 있다.
(12) 본 발명에 따른 회로기판에는 상기 반도체 장치가 탑재되어 있다.
(13) 본 발명에 따른 전자기기는 상기 반도체 장치를 구비한다.
(14) 본 발명에 따른 실장기판의 제조방법은 복수의 관통 구멍이 형성되고,상기 관통 구멍상을 통과하여 배선 패턴이 형성된 기판을 도금욕에 담그고, 상기 배선 패턴을 음극에 전기적으로 접속하며, 상기 기판에 있어서의 상기 배선 패턴이 형성된 면으로 향하여 제 1 양극을 배치하고, 상기 기판에 있어서의 상기 배선 패턴과는 반대측의 면으로 향하여 제 2 양극을 배치하며, 상기 제 1 및 제 2 양극과 상기 음극 사이에서 다른 전류 밀도의 전류를 흘리는 공정을 포함하며,
상기 제 1 양극으로부터의 전류에 의해서, 제 1 도금층을 상기 배선 패턴상에 형성하고,
상기 제 2 양극으로부터의 전류에 의해서, 제 2 도금층을 상기 배선 패턴에 서의 상기 기판측의 면으로서 상기 관통 구멍내에 형성한다.
본 발명에 의하면, 제 1 양극으로부터의 전류에 의해서, 배선 패턴의 한쪽 면에 제 1 도금층을 형성할 수 있고, 제 2 양극으로부터의 전류에 의해서, 배선 패턴의 다른쪽 면에 제 2 도금층을 형성할 수 있다. 또한, 제 2 도금층은 배선 패턴에 있어서의 관통 구멍으로부터 노출되는 부분에 형성된다.
(15) 본 발명에 따른 실장기판의 제조방법은 복수의 관통 구멍이 형성되고, 상기 관통 구멍상을 통과하여 배선 패턴이 형성된 기판을 제 1 도금욕에 담그며, 상기 배선 패턴을 음극에 전기적으로 접속하고, 상기 기판에 있어서의 상기 배선 패턴이 형성된 면으로 향하여 제 1 양극을 배치하여 전류를 흘리는 것으로 전기도금을 실시하여, 제 1 도금층을 상기 배선 패턴상에 형성하는 공정과,
상기 기판을 제 2 도금욕에 담그고, 상기 배선 패턴을 음극에 전기적으로 접속하며, 상기 기판에 있어서의 상기 배선 패턴과는 반대측의 면으로 향하여 제 2 양극을 배치하여, 상기 제 1 양극에서의 전류와는 다른 전류 밀도의 전류를 흘리는 것으로 전기도금을 실시하고, 제 2 도금층을 상기 배선 패턴에서의 상기 기판측의 면으로서 상기 관통 구멍내에 형성하는 공정을 포함한다.
본 발명에 의하면, 기판을 제 1 및 제 2 도금욕에 담그고, 배선 패턴의 한쪽 면에 제 1 도금층을 형성하며, 배선 패턴의 다른쪽 면에 제 2 도금층을 형성한다.
(16) 본 발명에 따른 실장기판의 제조방법은,
기판에 복수의 관통 구멍을 형성하고, 상기 관통 구멍상을 통과하는 배선 패턴을 형성하는 공정과,
상기 관통 구멍을 제 1 레지스트로 덮고, 상기 배선 패턴에 무전해 도금을 실시하여, 제 1 도금층을 형성하는 공정과,
상기 관통 구멍으로부터 배선 패턴의 일부를 노출시키고, 상기 배선 패턴에 있어서의 상기 기판측과는 반대측의 면을 제 2 레지스트로 덮으며, 상기 관통 구멍내에서 배선 패턴에 무전해 도금을 실시하여, 제 2 도금층을 형성하는 공정을 포함한다.
본 발명에 의하면, 2 회의 무전해 도금에 의해서 제 1 및 제 2 도금층을 형성한다.
(17) 본 발명에 따른 실장기판의 제조방법은
한쪽 면에 제 1 배선 패턴이 형성되고, 다른쪽 면에 상기 제 1 배선 패턴에 전기적으로 접속되는 제 2 배선 패턴이 형성된 기판을 도금욕에 담그며, 상기 제 1 및 제 2 배선 패턴을 음극에 전기적으로 접속하고, 상기 제 1 배선 패턴으로 향하여 제 1 양극을 배치하며, 상기 제 2 배선 패턴으로 향하여 제 2 양극을 배치하고,상기 제 1 및 제 2 양극과 상기 음극 사이에서 다른 전류밀도의 전류를 흘리는 공정을 포함하며,
상기 제 1 양극으로부터의 전류에 의해서, 제 1 도금층을 상기 제 1 배선 패턴상에 형성하고,
상기 제 2 양극으로부터의 전류에 의해서, 제 2 도금층을 상기 제 2 배선 패턴상에 형성한다.
본 발명에 의하면, 제 1 양극으로부터의 전류에 의해서, 제 1 배선 패턴에 제 1 도금층을 형성할 수 있고, 제 2 양극으로부터의 전류에 의해서, 제 2 배선 패턴에 제 2 도금층을 형성할 수 있다.
(18) 본 발명에 따른 실장기판의 제조방법은
한쪽 면에 제 1 배선 패턴이 형성되고, 다른쪽 면에 상기 제 1 배선 패턴에 전기적으로 접속되는 제 2 배선 패턴이 형성된 기판을 제 1 도금욕에 담그며, 상기 제 1 배선 패턴을 음극에 전기적으로 접속하고, 상기 제 1 배선 패턴으로 향하여 제 1 양극을 배치하여 전류를 흘리는 것으로 전기도금을 실시하여, 제 1 도금층을 상기 제 1 배선 패턴상에 형성하는 공정과,
상기 기판을 제 2 도금욕에 담그고, 상기 제 2 배선 패턴을 음극에 전기적으로 접속하며, 상기 제 2 배선 패턴으로 향하여 제 2 양극을 배치하여, 상기 제 1 양극에서의 전류와는 다른 전류 밀도의 전류를 흘리는 것으로 전기도금을 실시하여, 제 2 도금층을, 상기 제 2 배선 패턴상에 형성하는 공정을 포함한다.
본 발명에 의하면, 기판을 제 1 및 제 2 도금욕에 담그고, 제 1 배선 패턴에 제 1 도금층을 형성하며, 제 2 배선 패턴에 제 2 도금층을 형성한다.
(19) 본 발명에 따른 실장기판의 제조방법은
기판의 한쪽 면에 제 1 배선 패턴을 형성하고, 다른쪽 면에 상기 제 1 배선 패턴에 전기적으로 접속되는 제 2 배선 패턴을 형성하는 공정과,
상기 제 2 배선 패턴을 제 1 레지스트로 덮고, 상기 제 1 배선 패턴에 무전해 도금을 실시하여, 제 1 도금층을 형성하는 공정과,
상기 제 1 배선 패턴을 제 2 레지스트로 덮고, 상기 제 2 배선 패턴에 무전해 도금을 실시하여, 제 2 도금층을 형성하는 공정을 포함한다.
본 발명에 의하면, 2회의 무전해 도금에 의해서 제 1 및 제 2 도금층을 형성한다.
(20) 본 발명에 따른 실장기판의 제조방법은
기판에 배선 패턴을 형성하는 공정과,
상기 배선 패턴의 제 1 부분을 노출시켜 제 2 부분을 레지스트로 덮고, 상기 배선 패턴에 무전해 도금을 실시하여 상기 제 1 부분에 제 1 도금층을 형성하는 공정과,
상기 배선 패턴의 제 2 부분을 노출시켜 제 1 부분을 레지스트로 덮고, 상기 배선 패턴에 무전해 도금을 실시하여 상기 제 2 부분에 제 2 도금층을 형성하는 공정을 포함한다.
본 발명에 의하면, 2회의 무전해 도금에 의해서 제 1 및 제 2 도금층을 형성한다.
(21) 상기 실장기판의 제조방법에 있어서,
상기 제 1 및 제 2 도금층은 서로 다른 특성을 가지고 있어도 좋다.
수지와의 밀착성에 적합한 도금층과, 도전재료와의 접합성에 적합한 도금층은, 상반되는 성질이 요구되는 경우가 많다. 상기의 경우, 제 1 및 제 2 양극과 음극 사이의 전류밀도를 다르게 한 것으로, 다른 두께의 제 1 및 제 2 도금층을 형성하여도 좋다. 또는, 제 1 및 제 2 도금욕의 도금액을 다르거나, 제 1 및 제 2 양극과 음극과의 사이의 전류밀도를 다르게 한 것으로, 다른 두께의 제 1 및 제 2 도금층을 형성하여도 좋다.
(22) 상기 실장기판의 제조방법에 있어서,
상기 제 1 도금층을 그 위에 형성되는 수지의 분자가 투과하여 상기 배선 패턴의 분자와 화학적으로 결합할 수 있는 정도로 얇게 형성하여도 좋다.
도금층을 얇게 하는 것으로 수지와의 밀착성이 향상되고, 도금층을 두껍게 하면 도전재료와의 접합성이 우수하게 된다.
(23) 상기 실장기판의 제조방법에 있어서,
상기 제 1 및 제 2 도금층을 다른 재료로 형성하여도 좋다.
수지와의 밀착성이 향상되는 재료로 제 1 도금층을 형성하고, 도전재료와의 접합성이 우수한 재료로 제 2 도금층을 형성할 수 있다.
이하, 본 발명의 적합한 실시예에 대하여 도면을 참조하여 설명한다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 도시하는 도면이다.상기 반도체 장치(1)는, 반도체 칩(10)과, 기판(20)을 포함한다. 반도체 칩(10)의 평면형상이 사각형(정사각형 또는 직사각형)인 경우에는, 적어도 1변(대향하는 2변 또는 모든 변을 포함한다)을 따라서, 반도체 칩(10)의 한쪽 면(능동면)에 복수의 전극(12)이 형성되어 있어도 좋다. 또는, 복수의 전극(12)이 반도체 칩(10)의 중앙부 또는 그 부근에 나란히 배열되어 있어도 좋다. 전극(12)에는, 땜납 볼, 금 와이어볼, 금 도금 등에 의해서 범프(14)가 형성되어 있다. 전극(12) 자체가 범프의 형상을 하고 있어도 좋다. 전극(12)과 범프(14) 사이에 범프 금속의 확산방지층으로서, 니켈, 크롬, 티타늄 등을 부가하여도 좋다.
기판(20)의 전체 형상은 특히 한정되지 않으며, 사각형, 다각형, 또는 복수의 사각형을 조합한 형상의 어떠한 것이라도 좋지만, 반도체 칩(10)의 평면 형상의 닮은꼴로 할 수 있다. 기판(20)의 두께는, 그 재질에 따라 결정되는 것이 많지만, 이것도 한정되지 않는다. 기판(20)은 유기계 또는 무기계의 어떠한 재료로 형성된 것이라도 좋고, 이들의 복합 구조로 이루어지는 것이라도 좋다. 또한, 기판(20)은, 플렉시블(flexible) 기판이거나, 리지드(rigid) 기판이라도 좋다. 유기계의 수지로 형성된 테이프형의 플렉시블 기판을 다이 컷팅(die cutting)하여 기판(20)을 형성할 수도 있다.
도 2는 도 1에 도시하는 반도체 장치 기판의 평면도이다. 도 1 및 도 2에 도시하는 바와 같이, 기판(20)의 한쪽 면에는, 복수의 배선(lead; 22)가 형성되고, 배선 패턴(21)을 구성하고 있다. 각각의 배선(22)에는, 랜드부(24, 26)가 형성되어 있다. 랜드부(24, 26)는 배선(22)보다도 큰 폭을 가지도록 형성되어 있는 것이 많다. 한쪽의 랜드부(26)를 기판(20)의 중앙에 가까운 위치에 형성하며, 다른쪽의 랜드부(24)를 배선(22)의 도중에 형성하여도 좋다. 복수의 배선(22)중 적어도 하나 또는 전부는, 다른 배선(22)과 전기적으로 도통하고 있지 않고, 전기적으로 독립되어 있다. 복수의 배선(22)중, 반도체 칩(10)의 전원이나 그랜드 등에 접속되는 공통의 배선 등은, 랜드부(24, 26) 끼리가 접속되어 있어도 좋다.
기판(20)에는 복수의 관통 구멍(28)이 형성되어 있다. 각각의 관통 구멍(28)상을, 어느 한 배선(22)이 통과한다. 배선(22)의 단부가 관통 구멍(28)상에 위치하여도 좋다. 배선(22)의 단부에 랜드부(26)가 형성되어 있는 경우에는, 랜드부(26)가 관통 구멍(28)상에 위치한다.
도 1에 확대하여 도시하는 바와 같이, 배선(22)에는 제 1 및 제 2 도금층(30, 32)이 형성되어 있다. 배선(22)을 구리나, 백금 및 니켈의 2층 구조로 형성하고, 도금층(30, 32)의 재료를 니켈, 팔라듐, 니켈-금, 니켈-팔라듐-금, 금, 땜납 및 주석 중에서 선택할 수 있다. 제 1 도금층(30)은, 배선(22)에 있어서의 기판(20)과는 반대측의 면에 형성되어 있다. 제 2 도금층(32)은 배선(22)에 있어서의 기판(20)을 향하는 면에 있어서 관통 구멍(28)내에 형성되어 있다. 관통 구멍(28)상에 랜드부(26)가 위치하고 있는 경우에는, 랜드부(26)에 제 2 도금층(32)이 형성된다. 제 1 및 제 2 도금층(30, 32)은 두께 또는 재료의 적어도 한쪽에 있어서 다르게 되어 있는 것 등에 의해, 다른 특성을 가진다.
제 1 도금층(30)은 적어도 랜드(24)상의 산화를 방지하여 도전성을 확보하고, 전기적인 접촉 저항을 저하시키고 있다. 또한, 제 1 도금층(30)를 형성하여도,배선(22)상에 수지와 밀착할 수 있도록 되어 있다. 예를 들면, 수지로서 이방성 도전재료의 접착제를 예로 들면, 도금층(30)의 하지로서 니켈이 형성되어 있는 경우에, 접착제에 함유되는 예를 들면 실란 커플링재가 니켈 또는 그 산화물이나 수산화물과 화학적 결합을 발생하도록, 도금층(30)을 얇게 형성하는 것이 바람직하다. 예를 들면, O.05μm 정도의 두께의 금 도금을 제 1 도금층(30)으로 할 수 있다. 이로써 강고한 접착이 가능하게 된다.
한편, 제 2 도금층(32)은 도전재료, 예를 들면 외부단자와의 접합성에 적합하다. 예를 들면, O.3μm 정도의 두께의 금 도금을 제 2 도금층(32)으로서, 도전재료와의 접합성을 확보한다. 도전재료가 땜납인 경우에는, 땜납 도금을 제 2 도금층(32)으로서 납땜성을 확보하여도 좋다.
반도체 칩(10)은 기판(20)에 대하여 페이스 다운 실장된다. 반도체 칩(10)의 범프(14)와, 기판(20)에 형성된 배선(22)이 전기적으로 접속된다. 배선(22)에는, 도금층(30)이 형성되어 있기 때문에 양호한 전기적 접속이 얻어진다. 배선(22)에 랜드부(24, 26)가 형성되는 경우에는, 한쪽의 랜드부(24)와 범프(14)가 전기에 접속된다. 전기적 접속의 수단으로서, 수지로 이루어지는 접착제에 도전입자가 함유되어 이루어지는 이방성 도전재료(34)를 사용하여도 좋다. 그 경우에는, 도전입자가 배선(22)과 범프(14) 사이에 개재하여 전기적인 도통이 도모된다. 이방성 도전재료(34)는 이방성 도전막 또는 이방성 도전 접착제라도 좋다.
이방성 도전재료(34)가 사용되는 경우에는, 이로써 배선(22)에 있어서의 기판(20)과의 접착면과는 반대측 표면, 측면 및 선단면, 즉 기판(20)과의 비접촉면이덮여진다. 이방성 도전재료(34)가 사용되지 않는 경우에는, 언더필(under fill)재 등의 수지에 의해서, 배선(22)에 있어서의 기판(20)과의 비접촉면을 덮는다. 배선(22)을 덮는 재료는 기판(20)의 한쪽 면의 전면을 덮어도 좋다. 배선(22)에 형성된 제 1 도금층(30)은 수지와의 밀착성에 적합하기 때문에, 배선(22)상에 형성되는 수지가 박리하기 어렵게 되어 있다. 즉, 이방성 도전재료(34)가 박리하기 어렵게 되어 있다.
배선(22)에 있어서의 기판(20)을 향하는 면에서 관통 구멍(28)내에는 도전재료(36)가 형성되어 있다. 상세하게는, 도전재료(36)는, 제 2 도금층(32)상에 형성되어 관통 구멍(28)으로부터 돌출하고 있다. 도전재료(36)는 외부단자를 구성한다. 제 2 도금층(32)이 도전재료와의 접합성에 적합하기 때문에, 도전재료(36)와 제 2 도금층(32)의 양호한 전기적 접속이 얻어진다. 도전재료(36)는 땜납 볼인 것 이 많지만, 도금, 도전수지등의 도전성 돌기이더라도 좋다.
도전재료(36)에 의해서 외부단자를 구성하는 대신에, 관통 구멍(28)내에 도전재료(36)를 충전하여, 상기 도전재료(36)에 전기적으로 접속되는 제 2 배선을 기판(20)의 다른쪽 면에 형성하고, 그 제 2 배선에 외부단자를 형성하여도 좋다. 이 경우에는, 기판(20)는, 양면에 배선이 형성되기 때문에 양면기판이다. 더욱이,기판(20)으로서, 다층기판이나 빌드업(buildup)형 기판을 사용하여도 좋다. 빌드업형 기판이나 다층기판을 이용한 경우, 평면적으로 넓어지는 베타 그랜드층상에 배선 패턴을 형성하면, 여분의 배선 패턴이 없는 마이크로스트립(microstrip) 구조로 되기 때문에, 신호의 전송 특성을 향상시킬 수 있다.
이상의 설명은 이방성 도전재료(34)를 사용하는 방식의 페이스 다운형 접합에 대하여 설명하여 왔지만, 상기 방식의 페이스 다운형 접합에 한정되는 것은 아니며, 땜납 범프가 부착된 반도체 칩을 가열(필요에 따라서 가압)하는 방식이나, 금 범프가 부착된 반도체 칩을 가열·가압(필요에 따라서 초음파 접속)하는 방식이나, 수지의 경화 수축력을 이용한 방식의 페이스 다운 접합에도 본 발명을 적용할 수 있다. 이 사실은, 이하의 실시예에서도 동일하다.
도 1에는 외부단자를 구성하는 도전재료(36)가 반도체 칩(10)의 탑재영역내에만 설치된 FAN-IN 형의 반도체 장치가 도시되어 있지만, 이것에 한정되는 것이 아니다. 예를 들면, 반도체 칩(10)의 탑재 영역외에만 외부단자가 형성된 FAN-OUT 형의 반도체 장치나, 이것에 FAN-IN 형을 조합한 FAN-IN/OUT 형의 반도체 장치에도 본 발명을 적용할 수 있다. FAN-OUT 형 또는 FAN-IN/OUT 형의 반도체 장치에서는, 배선(22)상에 형성되는 수지에 의해서, 반도체 칩의 외측에 스티프너(stiffener)를 접착하여도 좋다. 이 사실은, 이하의 실시예에서도 동일하다.
도 3은 본 발명의 제 1 실시예에 따른 실장기판을 도시하는 도면이다. 도 3에 도시하는 실장기판(40)은, 테이프 캐리어이며, 복수의 반도체 장치를 위한 복수의 배선 패턴(21; 도 1참조)이 형성되어 있다. 각각의 배선 패턴(21)에는 제 1 및 제 2 도금층(30, 32; 도 1 참조)이 형성되어 있다. 테이프 캐리어로서의 실장기판(40)이 다이 컷팅되고, 개개의 반도체 장치에 대응하는 실장 기판이 얻어진다. 적어도 1개의 배선 패턴(21)이 형성된 기판이 실장기판이고, 도 1에 도시하는 배선 패턴(21)이 형성된 상태에서의 기판(20)도 실장기판이다. 또는, 완성품으로서의 반도체 장치의 외형보다도 큰 실장기판을 준비하여도 좋다. 상기의 경우에는, 반도체 칩의 실장전에 미리, 반도체 장치의 외형 위치의 일부 바람직하게는 반분 이상으로, 1개 바람직하게는 복수의 구멍(예를 들면 긴 구멍)을 형성하여 두고, 반도체 칩의 실장후에, 외형위치의 나머지의 부분(예를 들면 복수의 구멍 사이의 부분)을 다이 컷팅하여도 좋다.
도 3에 도시하는 실장기판(40)은 복수의 관통 구멍(28; 도 1참조)이 형성된 기판(42)과, 기판(42)에 형성된 복수의 배선 패턴(21)과, 배선 패턴(21)을 구성하는 배선(22)에 형성된 제 1 및 제 2 도금층(30, 32)과, 적어도 1개의 도금 리드(lead; 44)를 포함한다. 도 1에 도시하는 부호와 같은 부호의 구성은, 상술한 바와 같기 때문에 설명을 생략한다. 또한, 실장기판(40)에는 일반적인 테이프 캐리어의 구성도 적용되어 있다.
도금 리드(44)는 다이 컷팅 위치, 즉 완성된 반도체 장치의 기판(20)의 외형위치보다도 외측에 형성되어 있다. 따라서, 실장기판(40)이 다이 컷팅되면, 도금 리드(44)를 제거할 수 있다. 배선(22)은 도금 리드(44)에 전기적으로 접속되어 있다. 따라서, 도금 리드(44)를 사용하여, 배선(22)에 전기도금을 실시할 수 있다.
다음에, 도 4는 본 실시예에 따른 실장기판의 제조방법을 설명하는 도면이다. 우선, 실장기판(40)에서 제 1 및 제 2 도금층(30, 32)을 제외한 구성을 구비하는 기판(42)을 준비한다. 상기 상태에서, 기판(42)에는, 적어도 1개 또는 복수의 배선 패턴(21)과, 도금 리드(44)가 형성되어 있다.
또한, 도금조(48)에 도금액을 넣어 도금욕(46)을 준비한다. 도금욕(46)에는,제 1 및 제 2 양극(50, 52)이 배치되어 있고, 양자간에 상술한 기판(42)을 보낸다. 상세하게는, 기판(42)의 한쪽 면을 제 1 양극(50)으로 향하고, 다른쪽 면을 제 2 양극(52)으로 향한다. 또한, 기판(42)이 테이프이면, 릴·투·릴의 공정을 적용할 수 있다.
기판(42)에 형성되어 있는 도금 리드(44)를, 양극(50, 52)에 인가되는 전압보다도 낮은 전압 예를 들면 GND의 음극(54)에 접속하면, 도금 리드(44) 및 이것에 접속되는 배선 패턴(21; 배선(22))과, 제 1 및 제 2 양극(50, 52)의 각각과의 사이에 전류가 흐른다. 이렇게 하여, 배선 패턴(21; 배선(22))에 있어서의 기판(42)과는 반대측의 면과, 관통 구멍(28)으로부터 노출되는 부분에 전기도금을 실시하여, 제 1 및 제 2 도금층(30, 32)을 형성할 수 있다.
여기서, 제 1 및 제 2 양극(50, 52)의 각각에, 다른 전압(V1, V2)을 인가하는 등으로, 각각으로부터 흐르는 전류의 전류밀도가 다르게 되고 있다. 이렇게 하는 것으로, 제 1 및 제 2 도금층(30, 32)의 두께를 다르게 할 수 있다.
이렇게 하여, 제 1 및 제 2 도금층(30, 32)이 배선 패턴(21; 배선(22))에 형성되고, 실장기판(40)이 얻어진다. 또한, 기판(42)이 테이프이면, 실장기판(40)은 테이프 캐리어가 된다.
또한, 도시하지 않지만, 전기적인 접점으로 되는 부위 이외는, 솔더 레지스트 등의 영구 레지스트로 덮여져 있어도 좋고, 이것은 이후의 실시예에서도 마찬가지이다. 상기의 경우, 전기적인 접점으로 되는 부위 이외는 도금이 실시되지 않는다.
다음에, 본 실시예에 따른 실장기판을 사용한 반도체 장치의 제조방법을 설명한다. 상술한 실장기판(40)에 형성된 각각의 배선 패턴(21)에, 반도체 칩(10)을 페이스 다운 실장한다. 예를 들면, 도 1에 도시하는 바와 같이, 이방성 도전재료(34)를 사용할 수 있다. 이방성 도전재료(34)는 반도체 칩(10)에 있어서의 전극(12)이 형성된 면에 미리 형성하여도 좋고, 실장기판(40)에 있어서의 배선(22)이 형성된 면에 미리 형성하여도 좋다. 개개의 배선 패턴(21)마다 덮도록 이방성 도전재료(34)를 형성하여도 좋고, 복수의 배선 패턴(21)을 덮도록 이방성 도전재료(34)를 형성하여도 좋다.
또한, 도 1에 도시하는 바와 같이, 외부단자로 되는 도전재료(36)를 형성한다. 이렇게 하여, 실장기판(40)에 복수의 반도체 칩(10)이 실장되고, 복수의 반도체 장치(1)가 일체화된 반도체 장치 어셈블리(assembly)가 얻어진다.
다음에, 도 5에 도시하는 바와 같이, 각각의 반도체 칩(10)보다도 외측에서, 실장기판(40)을 다이 컷팅한다. 다이 컷팅 형상은 특히 한정되지 않지만, 반도체 칩(10)의 평면 형상의 닮은꼴이라도 좋다. 다이 컷팅을 위해서, 절단 지그(jig; 56, 58)를 사용할 수 있다. 이렇게 하여, 반도체 장치(1)를 연속하여 제조할 수 있다.
(제 2 실시예)
도 6은 본 발명을 적용한 제 2 실시예에 따른 실장기판의 제조방법을 설명하는 도면이다. 본 실시예에서는, 도 3에 도시하는 실장기판(40)으로부터 제 1 및 제 2 도금층(30, 32)을 제외한 구성을 구비하는 기판(42)을 준비한다. 상기 상태에서, 기판(42)에는, 적어도 1개 또는 복수의 배선 패턴(21)과, 도금 리드(44)가 형성되어 있다.
또한, 제 1 및 제 2 도금조(60, 62)에 도금액을 넣어 제 1 및 제 2 도금욕(64, 66)을 모두 준비한다. 제 1 및 제 2 도금욕(64, 66)에는, 제 1 및 제 2 양극(68, 70)이 배치되어 있다. 기판(42)은 제 1 도금욕(64)중에서 한쪽 면을 제 1 양극(68)으로 향하여 송출되고, 그 다음에, 제 2 도금욕(66)중에서 다른쪽 면을 제 2 양극(70)으로 향하여 송출된다. 또한, 기판(42)이 테이프이면, 릴·투·릴의 공정을 적용할 수 있다.
기판(42)에 형성되어 있는 도금 리드(44)를, 양극(68, 70)에 인가되는 전압보다도 낮은 전압예를 들면 GND의 음극(72)에 접속하면, 도금 리드(44) 및 이것에 접속되는 배선 패턴(21; 배선(22))과, 제 1 및 제 2 양극(68, 70) 각각의 사이에 전류가 흐른다. 이렇게 하여, 배선 패턴(21; 배선(22))에 있어서의 기판(42)과는 반대측의 면과, 관통 구멍(28)으로부터 노출하는 부분과 전기도금을 실시하여, 제 1 및 제 2 도금층(30, 32)을 형성할 수 있다.
여기서, 제 1 및 제 2 양극(68, 70)의 각각에, 다른 전압(V3, V4)을 인가하는 등으로, 각각으로부터 흐르는 전류의 전류밀도가 다르게 되어 있다. 이렇게 하는 것으로, 제 1 및 제 2 도금층(30, 32)의 두께를 다르게 할 수 있다.
이렇게 하여, 제 1 및 제 2 도금층(30, 32)가 배선 패턴(21; 배선(22))에 형성되고, 도 3에 도시하는 실장기판(40)이 얻어진다. 또한, 기판(42)이 테이프이면, 실장기판(40)은 테이프 캐리어로 된다.
또한, 본 실시예에서는, 기판(42)을 제 1 및 제 2 도금욕(64, 66)에 연속적으로 담구었지만, 각각의 담구는 공정을 별도로 행하여도 좋다. 또한, 제 1 및 제 2 도금욕(64, 66)은 동일한 금속 이온을 포함하는 경우에 한정되지 않고, 다른 금속 이온을 포함하여도 좋다. 그 경우에는, 제 1 및 제 2 도금층(30, 32)의 재료가 다르게 된다. 더욱이, 제 1 및 제 2 도금층(30, 32)의 재료 및 두께의 양쪽을 다르게 하여도 좋다.
(제 3 실시예)
도 7a 및 도 7b는 본 발명의 제 3 실시예에 따른 실장기판의 제조방법을 도시하는 도면이다. 본 실시예에서는, 도 1에 도시하는 배선 패턴(21; 배선(22))이 형성되고, 도금층(30, 32)가 형성되기 전의 기판(20)을 준비한다.
우선, 도 7a에 도시하는 바와 같이, 관통 구멍(28)내에 레지스트(80)를 충전한다. 레지스트(80)는 수지이거나 제거 가능한 테이프 등이라도 좋다. 이로써, 배선(22)에 있어서의 관통 구멍(28)내에서 노출되는 부분이 덮여진다. 그리고, 무전해 도금을 실시하면, 배선(22)에 있어서의 노출하는 면이 도금된다. 배선(22)에 있어서의 기판(20)과는 반대측의 면에 제 1 도금층(30)이 형성된다. 제 1 도금층(30)은 제 1 실시예에서 설명한 바와 같은 성질을 가진다.
다음에, 레지스트(80)를 제거하여, 도 7b에 도시하는 바와 같이, 배선(22)에 있어서의 레지스트(80)로서 덮여져 있는 부분 이외의 부분을 레지스트(82)로 덮는다. 레지스트(82)는 수지이거나 제거 가능한 테이프 등이라도 좋다. 배선(22)에 있어서의 기판(20)과는 반대측의 면의 상방은 레지스트(82)로서 덮여지고, 관통 구멍(28)내에서는 배선(22)의 일부가 노출된다. 제 1 도금층(30)은 레지스트(82)로서 덮여져 있다. 그리고, 무전해 도금을 실시하면, 배선(22)에 있어서의 노출하는 면이 도금된다. 배선(22)에 있어서의 관통 구멍(28)내에서 노출하는 부분에는, 제 2 도금층(32)이 형성된다. 제 2 도금층(32)은 제 1 실시예에서 설명한 바와 같은 성질을 가진다.
이상의 공정에 의해, 도 1에 도시하는 바와 같이, 배선(22)에 제 1 및 제 2 도금층(30, 32)이 형성된 기판(20)이 얻어지기 때문에, 이것이 실장기판이 된다. 본 실시예에서는, 제 1 및 제 2 도금층(30, 32)을 형성하는 순서는 상관 없다. 무전해 도금의 공정에서는, 같은 재료의 용액을 사용하여 다른 두께의 제 1 및 제 2 도금층(30, 32)을 형성하여도 좋고, 다른 재료의 용액을 사용하여 다른 재료로 이루어지는 제 1 및 제 2 도금층(30, 32)을 형성하여도 좋다. 더욱이, 제 1 및 제 2 도금층(30, 32)의 재료 및 두께의 양쪽을 다르게 하여도 좋다.
또한, 제 1 및 제 2 도금층(30, 32)의 적어도 두께를 바꾸는 경우는, 레지스트를 도포하지 않고서 양면의 도금층을 형성한 후에, 두께를 두껍게 하고자 하는 층과는 반대 층에 레지스트를 도포하고, 두껍게 하고자 하는 층에만 추가의 도금을 실시하며, 그 후 레지스트를 제거하여도 좋다.
(제 4 실시예)
도 8은 본 발명의 제 4 실시예에 따른 반도체 장치를 도시하는 도면이다. 반도체 장치(2)는 반도체 칩(10)과, 기판(120)을 포함한다. 반도체 칩(10)은, 제 1 실시예에서 설명한 것으로, 전극(12) 및 범프(14)을 가진다. 기판(120)에는, 복수의 관통 구멍(128)이 형성되어 있고, 형상, 두께, 재질에 대해서는 기판(20)과 동일하다.
도 9a는 도 8에 도시하는 반도체 장치의 기판 한쪽의 평면도이고, 도 9b는다른쪽의 평면도이다. 기판(120)의 한쪽 면에는, 복수의 배선(lead; 122)이 형성되고, 제 1 배선 패턴(121)을 구성하고 있다. 각각의 배선(122)에는, 랜드부(124, 126)가 형성되어 있다. 제 1 배선 패턴(121)은 제 1 실시예에서 설명한 배선 패턴(21)과 같은 구성이라도 좋다. 도 9a에 도시하는 랜드부(126)는 기판(120)에 있어서의 양면간의 전기적 도통을 도모할 수 있으면 좋고, 외부단자를 형성하는 것은 아니기 때문에, 도 1의 랜드부(26)보다도 작게 형성되어 있다.
기판(120)의 다른쪽 면에는, 복수의 배선(리드; 142)가 형성되고, 제 2 배선 패턴(141)을 구성하고 있다. 각각의 배선(142)에는, 랜드부(144, 146)가 형성되어 있다. 제 2 배선 패턴(141)은 제 1 실시예에서 설명한 배선 패턴(21)과 같은 구성이여도 좋다. 도 9b에 도시하는 한쪽의 랜드부(144)는 외부단자를 형성하기 위해서 크게 형성되어 있다. 다른쪽의 랜드부(146)는, 기판(120)의 양면간의 전기적인 도통을 도모할 수 있으면 좋고, 외부단자를 형성하는 것은 아니기 때문에, 한쪽의 랜드부(144)보다도 작게 형성되어 있다.
기판(120)에 형성된 복수의 관통 구멍(128)상을, 각각의 면에 형성되고자 하는 어느 한 배선(122, 142)이 통과한다. 배선(122, 142)의 단부가 관통 구멍(128)상에 위치하여도 좋다. 배선(122, 142)의 단부에 랜드부(126, 146)가 형성되어 있는 경우에는, 랜드부(126, 146)가 관통 구멍(128)상에 위치한다. 관통 구멍(128)에는, 도전재료(148)가 형성되어 있고, 기판(120)의 한쪽 면의 배선(122)과, 다른쪽면의 배선(142)이 전기적으로 도통하고 있다.
또한, 관통 구멍(128)과 연결되는 구멍을, 기판(120)의 양면의 배선(122, 148)의 일부 예를 들면 랜드부(126, 146)에 형성하여 두고, 상기 구멍 및 관통 구멍(128)의 내벽면에, 도금 등에 의해서 도전재료를 형성하며, 기판(120)의 양면의 배선(122, 148)을 전기적으로 도통시켜도 좋다.
도 8에 확대하여 도시하는 바와 같이, 기판(120)의 한쪽 면에 형성된 배선(122)에는 제 1 도금층(130)이 형성되고, 기판(120)의 다른쪽 면에 형성된 배선(142)에는 제 2 도금층(132)이 형성되어 있다. 제 1 및 제 2 도금층(130, 132)은, 두께 또는 재료의 적어도 한쪽에 있어서 다른 것 등에 의해 성질이 다르다. 제 1 도금층(130)은 제 1 실시예에서 설명한 제 1 도금층(30)과 같은 성질을 가지고, 제 2 도금층(132)은, 제 1 실시예에서 설명한 제 2 도금층(32)과 같은 성질을 가진다. 즉, 제 1 도금층(130)은, 수지와의 밀착성에 적합하며, 제 2 도금층(132)은, 도전재료와의 접합성에 적합하다.
반도체 칩(10)은 기판(120)에 대하여 페이스 다운 실장된다. 반도체 칩(10)의 범프(14)와, 기판(120)의 한쪽 면에 형성된 배선(122)이 전기적으로 접속된다. 배선(122)에는, 제 1 도금층(130)이 형성되어 있기 때문에 양호한 전기적 접속이 얻어진다. 배선(122)에 랜드부(124, 126)가 형성되는 경우에는, 한쪽의 랜드부(124)와 범프(14)가 전기로 접속된다. 전기적 접속의 수단으로서, 수지로 이루어지는 접착제에 도전입자가 함유되어 이루어지는 이방성 도전재료(34)를 사용하여도 좋다. 그 경우에는, 도전입자가 배선(122)과 범프(14) 사이에 개재되어 전기적인 도통이 도모된다. 이방성 도전재료(34)는 이방성 도전막 또는 이방성 도전 접착제라도 좋다.
이방성 도전재료(34)가 사용되는 경우에는, 이것에 의해서 배선(122)에 있어서의 기판(120)과의 접착면과의 비접촉면이 덮여진다. 이방성 도전재료(34)가 사용되지 않는 경우에는, 언더필재 등의 수지에 의해서, 배선(122)에 있어서의 기판(120)과의 비접착면을 덮는다. 배선(122)을 덮는 재료는, 기판(120)의 한쪽 면의 전면을 덮어도 좋다. 배선(122)에 형성된 제 1 도금층(130)은 수지와의 밀착성에 적합하기 때문에, 배선(122)위에 형성되는 수지가 박리하기 어렵게 되어 있다.
기판(120)의 다른쪽 면에 형성된 배선(142)에는, 도전재료(136)가 형성되어 있다. 상세하게는, 도전재료(136)는 제 2 도금층(132)상에 형성되어 있다. 도전재료(136)는 외부단자를 구성한다. 제 2 도금층(132)이 도전재료와의 접합성에 적합하기 때문에, 도전재료(136)와 제 2 도금층(132)의 양호한 전기적 접속이 얻어진다. 상기 도전재료(136)는 땜납 볼인 것이 많지만, 도금, 도전수지 등의 도전성 돌기라도 좋다.
이 때, 제 2 도금층(132)측의 외부단자의 형성 장소 이외를, 레지스트로 덮어도 좋다. 이렇게 하면, 예를 들면 외부단자를 땜납으로 형성할 때, 외부단자의 형성 장소 이외에서 땜납이 젖어 넓어지지 않고, 땜납에 의한 외부단자의 높이 및 위치 정밀도의 적어도 한쪽을 유지할 수 있다.
도 8에 있어서, 기판(120)의 양면에 제 1 및 제 2 배선 패턴(121, 141)을 형성하고, 또한, 제 1 및 제 2 도금층(130, 132)을 형성하는 것으로, 실장기판이 얻어진다. 상기 실장기판의 제조방법으로서, 도 4에 도시하는 방법을 적용할 수 있다. 즉, 기판(120)의 한쪽 면을 제 1 양극(50)으로 향하고, 기판(120)의 다른쪽 면을 제 2 양극(52)으로 향하며, 제 1 실시예에서 설명한 바와 같은 방법을 적용하여, 성질이 다른 제 1 및 제 2 도금층(130, 132)을 형성할 수 있다.
또는, 상기 실장기판의 제조방법으로서, 도 6에 도시하는 방법을 적용할 수 있다. 즉, 기판(120)의 한쪽 면을 제 1 양극(68)로 향하고, 기판(120)의 다른쪽 면을 제 2 양극(70)으로 향하며, 제 2 실시예에서 설명한 바와 같은 방법을 적용하여, 성질이 다른 제 1 및 제 2 도금층(130, 132)을 형성할 수 있다.
또는, 상기 실장기판의 제조방법으로서, 도 7a 및 도 7b에 도시하는 방법을 적용할 수 있다. 즉, 기판(120)의 한쪽 면에 형성된 제 1 배선 패턴(121)을 제 1 레지스트로 덮어 무전해 도금을 실시하고, 그 레지스트를 제거하여, 기판(120)의 다른쪽 면에 형성된 제 2 배선 패턴(141)을 제 2 레지스트로 덮어 무전해 도금을 실시하여도 좋다. 상기의 경우에는, 제 3 실시예에서 설명한 방법이 적용된다.
(제 5 실시예)
도 10은 본 발명의 제 5 실시예에 따른 반도체 장치를 도시하는 도면이다.
반도체 장치(3)는, 반도체 칩(10)과, 기판(220)을 포함한다. 반도체 칩(10)은 제 1 실시예에서 설명한 것으로, 전극(12) 및 범프(14)를 가진다. 기판(220)에는, 복수의 관통 구멍(228)이 형성되어 있고, 형상, 두께, 재질에 대해서는 기판(20)과 동일하다. 기판(220)에는, 배선 패턴(221)을 구성하는 복수의 배선(22)이 형성되어 있다. 배선 패턴(221) 및 배선(222)은 제 1 실시예에서 설명한 배선 패턴(21) 및배선(22)과 같은 구성이라도 좋다. 또한, 배선(222)은 관통 구멍(228)상을 통과한다.
본 실시예에서는, 도 10에 확대하여 도시하는 바와 같이, 제 1 및 제 2 도금층(230, 232)이, 배선 패턴(222)에 있어서의 기판(220)과는 반대측의 면에 형성되어 있다. 그 이외의 구성은, 제 1 실시예와 같은 구성을 적용할 수 있고, 같은 구성에는 도 10에도 같은 부호를 붙이고 있다. 또한, 도 10에는 도시되어 있지 않지만, 배선(222)에 있어서의 관통 구멍(228)내에서 노출하는 부분에, 외부단자로 되는 도전재료(36)를 형성하기 위해서, 도 1에 도시하는 제 1 도금층(32)과 같은 성질의 도금층을 형성하여도 좋다. 제 1 도금층(230)은 수지와의 밀착성에 적합하며, 제 1 실시예에서 설명한 제 1 도금층(30)과 같은 구성이라도 좋다. 제 2 도금층(232)은, 도전재료와의 접합성에 적합하고, 제 1 실시예에서 설명한 제 2 도금층(32)과 같은 구성이라도 좋다.
제 1 도금층(230)은 배선 패턴(221; 배선(222)에 있어서의 수지가 접촉하는 부분(제 1 부분)에 형성되어 있고, 그 위에 형성되는 수지가 박리하지 않게 되어 있다. 이방성 도전재료(34)의 접착제가 수지의 일 예이다. 제 2 도금층(232)은 배선 패턴(221; 배선(222)에 있어서의 도전재료로서의 범프(14)와의 접합부분(제 2 부분)에 형성되어 있으며, 반도체 칩(10)과의 확실한 전기적 접속이 도모된다.
도 10에 도시하는 기판(220)에 배선 패턴(221)을 형성하고, 또한, 제 1 및 제 2 도금층(230, 232)을 형성하여, 실장기판을 얻을 수 있다.
도 11a 및 도 11b는 본 발명의 제 5 실시예에 따른 실장기판의 제조방법을설명하는 도면이다. 본 실시예에서는, 도 10에 도시하는 배선 패턴(221; 배선(222)이 형성되고, 제 1 및 제 2 도금층(23O, 232)이 형성되기 전의 기판(220)을 준비한다.
우선, 도 11a에 도시하는 바와 같이, 배선 패턴(221; 배선(222))에 있어서의 수지가 접촉하는 부분(제 1 부분)을 노출시키고, 배선 패턴(221; 배선(222))상에 레지스트(240)를 형성한다. 레지스트(240)는 도전재료와의 접합부분(제 2 부분)을 제외하고 형성된다. 또한, 관통 구멍(228)내에도 레지스트(24))를 충전하여도 좋다. 레지스트(240)는, 수지이더라도 제거 가능한 테이프 등이라도 좋다. 그리고, 무전해 도금을 실시하면, 배선(222)에 있어서의 노출되는 면이 도금된다. 예를 들면, 배선(222)에 있어서의 기판(20)과는 반대측의 면이고, 수지와의 접촉부분(제 1 부분)에 제 1 도금층(230)이 형성된다.
다음에, 레지스트(240)를 제거하고, 도 11b에 도시하는 바와 같이, 배선(222)에 있어서의 수지가 접촉하는 부분(제 1 부분)을 레지스트(242)로 덮는다. 레지스트(242)는, 수지이더라도 제거 가능한 테이프 등이라도 좋다. 관통 구멍(228)내에서는 배선(222)의 일부를 노출시켜도 좋다. 또한, 제 1 도금층(230)은 레지스트(242)로서 덮여져 있다. 그리고, 무전해 도금을 실시하면, 배선(222)에 있어서의 노출되는 면이 도금된다. 배선(222)에 있어서의 범프(14)와의 접합부분(제 2 부분)에는, 제 2 도금층(232)이 형성된다. 또한, 배선(222)에 있어서의 관통 구멍(228)내에서 노출하는 부분에도, 동일한 도금층을 형성하여도 좋다.
또한, 배선 패턴(221) 전면에 도금을 실시하고, 필요 부분 이외에, 예를 들면 제 2 부분 및 관통 구멍(228)내 이외를 레지스트로 덮은 후, 추가의 도금을 실시하면, 필요 부분에만 필요한 두께 및 종류의 도금을 실시할 수 있다.
이상의 공정에 의해, 배선(222)에 제 1 및 제 2 도금층(230, 232)이 형성된 기판(220)이 얻어지기 때문에, 이것이 실장기판으로 된다. 본 실시예에서는, 제 1 및 제 2 도금층(230, 232)을 형성하는 순서는 상관 없다. 또한, 제 1 및 제 2 도금층(230, 232)을 형성하는 무전해 도금의 공정에서는, 동일한 재료의 용액을 사용하는 경우에 한정되지 않고, 다른 재료의 용액을 사용하여도 좋다. 그 경우에는, 제 1 및 제 2 도금층(230, 232)의 재료가 다르게 된다. 더욱이, 제 1 및 제 2 도금층(230, 232)의 재료 및 두께의 양쪽을 다르게 하여도 좋다.
도 12에는, 본 실시예에 따른 반도체 장치(1)를 실장한 회로기판(10O0)이 도시되어 있다. 회로기판(1000)에는 예를 들면 글래스 에폭시 기판 등의 유기계 기판을 사용하는 것이 일반적이다. 회로기판(1000)에는 예를 들면 구리로 이루어지는 배선 패턴(1100)이 원하는 회로가 되도록 형성되어 있고, 그 배선 패턴과 반도체 장치(1)의 외부단자(36)를 기계적으로 접속하는 것으로 그것들의 전기적 도통을 도모한다.
그리고, 본 발명을 적용한 반도체 장치(1)를 가지는 전자기기(1200)로서, 도 13에는, 노트형 퍼스널 컴퓨터가 도시되어 있다.
또한, 상기 본 발명의 구성 요건 「반도체 칩」을 「전자소자」로 교체하여, 반도체 칩과 같이 전자소자(능동소자이든 수동소자이든 상관 없다)를, 기판에 실장하여 전자부품을 제조할 수도 있다. 상기 전자소자를 사용하여 제조되는 전자부품으로서, 예를 들면, 저항기, 콘덴서, 코일, 발진기, 필터, 온도 센서, 서미스터(thermistor), 배리스터(varistor), 볼륨 또는 퓨즈 등이 있다.

Claims (53)

  1. 복수의 관통 구멍이 형성된 기판과,
    상기 관통 구멍상을 통과하여 상기 기판에 형성된 배선 패턴과,
    상기 배선 패턴에서의 상기 기판측과는 반대측의 면에 형성된 제 1 도금층과, 상기 배선 패턴에서의 상기 기판측의 면으로서 상기 관통 구멍내에 형성된 제 2 도금층과,
    상기 기판에 탑재되어 상기 제 1 도금층에 전기적으로 접속된 반도체 칩과,
    상기 제 1 도금층상에 형성된, 상기 기판과 상기 반도체 칩을 접착하기 위한 접착제와,
    상기 제 2 도금층상에 형성되는 도전재료를 포함하고,
    상기 제 1 도금층은 상기 접착제와의 밀착성에 적합한 특성을 가지고,
    상기 제 2 도금층은 상기 도전재료와의 접합성에 적합한 특성을 가지는 반도체 장치.
  2. 기판과,
    상기 기판의 한쪽 면에 형성된 제 1 배선 패턴과, 상기 제 1 배선 패턴에 전기적으로 접속되어 상기 기판의 다른쪽 면에 형성된 제 2 배선 패턴과,
    상기 제 1 배선 패턴에서의 상기 기판측과는 반대측의 면에 형성된 제 1 도금층과, 상기 제 2 배선 패턴에서의 상기 기판측과는 반대측의 면에 형성된 제 2 도금층과,
    상기 기판에 탑재되어 상기 제 1 도금층에 전기적으로 접속된 반도체 칩과,
    상기 제 1 도금층상에 형성된, 상기 기판과 상기 반도체 칩을 접착하기 위한 접착제와,
    상기 제 2 도금층상에 형성된 도전재료를 포함하고,
    상기 제 1 도금층은 상기 접착제와의 밀착성에 적합한 특성을 가지고,
    상기 제 2 도금층은 상기 도전재료와의 접합성에 적합한 특성을 가지는 반도체 장치.
  3. 기판과,
    상기 기판에 형성된 배선 패턴과,
    상기 배선 패턴에서의 상기 기판측과는 반대측의 면 중 제 1 부분에 형성된 제 1 도금층과,
    상기 배선 패턴에서의 상기 기판측과는 반대측의 면 중 제 2 부분에 형성된 제 2 도금층과,
    상기 제 2 도금층상에 형성된 도전재료와,
    상기 기판에 탑재되어 상기 도전재료에 전기적으로 접속된 반도체 칩과,
    상기 제 1 도금층상에 형성된, 상기 기판과 상기 반도체 칩을 접착하기 위한 접착제를 포함하고,
    상기 제 1 도금층은 상기 접착제와의 밀착성에 적합한 특성을 가지고,
    상기 제 2 도금층은 상기 도전재료와의 접합성에 적합한 특성을 가지는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 도금층은 상기 접착제의 분자가 투과하여 상기 배선 패턴의 분자와 화학적으로 결합할 수 있는 정도로 얇게 형성되어 있는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제 1 도금층은 상기 접착제의 분자가 투과하여 상기 배선 패턴의 분자와 화학적으로 결합할 수 있는 정도로 얇게 형성되어 있는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 제 1 도금층은 상기 접착제의 분자가 투과하여 상기 배선 패턴의 분자와 화학적으로 결합할 수 있는 정도로 얇게 형성되어 있는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 2 도금층은 상기 도전재료와 동일한 재료로 형성되어 있는 반도체 장치.
  8. 제 2 항에 있어서,
    상기 제 2 도금층은 상기 도전재료와 동일한 재료로 형성되어 있는 반도체 장치.
  9. 제 3 항에 있어서,
    상기 제 2 도금층은 상기 도전재료와 동일한 재료로 형성되어 있는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 접착제는 도전입자를 함유하여 이방성 도전재료를 구성하고,
    상기 반도체 칩은 상기 이방성 도전재료를 개재시켜 페이스 다운 실장되어 있는 반도체 장치.
  11. 제 2 항에 있어서,
    상기 접착제는 도전입자를 함유하여 이방성 도전재료를 구성하고,
    상기 반도체 칩은 상기 이방성 도전재료를 개재시켜 페이스 다운 실장되어 있는 반도체 장치.
  12. 제 3 항에 있어서,
    상기 접착제는 도전입자를 함유하여 이방성 도전재료를 구성하고,
    상기 반도체 칩은 상기 이방성 도전재료를 개재시켜 페이스 다운 실장되어 있는 반도체 장치.
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  22. 제 1 항, 제 4 항, 제 7 항, 제 10 항중 어느 한 항에 기재된 반도체 장치가 탑재된 회로기판.
  23. 제 2 항, 제 5 항, 제 8 항, 제 11 항중 어느 한 항에 기재된 반도체 장치가 탑재된 회로기판.
  24. 제 3 항, 제 6 항, 제 9 항, 제 12 항 중 어느 한 항에 기재된 반도체 장치가 탑재된 회로기판.
  25. 제 1 항, 제 4 항, 제 7 항, 제 10 항중 어느 한 항에 기재된 반도체 장치를 구비하는 전자기기.
  26. 제 2 항, 제 5 항, 제 8 항, 제 11 항중 어느 한 항에 기재된 반도체 장치를 구비하는 전자기기.
  27. 제 3 항, 제 6 항, 제 9 항, 제 12 항중 어느 한 항에 기재된 반도체 장치를 구비하는 전자기기.
  28. 복수의 관통 구멍이 형성되고, 상기 관통 구멍상을 통과하여 배선 패턴이 형성된 기판을 도금욕에 담그고, 상기 배선 패턴을 음극에 전기적으로 접속하며, 상기 기판에 있어서의 상기 배선 패턴이 형성된 면으로 향하여 제 1 양극을 배치하고, 상기 기판에서의 상기 배선 패턴과는 반대측의 면으로 향하여 제 2 양극을 배치하며, 상기 제 1 및 제 2 양극과 상기 음극 사이에서 다른 전류밀도의 전류를 흘리는 공정을 포함하고,
    상기 제 1 양극으로부터의 전류에 의해서, 제 1 도금층을 상기 배선 패턴상에 형성하며,
    상기 제 2 양극으로부터의 전류에 의해서, 제 2 도금층을, 상기 배선 패턴에 서의 상기 기판측의 면으로서 상기 관통 구멍내에 형성하는 실장기판의 제조방법.
  29. 복수의 관통 구멍이 형성되고, 상기 관통 구멍상을 통과하여 배선 패턴이 형성된 기판을 제 1 도금욕에 담그고, 상기 배선 패턴을 음극에 전기적으로 접속하며, 상기 기판에서의 상기 배선 패턴이 형성된 면으로 향하여 제 1 양극을 배치하여 전류를 흘리는 것으로 전기 도금을 실시하고, 제 1 도금층을 상기 배선 패턴상에 형성하는 공정과,
    상기 기판을 제 2 도금욕에 담그고, 상기 배선 패턴을 음극에 전기적으로 접속하며, 상기 기판에서의 상기 배선 패턴과는 반대측의 면으로 향하여 제 2 양극을 배치하여, 상기 제 1 양극에서의 전류와는 다른 전류 밀도의 전류를 흘리는 것으로 전기도금을 실시하고, 제 2 도금층을 상기 배선 패턴에서의 상기 기판측의 면으로서 상기 관통 구멍내에 형성하는 공정을 포함하는 실장기판의 제조방법.
  30. 삭제
  31. 한쪽 면에 제 1 배선 패턴이 형성되고, 다른쪽 면에 상기 제 1 배선 패턴에전기적으로 접속되는 제 2 배선 패턴이 형성된 기판을 도금욕에 담그고, 상기 제 1 및 제 2 배선 패턴을 음극에 전기적으로 접속하며, 상기 제 1 배선 패턴으로 향하여 제 1 양극을 배치하고, 상기 제 2 배선 패턴에 향하여 제 2 양극을 배치하며, 상기 제 1 및 제 2 양극과 상기 음극 사이에서 다른 전류 밀도의 전류를 흘리는 공정을 포함하고,
    상기 제 1 양극으로부터의 전류에 의해서, 제 1 도금층을 상기 제 1 배선 패턴상에 형성하며,
    상기 제 2 양극으로부터의 전류에 의해서, 제 2 도금층을 상기 제 2 배선 패턴상에 형성하는 실장기판의 제조방법.
  32. 한쪽 면에 제 1 배선 패턴이 형성되고, 다른쪽 면에 상기 제 1 배선 패턴에 전기적으로 접속되는 제 2 배선 패턴이 형성된 기판을 제 1 도금욕에 담그며, 상기 제 1 배선 패턴을 음극에 전기적으로 접속하고, 상기 제 1 배선 패턴으로 향하여 제 1 양극을 배치하여 전류를 흘리는 것으로 전기도금을 실시하며, 제 1 도금층을 상기 제 1 배선 패턴상에 형성하는 공정과,
    상기 기판을 제 2 도금욕에 담그고, 상기 제 2 배선 패턴을 음극에 전기적으로 접속하며, 상기 제 2 배선 패턴에 향하여 제 2 양극을 배치하여, 상기 제 1 양극에서의 전류와는 다른 전류 밀도의 전류를 흘리는 것으로 전기도금을 실시하고, 제 2 도금층을, 상기 제 2 배선 패턴상에 형성하는 공정을 포함하는 실장기판의 제조방법.
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  40. 삭제
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  42. 제 28 항에 있어서,
    상기 제 1 도금층을 그 위에 형성되는 접착제의 분자가 투과하여 상기 배선 패턴의 분자와 화학적으로 결합할 수 있는 정도로 얇게 형성하는 실장기판의 제조방법.
  43. 제 29 항에 있어서,
    상기 제 1 도금층을 그 위에 형성되는 접착제의 분자가 투과하여 상기 배선 패턴의 분자와 화학적으로 결합할 수 있는 정도로 얇게 형성하는 실장기판의 제조방법.
  44. 삭제
  45. 제 31 항에 있어서,
    상기 제 1 도금층을 그 위에 형성되는 접착제의 분자가 투과하여 상기 배선 패턴의 분자와 화학적으로 결합할 수 있는 정도로 얇게 형성하는 실장기판의 제조방법.
  46. 제 32 항에 있어서,
    상기 제 1 도금층을 그 위에 형성되는 접착제의 분자가 투과하여 상기 배선 패턴의 분자와 화학적으로 결합할 수 있는 정도로 얇게 형성하는 실장기판의 제조방법.
  47. 삭제
  48. 삭제
  49. 제 29 항에 있어서,
    상기 제 2 도금층을 그 위에 형성되는 도전재료와 동일한 재료로 형성하는 실장기판의 제조방법.
  50. 삭제
  51. 제 32 항에 있어서,
    상기 제 2 도금층을 그 위에 형성되는 도전재료와 동일한 재료로 형성하는 실장기판의 제조방법.
  52. 삭제
  53. 삭제
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