JPH1074859A

JPH1074859A - Ｑｆｎ半導体パッケージ

Info

Publication number: JPH1074859A
Application number: JP22977996A
Authority: JP
Inventors: Shuichi Furuichi; 修一古市
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1996-08-30
Filing date: 1996-08-30
Publication date: 1998-03-17

Abstract

(57)【要約】【課題】有機系基板１０の一方の面Ａに形成され、半
導体チップと電気的に接続可能に形成された、第一の金
メッキ層２１を表面に有するボンディング回路１１と、
上記基板１０の端面に窪んで形成され、第二の金メッキ
層２２を表面に有する半円筒状の実装用端子１２であっ
て、上記ボンディング回路１１と電気的に接続されると
共に、母基板に実装して半田で接続可能に形成された実
装用端子１２とを備えるＱＦＮ半導体パッケージにおい
て、母基板に実装するとき半田の付着性が優れた実装が
可能な半導体装置を製造することができる、半導体パッ
ケージを提供する。【解決手段】実装用端子１２の表面に形成された第二
の金メッキ層２２の厚みが、０．０２〜０．９μｍであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
に使用されるＱＦＮ（Quad Flat Non-leaded package）
半導体パッケージに関するものである。

【０００２】

【従来の技術】電子部品として、ＤＩＰ半導体装置と呼
ばれるような穴挿入タイプの半導体装置や、ＱＦＰ半導
体装置と呼ばれるような表面実装タイプの半導体装置
等、母基板（半導体装置を実装するプリント配線板）に
実装するための針状の端子を有する電子部品が汎用され
ている。

【０００３】また、近年の半導体装置の高機能化に伴
い、ＱＦＮ（Quad Flat Non-leaded package）半導体装
置と呼ばれる半導体装置のように、針状の端子を有さ
ず、半導体装置の端面に、半円筒状に窪んだ実装用端子
を形成し、その半円筒状に窪んだ実装用端子に半田付け
することにより、母基板に実装するようにした半導体装
置が実用化されている。

【０００４】このＱＦＮ半導体装置は、図２に示すよう
に、基板３０の一方の面に形成され、半導体チップと電
気的に接続可能に形成されたボンディング回路３１と、
基板３０の端面に窪んで形成され、ボンディング回路３
１と電気的に接続されると共に、母基板に実装して半田
で接続可能に形成された半円筒状の実装用端子３２と、
基板３０の他方の面のうち、実装用端子３２を除く表面
に形成され、母基板に実装するとき半田の付着を防止可
能に形成された保護層３３を備えたＱＦＮ半導体パッケ
ージを用いて、半導体素子を実装した後、封止剤で封止
して製造されている。

【０００５】このＱＦＮ半導体装置を母基板に実装する
場合には、保護層３３を形成した基板３０の面を母基板
に接するように配置した後、半田を供給し、半円筒状の
実装用端子３２の窪んだ空洞部分が、半田でほぼ埋まる
ようにして母基板との接触面積を拡大し、信頼性の高い
接続を行うようにしている。

【０００６】なお、ボンディング回路３１は、半導体素
子を実装するとき、金線等のボンディングワイヤーと接
着するのに適するように、一般に金メッキ層が表面に形
成されている。また、実装用端子３２も、半田の付着性
及び半田上がり性が向上するように、一般に金メッキ層
が表面に形成されている。

【０００７】しかし、表面に金メッキ層を形成して半田
の付着性を向上させた実装用端子３２を備えた半導体装
置の場合であっても、母基板に実装するとき、半田の付
着性が不十分となって実装用端子３２の窪んだ空洞部分
が、半田で埋まらない場合があり、その結果、半田接続
部の熱サイクル信頼性が低くなる場合があるという問題
があった。

【０００８】そのため、母基板に実装するとき半田の付
着性が優れた実装が可能な半導体装置を製造することが
できる、ＱＦＮ半導体パッケージが求められている。

【０００９】

【発明が解決しようとする課題】本発明は、上記問題点
を改善するために成されたもので、その目的とするとこ
ろは、有機系基板の一方の面に形成され、半導体チップ
と電気的に接続可能に形成された、第一の金メッキ層を
表面に有するボンディング回路と、上記基板の端面に窪
んで形成され、第二の金メッキ層を表面に有する半円筒
状の実装用端子であって、上記ボンディング回路と電気
的に接続されると共に、母基板に実装して半田で接続可
能に形成された実装用端子とを備えるＱＦＮ半導体パッ
ケージであって、母基板に実装するとき半田の付着性が
優れた実装が可能な半導体装置を製造することができ
る、半導体パッケージを提供することにある。

【００１０】

【課題を解決するための手段】本発明の請求項１に係る
ＱＦＮ半導体パッケージは、有機系基板の一方の面に形
成され、半導体チップと電気的に接続可能に形成され
た、第一の金メッキ層を表面に有するボンディング回路
と、上記基板の端面に窪んで形成され、第二の金メッキ
層を表面に有する半円筒状の実装用端子であって、上記
ボンディング回路と電気的に接続されると共に、母基板
に実装して半田で接続可能に形成された実装用端子とを
備えるＱＦＮ半導体パッケージにおいて、実装用端子の
表面に形成された第二の金メッキ層の厚みが、０．０２
〜０．９μｍであることを特徴とする。

【００１１】本発明の請求項２に係るＱＦＮ半導体パッ
ケージは、請求項１記載のＱＦＮ半導体パッケージにお
いて、実装用端子の表面に形成された第二の金メッキ層
が、ニッケルメッキ層の上に接着して形成されているこ
とを特徴とする。

【００１２】本発明の請求項３に係るＱＦＮ半導体パッ
ケージは、請求項１又は請求項２記載のＱＦＮ半導体パ
ッケージにおいて、第一の金メッキ層及び第二の金メッ
キ層が、メッキする際に同時に形成されて成ることを特
徴とする。

【００１３】本発明によると、実装用端子の表面に形成
された第二の金メッキ層の厚みを、０．０２〜０．９μ
ｍとなるよう形成しているため、実装用端子の窪んだ空
洞部分に半田が埋まりやすく、このＱＦＮ半導体パッケ
ージを用いると、母基板に実装するとき半田の付着性が
優れた実装が可能な半導体装置が得られる。

【００１４】

【発明の実施の形態】本発明に係るＱＦＮ半導体パッケ
ージを図面に基づいて説明する。図１は本発明に係るＱ
ＦＮ半導体パッケージの一実施の形態の構造を説明する
図であり、（ａ）は斜視図、（ｂ）は断面図である。

【００１５】本発明に係るＱＦＮ半導体パッケージは、
図１に示すように、有機系基板１０の一方の面Ａに形成
され、半導体チップと電気的に接続可能に形成されたボ
ンディング回路１１と、基板１０の端面に窪んで形成さ
れ、上記ボンディング回路１１と電気的に接続されると
共に、母基板に実装して半田で接続可能に形成された半
円筒状の実装用端子１２を有する。また、基板１０の他
方の面Ｂには、母基板に実装するとき半田の付着を防止
可能に形成された保護層１３が、実装用端子１２を除く
表面に形成されている。

【００１６】なお、本発明の半円筒状とは、円筒を１／
２に割った形状のみを表すものではなく、円筒の一部が
欠けている形状を表している。また、実装用端子１２と
ボンディング回路１１の接続は、基板１０の一方の面Ａ
に形成された導体により接続されているものに限定する
ものではなく、基板１０に貫通して形成されたスルホー
ル導体部を経由して接続されていてもよく、基板１０の
内部に形成された導体を経由して接続されていてもよ
い。

【００１７】なお、本発明に係るＱＦＮ半導体パッケー
ジは、保護層１３が基板１０の他方の面Ｂのうち、実装
用端子１２を除く表面全面に形成されているものに限定
するものではなく、保護層１３が基板１０の他方の面Ｂ
に形成された実装用端子１２を除く導体の部分の表面の
みに形成される場合のように、半田の付着を防止可能に
形成されていればよく、また、基板１０の他方の面Ｂに
は、実装用端子１２以外の導体が形成されていない場合
には、形成していなくてもよい。

【００１８】なお、この保護層１３としては、一般に永
久レジストと呼ばれるレジストが使用でき、このレジス
トをシート状として基板１０に熱圧着した後、不要な部
分を除去し、次いで硬化して形成する方法や、液状レジ
ストを印刷法等により塗布した後硬化して形成する方法
等により形成される。

【００１９】そして、ボンディング回路１１の表面に
は、第一の金メッキ層２１が形成されており、実装用端
子１２の表面には、第二の金メッキ層２２が形成されて
いる。なお、実装用端子１２の表面に形成された第二の
金メッキ層２２の厚みが、０．０２〜０．９μｍである
ことが重要である。０．９μｍを越える場合、及び０．
０２μｍ未満の場合は、半田の付着性が不十分となって
実装用端子１２の窪んだ空洞部分が、半田で埋まらない
場合がある。これは厚みが０．９μｍを越える場合、金
と半田が融合して合金となりやすく、そしてこの合金は
金と比べて半田流れ性が高いために、合金となった場合
に実装用端子１２から母基板に半田が流れてしまい、実
装用端子１２の半田の付着性が低下すると考えられる。
また、０．０２μｍ未満の場合は、この半導体パッケー
ジを製造する金メッキ工程のばらつきで金メッキ層２２
が部分的に形成されない部分が発生し、半田の付着性が
不十分となると考えられる。

【００２０】なお、この第二の金メッキ層２２を形成す
る方法としては特に限定するものではなく、一般にソフ
ト金メッキと呼ばれる金の含有率が９９．９９％程度と
高く、硬さが柔らかい金メッキを形成してもよく、ま
た、一般にハード金メッキと呼ばれる金の含有率が９
９．５％程度と低く、硬さが硬い金メッキを形成しても
よい。なお、ボンディング回路１１の表面に形成された
第一の金メッキ層２１は、ソフト金メッキが一般に用い
られる。そのため、第二の金メッキ層２２をソフト金メ
ッキで形成するようにし、かつ、第一の金メッキ層２１
及び第二の金メッキ層２２を、メッキする際に一回のメ
ッキで同時に形成するようにすると、メッキ工程の生産
性が優れ好ましい。なお、一回のメッキで同時に形成す
る場合には、ボンディング回路１１と半導体チップの接
続信頼性を高めるために、金メッキ層（２１、２２）の
厚みを、０．０２〜０．９μｍの範囲内で、厚めに形成
すると好ましい。

【００２１】なお、実装用端子１２は、第二の金めっき
層２２のみで形成されているものではなく、金以外の導
体の表面に金の層が形成されているものである。なお、
ニッケルメッキ層の上に接着して第二の金メッキ層２２
が形成されていると、金メッキの析出性が安定するため
接続信頼性が特に優れ好ましい。また、ニッケルメッキ
層も、銅メッキ層又は銅箔等、銅を基礎としてその基礎
の上に接着して形成されていると、電気的信頼性が優れ
好ましい。

【００２２】

【実施例】

（実施例１）大きさ５０×５０ｃｍ、銅箔を除く厚み
１．６ｍｍの両面ガラス基材ポリイミド樹脂銅張積層板
［松下電工株式会社製、商品名Ｒ−４７８５、銅箔厚
み１８μｍ］を基板として用いた。そして、その基板の
実装用端子を形成しようとする部分に直径１．１ｍｍの
基板を貫通する円筒状の穴をあけた後、銅メッキを行っ
てその円筒状の穴の内壁及び基板の銅箔の表面に銅メッ
キ層を１０μｍ形成した。次いで、ドライフィルムレジ
ストで銅メッキ層を残したい部分をマスクした後、基板
表面の銅箔及び銅メッキ層をエッチングし、一方の面に
は、半導体パッケージが完成したときには、ボンディン
グ回路の一部となる導体等を形成し、実装用端子を形成
しようとする部分には、基板を貫通する円筒状の導体を
形成した基板を得た。

【００２３】次いで、円筒状の導体の中央部分を機械加
工することにより、半円筒状に削り取って、基板の端面
の半円筒状に窪んだ部分に、半円筒状の実装用端子の一
部となる導体を形成し、基板の一方の面には、ボンディ
ング回路の一部となる導体を形成した基板を得た。

【００２４】次いで、半円筒状の実装用端子の一部とな
る導体、及びボンディング回路の一部となる導体以外の
基板の表面をドライフィルムレジストでマスクした後、
半円筒状の実装用端子の一部となる導体、及びボンディ
ング回路の一部となる導体の表面に、ワット浴を用いて
ニッケルメッキを１５μｍ形成した。

【００２５】次いで、基板の表面をドライフィルムレジ
ストでマスクしたまま、電気金メッキ浴［日本高純度化
学社製、商品名テンペレジスト−ＥＸ］を用いて、電
流密度０．１Ａ／平方ｄｍ、処理時間３０秒の条件で金
メッキを行い、実装用端子の一部となる導体、及びボン
ディング回路の一部となる導体の表面に金メッキ層を形
成して、実装用端子とボンディング回路を完成した。

【００２６】次いで、ドライフィルムレジストを剥離し
た後、基板のボンディング回路を形成した面と反対の面
のうち、実装用端子の部分を除く表面にソルダーレジス
トを２０μｍ塗布し、次いで、加熱硬化させて保護層を
形成してＱＦＮ半導体パッケージを得た。

【００２７】なお、実装用端子の表面に形成した金メッ
キ層の厚みを、蛍光Ｘ線膜厚計で測定したところ、０．
０３μｍであった。

【００２８】（実施例２）金メッキの条件を、電流密度
０．３Ａ／平方ｄｍ、処理時間２分３０秒の条件とした
こと以外は、実施例１と同様にしてＱＦＮ半導体パッケ
ージを得た。なお、形成した金メッキ層の厚みを、実施
例１と同様にして測定したところ、０．４μｍであっ
た。

【００２９】（実施例３）金メッキの条件を、電流密度
０．３Ａ／平方ｄｍ、処理時間４分の条件としたこと以
外は、実施例１と同様にしてＱＦＮ半導体パッケージを
得た。なお、形成した金メッキ層の厚みを、実施例１と
同様にして測定したところ、０．８μｍであった。

【００３０】（比較例１）金メッキの条件を、電流密度
０．３Ａ／平方ｄｍ、処理時間５分３０秒の条件とした
こと以外は、実施例１と同様にしてＱＦＮ半導体パッケ
ージを得た。なお、形成した金メッキ層の厚みを、実施
例１と同様にして測定したところ、１．１μｍであっ
た。

【００３１】（評価、結果）実施例１〜３及び比較例１
で得られたＱＦＮ半導体パッケージの半田付着性を測定
した。その測定方法は、ボンディング回路に半導体素子
を接着した後、封止樹脂で封止して半導体装置を得た。
次いで、半田ペーストを印刷した母基板の上に、そのＱ
ＦＮ半導体装置を、保護層を形成した面を母基板に接す
るように配置した後、加熱して半田を溶融させ、母基板
に半導体装置を実装した。

【００３２】実装した後の半円筒状の実装用端子の窪ん
だ空洞部分が埋まる半田の程度を各５０端子観察し、基
板の厚みのうち２／３を超える高さまで全て半田が上っ
た場合を◎とし、１／３〜２／３の高さまで半田が上っ
た端子がある場合を○とし、１／３未満の高さまでしか
半田が上らなかった端子がある場合を×とした。

【００３３】その結果は表１に示したとおり、各実施例
は比較例１と比較して半田付着性が優れていることが確
認された。

【００３４】

【表１】

【００３５】

【発明の効果】本発明に係るＱＦＮ半導体パッケージ
は、実装用端子の表面に形成された第二の金メッキ層の
厚みを、０．０２〜０．９μｍとなるよう形成している
ため、このＱＦＮ半導体パッケージを用いると、母基板
に実装するとき半田の付着性が優れた実装が可能な半導
体装置が得られる。

【図面の簡単な説明】

【図１】本発明に係るＱＦＮ半導体パッケージの一実施
の形態の構造を説明する図であり、（ａ）は斜視図、
（ｂ）は断面図である。

【図２】従来のＱＦＮ半導体パッケージの構造を説明す
る斜視図である。

【符号の説明】

１０，３０基板１１，３１ボンディング回路１２，３２実装用端子１３，３３保護層２１第一の金メッキ層２２第二の金メッキ層

Claims

【特許請求の範囲】

【請求項１】有機系基板（１０）の一方の面（Ａ）に
形成され、半導体チップと電気的に接続可能に形成され
た、第一の金メッキ層（２１）を表面に有するボンディ
ング回路（１１）と、上記基板（１０）の端面に窪んで
形成され、第二の金メッキ層（２２）を表面に有する半
円筒状の実装用端子（１２）であって、上記ボンディン
グ回路（１１）と電気的に接続されると共に、母基板に
実装して半田で接続可能に形成された実装用端子（１
２）とを備えるＱＦＮ半導体パッケージにおいて、実装
用端子（１２）の表面に形成された第二の金メッキ層
（２２）の厚みが、０．０２〜０．９μｍであることを
特徴とするＱＦＮ半導体パッケージ。
【請求項２】実装用端子（１２）の表面に形成された
第二の金メッキ層（２２）が、ニッケルメッキ層の上に
接着して形成されていることを特徴とする、請求項１記
載のＱＦＮ半導体パッケージ。
【請求項３】第一の金メッキ層（２１）及び第二の金
メッキ層（２２）が、メッキする際に同時に形成されて
成ることを特徴とする、請求項１又は請求項２記載のＱ
ＦＮ半導体パッケージ。