JP2000277652A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JP2000277652A JP2000277652A JP11116914A JP11691499A JP2000277652A JP 2000277652 A JP2000277652 A JP 2000277652A JP 11116914 A JP11116914 A JP 11116914A JP 11691499 A JP11691499 A JP 11691499A JP 2000277652 A JP2000277652 A JP 2000277652A
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- JP
- Japan
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- resin
- semiconductor package
- copper
- hole
- circuit board
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- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】 従来の半導体パッケージ基板では、半導体パ
ッケージを小さくしたり、安くすることはできない。 【解決手段】 パターン面と同一面の穴埋めし、穴埋め
部と銅を同時に薄く削ることができる高密度な半導体パ
ッケージ回路基板を使うことで、小さく安い半導体パッ
ケージが提供できる。
ッケージを小さくしたり、安くすることはできない。 【解決手段】 パターン面と同一面の穴埋めし、穴埋め
部と銅を同時に薄く削ることができる高密度な半導体パ
ッケージ回路基板を使うことで、小さく安い半導体パッ
ケージが提供できる。
Description
【0001】
【発明の属する技術分野】本発明は半導体パッケージの
構造に係わり、更に詳しくは高密度配線回路基板に実装
された半導体パッケージの構造に関するものである。
構造に係わり、更に詳しくは高密度配線回路基板に実装
された半導体パッケージの構造に関するものである。
【0002】
【従来の技術】近年、電子デバイスを高密度に実装する
ための回路基板は、回路基板の配線密度の限界により、
多層化されてきた。さらに、高密度配線と多層化を実現
するため、ビルドアップ基板が開発されている。一方、
半導体パッケージの小型化、高密度化のために開発され
たプラスティックボールグリッドアレー(以下、「PB
GA」と略す)に使われる回路基板は、ICチップのボ
ンディングの狭ピッチ化に伴い、回路基板の配線密度を
上げることで対応してきた。
ための回路基板は、回路基板の配線密度の限界により、
多層化されてきた。さらに、高密度配線と多層化を実現
するため、ビルドアップ基板が開発されている。一方、
半導体パッケージの小型化、高密度化のために開発され
たプラスティックボールグリッドアレー(以下、「PB
GA」と略す)に使われる回路基板は、ICチップのボ
ンディングの狭ピッチ化に伴い、回路基板の配線密度を
上げることで対応してきた。
【0003】図5は、従来のPBGA用基板の製造法を
示す基板の断面図である。図5(a)の基板は、PBG
AのICチップを載せる部材を示している。基材2の両
面に銅箔3がラミネートされ、基板1ができている。
示す基板の断面図である。図5(a)の基板は、PBG
AのICチップを載せる部材を示している。基材2の両
面に銅箔3がラミネートされ、基板1ができている。
【0004】図5(b)に示す穴明工程は、基板1にN
Cドリラーにより、スルーホール4が空けられる。
Cドリラーにより、スルーホール4が空けられる。
【0005】図5(c)にEL+1st銅メッキ工程
は、スルーホール4に無電解銅メッキにより基板1の上
面と下面を電気接続し、電気銅メッキにより銅を厚付
し、接続信頼性のある銅5を形成する。
は、スルーホール4に無電解銅メッキにより基板1の上
面と下面を電気接続し、電気銅メッキにより銅を厚付
し、接続信頼性のある銅5を形成する。
【0006】図5(d)に示すパターン形成工程は、銅
上に感光性ドライフィルム(以下、「DF」と略す)を
ラミネートし、さらにこのDFを露光、現像し、銅を塩
化第2銅エッチング液でエッチングし、残ったDFを剥
離することで、銅パターン7が完成する。この時、銅は
銅箔3と銅5のあわせた厚みをエッチングされ銅パター
ン7が形成される。そのため、銅の厚みが厚いため、細
密パターンを形成することができない。
上に感光性ドライフィルム(以下、「DF」と略す)を
ラミネートし、さらにこのDFを露光、現像し、銅を塩
化第2銅エッチング液でエッチングし、残ったDFを剥
離することで、銅パターン7が完成する。この時、銅は
銅箔3と銅5のあわせた厚みをエッチングされ銅パター
ン7が形成される。そのため、銅の厚みが厚いため、細
密パターンを形成することができない。
【0007】図5(e)に示すレジスト形成工程は、銅
パターン7のICとのボンディング部と外部接続端子部
を除き、ソルダーレジスト9で被覆する。
パターン7のICとのボンディング部と外部接続端子部
を除き、ソルダーレジスト9で被覆する。
【0008】図5(f)に示すNi+Auメッキ工程
は、銅パターン7のボンディング部と外部接続端子をメ
ッキで、Ni+Au8を析出させる。
は、銅パターン7のボンディング部と外部接続端子をメ
ッキで、Ni+Au8を析出させる。
【0009】図5(g)に示すフレーム形成工程は、完
成した回路基板を回路基板製造サイズよりパッケージ製
造サイズ切断し、フレーム10を形成する。
成した回路基板を回路基板製造サイズよりパッケージ製
造サイズ切断し、フレーム10を形成する。
【0010】図6は、他の従来のPBGA用基板の製造
法を示す基板の断面図である。銅メッキ後、先にスルー
ホールを熱硬化樹脂で穴埋めし、エッチングされる銅を
薄くすることで細密パターンを形成する考え方である。
図6(a)の基板、図6(b)の穴明工程および図6
(c)のEL+1st銅メッキ工程は、図5に示す工程
と同じ為、説明は省略する。図6(d)に示す熱硬化樹
脂穴埋め工程は、スクリーン印刷法で熱硬化樹脂11を
スルーホール4の内部に穴埋めし、熱硬化樹脂11を熱
硬化する。
法を示す基板の断面図である。銅メッキ後、先にスルー
ホールを熱硬化樹脂で穴埋めし、エッチングされる銅を
薄くすることで細密パターンを形成する考え方である。
図6(a)の基板、図6(b)の穴明工程および図6
(c)のEL+1st銅メッキ工程は、図5に示す工程
と同じ為、説明は省略する。図6(d)に示す熱硬化樹
脂穴埋め工程は、スクリーン印刷法で熱硬化樹脂11を
スルーホール4の内部に穴埋めし、熱硬化樹脂11を熱
硬化する。
【0011】図6(e)に示す突起平坦化工程は、スル
ーホール4より突出した熱硬化樹脂の凸部12を研磨し
て、削り落とす。
ーホール4より突出した熱硬化樹脂の凸部12を研磨し
て、削り落とす。
【0012】図6(f)に示すパターン形成工程、図6
(g)に示すレジスト形成工程、図6(h)に示すNi
+Auメッキ工程および図6(i)に示すフレーム形成
工程は、図5に示す工程と同じ為、説明は省略する。
(g)に示すレジスト形成工程、図6(h)に示すNi
+Auメッキ工程および図6(i)に示すフレーム形成
工程は、図5に示す工程と同じ為、説明は省略する。
【0013】図7に図6(d)、図6(e)に示した熱
硬化樹脂の穴埋め後と研磨後の拡大断面図を示す。図7
(a)は、熱硬化樹脂11をスルーホール4に穴埋めし
た状態を示す。スクリーン印刷法で穴埋めされた熱硬化
樹脂は、穴埋め量のコントロールが難しいため、熱硬化
樹脂がスルーホール4から飛び出し、凸部12を作った
り、スルーホール4内に凹部13を作っている。この凸
部12、凹部13は基板1の片面に混在している。
硬化樹脂の穴埋め後と研磨後の拡大断面図を示す。図7
(a)は、熱硬化樹脂11をスルーホール4に穴埋めし
た状態を示す。スクリーン印刷法で穴埋めされた熱硬化
樹脂は、穴埋め量のコントロールが難しいため、熱硬化
樹脂がスルーホール4から飛び出し、凸部12を作った
り、スルーホール4内に凹部13を作っている。この凸
部12、凹部13は基板1の片面に混在している。
【0014】図7(b)に熱硬化樹脂の凸部12を研磨
し、平坦化した後の状態を示す。凹部12に対応したス
ルーホールのショルダー部16は、熱硬化樹脂11が薄
いため、他のスルーホール4にある凸部12を研磨する
とき、同時にショルダー部16の銅5まで削られ、断線
する問題があるため、銅5を薄く削ることはできない。
そのため、銅の厚みが厚いため、細密パターンを形成す
ることができない。
し、平坦化した後の状態を示す。凹部12に対応したス
ルーホールのショルダー部16は、熱硬化樹脂11が薄
いため、他のスルーホール4にある凸部12を研磨する
とき、同時にショルダー部16の銅5まで削られ、断線
する問題があるため、銅5を薄く削ることはできない。
そのため、銅の厚みが厚いため、細密パターンを形成す
ることができない。
【0015】
【発明が解決しようとする課題】しかしながら、前述し
た回路基板を使った半導体パッケージの構造には次のよ
うな問題点がある。即ち、パターン化する銅の厚みが厚
いため、細密パターンが形成できなかった。そのため、
ICチップの多ピン化に際しては、回路基板が大きくな
り、コストが安くできなかった。また、回路基板を小さ
くして、半導体パッケージを小型化することができなか
った。
た回路基板を使った半導体パッケージの構造には次のよ
うな問題点がある。即ち、パターン化する銅の厚みが厚
いため、細密パターンが形成できなかった。そのため、
ICチップの多ピン化に際しては、回路基板が大きくな
り、コストが安くできなかった。また、回路基板を小さ
くして、半導体パッケージを小型化することができなか
った。
【0016】本発明は、上記従来の課題に鑑みなされた
ものであり、その目的は、回路基板上にICチップを搭
載する半導体パッケージにおいて、低コスト、小型化の
半導体パッケージを提供するものである。
ものであり、その目的は、回路基板上にICチップを搭
載する半導体パッケージにおいて、低コスト、小型化の
半導体パッケージを提供するものである。
【0017】
【課題を解決するための手段】上記目的を達成するため
に、一方の面と反対側の面をスルーホールで電気接続す
る回路基板上にICチップを実装する半導体パッケージ
において、前記スルーホールは、樹脂により充填されて
いるとともに、前記スルーホールから露出した前記樹脂
の表面は、前記回路基板に形成された銅パターン面とほ
ぼ同じであることを特徴とするものである。
に、一方の面と反対側の面をスルーホールで電気接続す
る回路基板上にICチップを実装する半導体パッケージ
において、前記スルーホールは、樹脂により充填されて
いるとともに、前記スルーホールから露出した前記樹脂
の表面は、前記回路基板に形成された銅パターン面とほ
ぼ同じであることを特徴とするものである。
【0018】また、前記スルーホールの側面と前記樹脂
は、ほぼ隙間のないことを特徴とするものである。
は、ほぼ隙間のないことを特徴とするものである。
【0019】また、前記樹脂の線膨張係数は、回路基板
のZ軸方向の線膨張係数とほぼ同じこと特徴とするもの
である。
のZ軸方向の線膨張係数とほぼ同じこと特徴とするもの
である。
【0020】また、前記樹脂は、有機樹脂であることを
特徴とするものである。
特徴とするものである。
【0021】また、前記有機樹脂は、UV硬化型樹脂で
あることを特徴とするものである。
あることを特徴とするものである。
【0022】また、前記樹脂は、導電性樹脂であること
を特徴とするものである。
を特徴とするものである。
【0023】また、前記導電性樹脂は、銀ペースト樹脂
であることを特徴とするものである。
であることを特徴とするものである。
【0024】また、前記導電性樹脂は、銅ペースト樹脂
であることを特徴とするものである。
であることを特徴とするものである。
【0025】また、前記銅パターンの厚みは、前記スル
ーホールに付着した銅の厚みとほぼ同じであることを特
徴とするものである。
ーホールに付着した銅の厚みとほぼ同じであることを特
徴とするものである。
【0026】また、前記銅パターンは、前記スルーホー
ルに付着した銅より覆われていることを特徴とするもの
である。
ルに付着した銅より覆われていることを特徴とするもの
である。
【0027】また、前記銅パターンの表面は、金属で覆
われていることを特徴とするものである。
われていることを特徴とするものである。
【0028】また、前記金属は、ニッケルであることを
特徴とするものである。
特徴とするものである。
【0029】また、前記回路基板は、ビルドアップ基板
のコア基板であることを特徴とするものである。
のコア基板であることを特徴とするものである。
【0030】
【発明の実施の形態】以下図面に基づいて本発明におけ
る半導体パッケージの構造について説明する。図1は本
発明の半導体パッケージの回路基板の製造工程を示す基
板の断面図である。図2は本発明の実施の形態で、半導
体パッケージの回路基板のスルーホール部を拡大した断
面図である。図3は本発明の他の実施の形態で、半導体
パッケージのビルドアップ基板のコア材に本発明の回路
基板を使ったものの断面図である。図4は本発明の半導
体パッケージの製造工程を示した断面図である。従来技
術と同一部材は同一符号で示す。
る半導体パッケージの構造について説明する。図1は本
発明の半導体パッケージの回路基板の製造工程を示す基
板の断面図である。図2は本発明の実施の形態で、半導
体パッケージの回路基板のスルーホール部を拡大した断
面図である。図3は本発明の他の実施の形態で、半導体
パッケージのビルドアップ基板のコア材に本発明の回路
基板を使ったものの断面図である。図4は本発明の半導
体パッケージの製造工程を示した断面図である。従来技
術と同一部材は同一符号で示す。
【0031】図1は、本発明の半導体パッケージの回路
基板の製造工程を示す。図1(a)、図1(b)、図1
(c)は、従来技術と同じであるため、説明を省略す
る。図1(d)に示すUV硬化型樹脂穴埋め工程は、ス
ルーホール4にUV硬化型樹脂6を印刷法で穴埋めす
る。この時、基板1の両面に凸部12が形成される。
基板の製造工程を示す。図1(a)、図1(b)、図1
(c)は、従来技術と同じであるため、説明を省略す
る。図1(d)に示すUV硬化型樹脂穴埋め工程は、ス
ルーホール4にUV硬化型樹脂6を印刷法で穴埋めす
る。この時、基板1の両面に凸部12が形成される。
【0032】なお、本発明に使用されるUV硬化型樹脂
は、例えばエポキシアクリレート樹脂である。
は、例えばエポキシアクリレート樹脂である。
【0033】図1(e)に示すUV硬化型樹脂の仮硬化
工程は、穴埋めされたUV硬化型樹脂6をUVで露光
し、硬化させるが、後工程でUV硬化型樹脂の凸部12
を平坦に削りやすくするため、UV硬化型樹脂6を仮硬
化させた状態で硬化を一旦止める。
工程は、穴埋めされたUV硬化型樹脂6をUVで露光
し、硬化させるが、後工程でUV硬化型樹脂の凸部12
を平坦に削りやすくするため、UV硬化型樹脂6を仮硬
化させた状態で硬化を一旦止める。
【0034】図1(f)に示す突起平坦化工程は、UV
硬化型樹脂6の凸部12を削ることで平坦化すると同時
に、銅5も同時に均等に削ることで、銅の厚みを均等に
薄くする。この時の銅の厚みは、スルーホール4内の銅
の厚みとほぼ同じにすることで、スルーホール4の電気
接続の信頼性を確保することが可能である。
硬化型樹脂6の凸部12を削ることで平坦化すると同時
に、銅5も同時に均等に削ることで、銅の厚みを均等に
薄くする。この時の銅の厚みは、スルーホール4内の銅
の厚みとほぼ同じにすることで、スルーホール4の電気
接続の信頼性を確保することが可能である。
【0035】図1(g)に示すUV硬化型樹脂本硬化工
程は、削り終わり残ったUV硬化型樹脂を加熱し、本硬
化させる。
程は、削り終わり残ったUV硬化型樹脂を加熱し、本硬
化させる。
【0036】図1(h)に示すパターン形成工程は、薄
くなった銅上にDFをラミネート、露光、銅エッチング
およびDF剥離をすることで、銅パターン7を形成す
る。銅厚が薄いため、高密度な配線が形成できる。
くなった銅上にDFをラミネート、露光、銅エッチング
およびDF剥離をすることで、銅パターン7を形成す
る。銅厚が薄いため、高密度な配線が形成できる。
【0037】図1(i)に示すNi+Auメッキ工程
は、銅パターン上にICとのボンディングに必要なNi
+Au8をメッキで覆う。
は、銅パターン上にICとのボンディングに必要なNi
+Au8をメッキで覆う。
【0038】なお、本明細書中に使用される用語「Ni
+Auメッキ工程」とは、Niメッキを施した後に、A
uでさらにメッキを行う工程をいう。
+Auメッキ工程」とは、Niメッキを施した後に、A
uでさらにメッキを行う工程をいう。
【0039】図1(j)に示すレジスト形成工程は、I
Cとのボンディング部と外部接続端子部を露出するよう
にソルダーレジスト9を形成する。銅パターン7の厚み
が薄いため、高信頼性が要求される半導体パッケージ用
回路基板の場合、銅パターン7全体にNi+Au8を覆
ったが、信頼性の要求が低い場合、レジスト形成工程を
Ni+Auメッキ工程の前にすることも可能である。
Cとのボンディング部と外部接続端子部を露出するよう
にソルダーレジスト9を形成する。銅パターン7の厚み
が薄いため、高信頼性が要求される半導体パッケージ用
回路基板の場合、銅パターン7全体にNi+Au8を覆
ったが、信頼性の要求が低い場合、レジスト形成工程を
Ni+Auメッキ工程の前にすることも可能である。
【0040】図1(k)に示すフレーム形成工程は、完
成した回路基板を回路基板製造サイズよりパッケージ製
造サイズに切断し、フレーム10を形成する。
成した回路基板を回路基板製造サイズよりパッケージ製
造サイズに切断し、フレーム10を形成する。
【0041】図2は本発明の半導体パッケージ用回路基
板のスルーホール部のUV硬化型樹脂の穴埋めと研磨と
の工程を示す拡大断面図である。図2(a)は、UV硬
化型樹脂仮硬化後の拡大図である。UV硬化型樹脂6
は、スルーホール4よりはみ出し、銅5上に凸部12を
形成している。半導体パッケージ用回路基板に使われる
ガラス布有機基板は、X軸方向とY軸方向との線膨張係
数が約14PPM/CM、Z軸方向の線膨張係数が約6
0PPM/CMであり、線膨張係数に差が有る。UV硬
化型樹脂は、スルーホール内に穴埋めされているため、
UV硬化型樹脂の線膨張係数をガラス布有機基板のZ軸
方向の線膨張係数に合わせることで、信頼性のある回路
基板となる。
板のスルーホール部のUV硬化型樹脂の穴埋めと研磨と
の工程を示す拡大断面図である。図2(a)は、UV硬
化型樹脂仮硬化後の拡大図である。UV硬化型樹脂6
は、スルーホール4よりはみ出し、銅5上に凸部12を
形成している。半導体パッケージ用回路基板に使われる
ガラス布有機基板は、X軸方向とY軸方向との線膨張係
数が約14PPM/CM、Z軸方向の線膨張係数が約6
0PPM/CMであり、線膨張係数に差が有る。UV硬
化型樹脂は、スルーホール内に穴埋めされているため、
UV硬化型樹脂の線膨張係数をガラス布有機基板のZ軸
方向の線膨張係数に合わせることで、信頼性のある回路
基板となる。
【0042】図2(b)は、UV硬化型樹脂研磨後の基
板の拡大断面図である。UV硬化型樹脂6は凸部12が
削られスルーホール4上はフラットとなると同時に、基
材2上の銅5中の電解銅15が均等に削られ、スルーホ
ール4の無電解銅14と電解銅15とをあわせた側面の
銅厚とほぼ同じになっている。UV硬化型樹脂6が半硬
化のまま、スルーホールよりはみ出した状態より削り出
しているため、スルーホール4のショルダー部の銅の削
り込みはなく、銅5とUV硬化型樹脂6の削り面は同一
で、フラットな状態を保っている。また、銅5がスルー
ホール4及び銅箔3を覆っているため、銅5と銅箔3の
界面が、露出しないため、良好な電気接続の信頼性を確
保できる。
板の拡大断面図である。UV硬化型樹脂6は凸部12が
削られスルーホール4上はフラットとなると同時に、基
材2上の銅5中の電解銅15が均等に削られ、スルーホ
ール4の無電解銅14と電解銅15とをあわせた側面の
銅厚とほぼ同じになっている。UV硬化型樹脂6が半硬
化のまま、スルーホールよりはみ出した状態より削り出
しているため、スルーホール4のショルダー部の銅の削
り込みはなく、銅5とUV硬化型樹脂6の削り面は同一
で、フラットな状態を保っている。また、銅5がスルー
ホール4及び銅箔3を覆っているため、銅5と銅箔3の
界面が、露出しないため、良好な電気接続の信頼性を確
保できる。
【0043】本発明の基板構造により実際に銅パターン
に形成された配線密度を表1に示す。
に形成された配線密度を表1に示す。
【0044】
【表1】
【0045】本発明および従来技術の、基材の銅箔は1
2ミクロンであり、無電解銅と電解銅とを15ミクロン
付けることで、トータル27ミクロンの銅厚となってい
る。その後、本発明ではUV硬化型樹脂と銅とを削るこ
とで、銅の厚みは、15ミクロン程度まで薄くなってい
る。一方、従来技術では、銅をほとんど削ることができ
ないため、25ミクロン程度の厚みとなっている。この
厚みの違いのため、パターン形成に同じプロセスを使う
ことで、本発明は40ミクロンパターンに40ミクロン
スペースの配線が形成できた。一方従来技術では、57
ミクロンパターンに57ミクロンスペースの配線が形成
できた。このことは、1.27ミリグリッドに0.45
ミリランドパターンに対し、従来技術は6本のパターン
が形成できるが、本発明では、9本のパターンが形成で
き、約1.5倍のパターン密度が可能となることを示し
ている。本説明では、穴埋め樹脂にUV硬化型樹脂を例
に取り説明したが、穴埋め樹脂に銀ペースト、銅ペース
ト等の導電性樹脂を使うことで、基板上下の電気接続の
一部を導電性樹脂が補うことにより、スルーホール径を
小さくすることができるため、さらに効果を増すことが
できる。
2ミクロンであり、無電解銅と電解銅とを15ミクロン
付けることで、トータル27ミクロンの銅厚となってい
る。その後、本発明ではUV硬化型樹脂と銅とを削るこ
とで、銅の厚みは、15ミクロン程度まで薄くなってい
る。一方、従来技術では、銅をほとんど削ることができ
ないため、25ミクロン程度の厚みとなっている。この
厚みの違いのため、パターン形成に同じプロセスを使う
ことで、本発明は40ミクロンパターンに40ミクロン
スペースの配線が形成できた。一方従来技術では、57
ミクロンパターンに57ミクロンスペースの配線が形成
できた。このことは、1.27ミリグリッドに0.45
ミリランドパターンに対し、従来技術は6本のパターン
が形成できるが、本発明では、9本のパターンが形成で
き、約1.5倍のパターン密度が可能となることを示し
ている。本説明では、穴埋め樹脂にUV硬化型樹脂を例
に取り説明したが、穴埋め樹脂に銀ペースト、銅ペース
ト等の導電性樹脂を使うことで、基板上下の電気接続の
一部を導電性樹脂が補うことにより、スルーホール径を
小さくすることができるため、さらに効果を増すことが
できる。
【0046】図3は、本発明の基板構造をビルドアップ
基板のコア材に適用した時のビルドアップ基板の断面図
である。この例では、コア基板17は、4層板であり、
コア基板17に内層パターン19がある。コア基板17
のスルーホール4内には、UV硬化型樹脂6が充填さ
れ、細密パターンが形成できるように銅5とUV硬化型
樹脂6とが均一かつ薄く削られ、銅パターン7が形成さ
れている。このコア基板17の上に内層絶縁膜21とビ
アホール20を介して、ビルドアップパターン22が形
成し、ソルダーレジスト9により表面を覆うことでビル
ドアップ部18を形成している。従来のコア基板の表面
の銅の厚みは厚いため、細密パターンが形成できず、ビ
ルドアップ部のパターンを多層化する必要が有ったが、
本発明の基板構造でビルドアップパターンを細密化する
ことで、多層化する層数を減らすことができる。
基板のコア材に適用した時のビルドアップ基板の断面図
である。この例では、コア基板17は、4層板であり、
コア基板17に内層パターン19がある。コア基板17
のスルーホール4内には、UV硬化型樹脂6が充填さ
れ、細密パターンが形成できるように銅5とUV硬化型
樹脂6とが均一かつ薄く削られ、銅パターン7が形成さ
れている。このコア基板17の上に内層絶縁膜21とビ
アホール20を介して、ビルドアップパターン22が形
成し、ソルダーレジスト9により表面を覆うことでビル
ドアップ部18を形成している。従来のコア基板の表面
の銅の厚みは厚いため、細密パターンが形成できず、ビ
ルドアップ部のパターンを多層化する必要が有ったが、
本発明の基板構造でビルドアップパターンを細密化する
ことで、多層化する層数を減らすことができる。
【0047】図4は、本発明の半導体パッケージ製造工
程を示した断面図である。図4(a)に示すフレーム基
板は、図1で示した基板製造工程で完成した半導体パッ
ケージ用フレーム基板である。
程を示した断面図である。図4(a)に示すフレーム基
板は、図1で示した基板製造工程で完成した半導体パッ
ケージ用フレーム基板である。
【0048】図4(b)に示すダイボンド工程は、IC
24をダイボンド材23によりフレーム10上に固定す
る。
24をダイボンド材23によりフレーム10上に固定す
る。
【0049】図4(c)に示すワイヤーボンディング工
程は、IC24上のパッドとフレーム10上のボンディ
ングパターンをワイヤー25により電気接続する。高配
線密度配線の半導体パッケージ用回路基板を使っている
ため、ボンディングパターンのピッチも小さくなってい
る。
程は、IC24上のパッドとフレーム10上のボンディ
ングパターンをワイヤー25により電気接続する。高配
線密度配線の半導体パッケージ用回路基板を使っている
ため、ボンディングパターンのピッチも小さくなってい
る。
【0050】図4(d)に示す封止工程は、IC24の
信頼性を確保するため、封止樹脂26によりIC24を
覆う。
信頼性を確保するため、封止樹脂26によりIC24を
覆う。
【0051】図4(e)に示すボール付け工程は、外部
端子となる半田ボール27をフレーム10の外部端子パ
ッド上に半田ボールを載せ、リフローすることで形成す
る。
端子となる半田ボール27をフレーム10の外部端子パ
ッド上に半田ボールを載せ、リフローすることで形成す
る。
【0052】図4(f)に示す単個化工程は、フレーム
10に形成された半導体パッケージを個片に切断するこ
とで、半導体パッケージ28を形成する。上記半導体パ
ッケージは、PBGAを例にしたが、外部端子が突起電
極である必要はなく、ランドグリッドアレイの様な平面
外部端子、プラスティックリードレスチップキャリアー
の様なスルーホール外部端子であっても問題はない。ま
た、マルチチップパッケージであっても問題がないこと
は言うまでもない。
10に形成された半導体パッケージを個片に切断するこ
とで、半導体パッケージ28を形成する。上記半導体パ
ッケージは、PBGAを例にしたが、外部端子が突起電
極である必要はなく、ランドグリッドアレイの様な平面
外部端子、プラスティックリードレスチップキャリアー
の様なスルーホール外部端子であっても問題はない。ま
た、マルチチップパッケージであっても問題がないこと
は言うまでもない。
【0053】本発明の半導体パッケージをPBGAに適
用したときの、パッケージの設計例を表2に示す。
用したときの、パッケージの設計例を表2に示す。
【0054】
【表2】
【0055】従来、2層基板を使った326ピンPBG
Aパッケージは、外部端子が1.27ミリピッチで27
ミリ角の大きさであったが、本発明の半導体パッケージ
では外部端子が1.0ミリでありパッケージサイズは2
1ミリ角となり、パッケージサイズを約40%小さくす
ることができた。また、4層基板を使った456ピンP
BGAパッケージは、外部端子が1.27ミリピッチで
35ミリ角の大きさであったが、本発明の半導体パッケ
ージでは外部端子が1.0ミリ、パッケージサイズは2
9ミリ角となり、パッケージサイズを約30%小さくす
ることができた。
Aパッケージは、外部端子が1.27ミリピッチで27
ミリ角の大きさであったが、本発明の半導体パッケージ
では外部端子が1.0ミリでありパッケージサイズは2
1ミリ角となり、パッケージサイズを約40%小さくす
ることができた。また、4層基板を使った456ピンP
BGAパッケージは、外部端子が1.27ミリピッチで
35ミリ角の大きさであったが、本発明の半導体パッケ
ージでは外部端子が1.0ミリ、パッケージサイズは2
9ミリ角となり、パッケージサイズを約30%小さくす
ることができた。
【0056】
【発明の効果】以上説明したように、本発明の構造の半
導体パッケージは、パッケージサイズを小さくすること
が出来、低コストの半導体パッケージを提供することが
できる。
導体パッケージは、パッケージサイズを小さくすること
が出来、低コストの半導体パッケージを提供することが
できる。
【0057】また、スルーホールの側面と穴埋め樹脂の
間にほぼ隙間がないことで、高密度のパッケージ基板を
提供できるため、小さな半導体パッケージを安価に作る
ことができる。
間にほぼ隙間がないことで、高密度のパッケージ基板を
提供できるため、小さな半導体パッケージを安価に作る
ことができる。
【0058】また、樹脂の線膨張係数が、回路基板のZ
軸方向の線膨張係数とほぼ同じことで、信頼性のある半
導体パッケージを提供できる。
軸方向の線膨張係数とほぼ同じことで、信頼性のある半
導体パッケージを提供できる。
【0059】また、樹脂が有機樹脂であることで、安価
な材料を使うことが可能となる。
な材料を使うことが可能となる。
【0060】また、有機樹脂がUV硬化型樹脂であるこ
とで、半硬化の状態で樹脂を削ることが可能となり、銅
と樹脂を均一に削ることが可能となる。
とで、半硬化の状態で樹脂を削ることが可能となり、銅
と樹脂を均一に削ることが可能となる。
【0061】また、樹脂が導電性樹脂であることで、ス
ルーホール径を小さくすることができることで、高密度
配線の回路基板が使った半導体パッケージを提供でき
る。
ルーホール径を小さくすることができることで、高密度
配線の回路基板が使った半導体パッケージを提供でき
る。
【0062】また、導電性樹脂が銀ペーストであること
で、容易にスルーホール内に充填することが可能とな
る。
で、容易にスルーホール内に充填することが可能とな
る。
【0063】また、導電性樹脂が銅ペーストであること
で、容易にスルーホール内に充填することが可能とな
る。
で、容易にスルーホール内に充填することが可能とな
る。
【0064】また、銅パターンの厚みを穴に付着した銅
の厚みとほぼ同じにすることで、信頼性があり、高密度
配線の回路基板を使った半導体パッケージを提供でき
る。
の厚みとほぼ同じにすることで、信頼性があり、高密度
配線の回路基板を使った半導体パッケージを提供でき
る。
【0065】また、スルーホールにメッキされた銅で銅
パターンを覆うことで、メッキされた銅と銅パターンの
界面が露出しないことで、信頼性がある回路基板を使っ
た半導体パッケージを提供できる。
パターンを覆うことで、メッキされた銅と銅パターンの
界面が露出しないことで、信頼性がある回路基板を使っ
た半導体パッケージを提供できる。
【0066】また、銅パターンが金属で覆われているこ
とで、信頼性のあるパターンを作ることが可能となる。
とで、信頼性のあるパターンを作ることが可能となる。
【0067】また、覆う金属にニッケルを使うことで、
IC実装の下地金属と同じとなり、安価に作ることが可
能となる。
IC実装の下地金属と同じとなり、安価に作ることが可
能となる。
【0068】また、ビルドアップ基板のコア基板に概回
路基板を使うことで、安価なパッケージ用基板となり、
安価な半導体パッケージを提供できる。
路基板を使うことで、安価なパッケージ用基板となり、
安価な半導体パッケージを提供できる。
【図1】本発明に係わる半導体パッケージ用回路基板の
製造方法を示す基板の断面図である。
製造方法を示す基板の断面図である。
【図2】本発明に係わる半導体パッケージ用回路基板の
スルーホール部の断面図である。
スルーホール部の断面図である。
【図3】本発明に係わる他の半導体パッケージ用回路基
板を示す基板の断面図である。
板を示す基板の断面図である。
【図4】本発明に係わる半導体パッケージの製造方法を
示す半導体パッケージの説明図である。
示す半導体パッケージの説明図である。
【図5】従来の半導体パッケージ用回路基板の製造方法
を示す基板の断面図である。
を示す基板の断面図である。
【図6】他の従来の半導体パッケージ用回路基板の製造
方法を示す基板の断面図である。
方法を示す基板の断面図である。
【図7】他の従来の半導体パッケージ用回路基板の穴部
の断面を示す説明図である。
の断面を示す説明図である。
1 基板 2 基材 3 銅箔 4 スルーホール 5 銅 6 UV硬化型樹脂 7 銅パターン 8 Ni+Au 9 ソルダーレジスト 10 フレーム 11 熱硬化樹脂 12 凸部 13 凹部 14 無電解銅 15 電気銅 16 ショルダー部 17 コア基板 18 ビルドアップ部 19 内層パターン 20 ビアホール 21 層間絶縁膜 22 ビルドアップパターン 23 ダイボンド材 24 IC 25 ワイヤー 26 封止樹脂 27 半田ボール 28 半導体パッケージ
Claims (13)
- 【請求項1】 一方の面と反対側の面をスルーホールで
電気接続する回路基板上にICチップを実装する半導体
パッケージにおいて、前記スルーホールは、樹脂により
充填されているとともに、前記スルーホールから露出し
た前記樹脂の表面は、前記回路基板に形成された銅パタ
ーン面とほぼ同じであることを特徴とした半導体パッケ
ージ。 - 【請求項2】 前記スルーホールの側面と前記樹脂は、
ほぼ隙間のないことを特徴とする請求項1に記載の半導
体パッケージ。 - 【請求項3】 前記樹脂の線膨張係数は、回路基板のZ
軸方向の線膨張係数とほぼ同じこと特徴とする請求項1
また2に記載の半導体パッケージ。 - 【請求項4】 前記樹脂は、有機樹脂であることを特徴
とする請求項1から3に記載の半導体パッケージ。 - 【請求項5】 前記有機樹脂は、UV硬化型樹脂である
ことを特徴とする請求項4に記載の半導体パッケージ。 - 【請求項6】 前記樹脂は、導電性樹脂であることを特
徴とする請求項1から3に記載の半導体パッケージ。 - 【請求項7】 前記導電性樹脂は、銀ペースト樹脂であ
ることを特徴とする請求項6に記載の半導体パッケー
ジ。 - 【請求項8】 前記導電性樹脂は、銅ペースト樹脂であ
ることを特徴とする請求項6に記載の半導体パッケー
ジ。 - 【請求項9】 前記銅パターンの厚みは、前記スルーホ
ールに付着した銅の厚みとほぼ同じであることを特徴と
する請求項1から8に記載の半導体パッケージ。 - 【請求項10】 前記銅パターンは、前記スルーホール
に付着した銅により覆われていることを特徴とする請求
項9に記載の半導体パッケージ。 - 【請求項11】 前記銅パターンの表面は、金属で覆わ
れていることを特徴とする請求項1から10に記載の半
導体パッケージ。 - 【請求項12】 前記金属は、ニッケルであることを特
徴とする請求項10に記載の半導体パッケージ。 - 【請求項13】 前記回路基板は、ビルドアップ基板の
コア基板であることを特徴とする請求項1から10に記
載の半導体パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11116914A JP2000277652A (ja) | 1999-03-23 | 1999-03-23 | 半導体パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11116914A JP2000277652A (ja) | 1999-03-23 | 1999-03-23 | 半導体パッケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000277652A true JP2000277652A (ja) | 2000-10-06 |
Family
ID=14698793
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11116914A Pending JP2000277652A (ja) | 1999-03-23 | 1999-03-23 | 半導体パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000277652A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005159354A (ja) * | 2003-11-25 | 2005-06-16 | Internatl Business Mach Corp <Ibm> | 高性能チップ・キャリア基板 |
-
1999
- 1999-03-23 JP JP11116914A patent/JP2000277652A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005159354A (ja) * | 2003-11-25 | 2005-06-16 | Internatl Business Mach Corp <Ibm> | 高性能チップ・キャリア基板 |
JP4528098B2 (ja) * | 2003-11-25 | 2010-08-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高性能チップ・キャリア基板 |
US7863526B2 (en) | 2003-11-25 | 2011-01-04 | International Business Machines Corporation | High performance chip carrier substrate |
US7886435B2 (en) | 2003-11-25 | 2011-02-15 | International Business Machines Corporation | High performance chip carrier substrate |
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