CN103367300B - 引线框、半导体装置以及引线框的制造方法 - Google Patents

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Abstract

一种能够降低引线框氧化的引线框、半导体装置以及引线框的制造方法。引线框具备：多个布线，由在厚度方向上贯穿的开口部划定；以及绝缘性的树脂层，以将各个布线的整个侧面覆盖的方式填充到所述开口部中，对所述多个布线进行支承，各个布线的第1面从所述树脂层的第1面露出。

Description

引线框、半导体装置以及引线框的制造方法
技术领域
本发明涉及引线框、半导体装置以及引线框的制造方法。
背景技术
图27A、B表示用于制造Quad Flat No-leads（QFN）型半导体装置的现有的引线框的一个例子。如图27A是连设多个单位引线框而成的引线框的一部分的俯视图。如图27B是沿着图27A的G-G线的剖视图。
如图27A所示，单位引线框70具有：形成为栅格状的分段条（section bar）71；被从该分段条71延伸的4根支承条72支承的焊垫73；以及从分段条71朝向焊垫73延伸的梳齿状的多个引线74。这些分段条71、支承条72、焊垫73以及引线74通过在单位引线框70上形成开口部75来划界。如图27B所示，在上述开口部75中填充有绝缘性的树脂层76。
图27C表示使用上述单位引线框70制作的QFN型半导体装置80的剖面结构。半导体装置80具有：上述单位引线框70；被搭载在焊垫73上的半导体元件81；将半导体元件81和引线74电气连接的接合线82；以及将半导体元件81和接合线82等密封的密封树脂83。
这种半导体装置80的制造方法包括：在单位引线框70的焊垫73上搭载半导体元件81的处理（芯片接合）；将半导体元件81的各电极端子和相应的引线74通过接合线82电气连接的处理（引线接合）；用密封树脂83将半导体元件81和接合线82等密封的处理；以及通过划片机（Dicing Saw）等将图27B所示的引线框沿着分割线（参见虚线）分割成单位半导体装置（封装体）的处理（切割）。在半导体装置80的量产方面优选使用形成有多个单位引线框70的引线框。
作为上述的现有技术，已知有例如日本特开2003-309241号公报。
然而，如图27C所示，在上述切割中，分段条71整个被去除。因此，在切割后的切断面上，曾被上述分段条71支承的引线74的侧面露出。通常，引线74的材料有可能采用容易引起氧化、腐蚀等的铜（Cu），所以如果引线74的侧面露出，则有可能导致该引线74被氧化，在引线74的表面形成氧化铜。若形成这种氧化铜，则出现布线的电阻上升的问题。
发明内容
本发明是鉴于上述情况提出的，其目的在于，提供一种能够降低引线框氧化的引线框、半导体装置以及引线框的制造方法。
为了实现上述目的，本发明的第一方面提供一种引线框，具备：多个布线，由在厚度方向上贯穿的开口部划定；以及绝缘性的树脂层，以将各个布线的整个侧面覆盖的方式填充到所述开口部中，对所述多个布线进行支承，各个布线的第1面从所述树脂层的第1面露出。
在上述构成中，优选各个布线具有位于该布线的所述第1面相反侧的第2面，所述引线框具有通过粘合层粘合在所述多个布线的所述第2面上的散热板。
在上述构成中，优选还具备将各个布线的所述第1面覆盖的第1镀层。
在上述构成中，优选在各个布线的所述第1面上形成有凹部，所述第1镀层形成在所述凹部内。
在上述构成中，优选各个布线具有位于该布线的所述第1面相反侧的第2面，所述引线框具备以将所述多个布线的所述第2面覆盖的方式形成的第2镀层，所述第2镀层的平面形状形成为比所述布线的所述第2面的平面形状大，所述树脂层以将所述第2镀层的整个侧面覆盖的方式形成。
在上述构成中，优选各个布线具有位于该布线的所述第1面相反侧的第2面，所述第2面是粗化面或凹凸面。
在上述构成中，优选所述树脂层以将所述散热板的整个侧面以及所述粘合层的整个侧面覆盖的方式形成。
本发明的第二方面提供一种半导体装置，具有：引线框，包括：多个布线，由在厚度方向上贯穿的开口部划定；以及绝缘性的树脂层，以将各个布线的整个侧面覆盖的方式填充到所述开口部中，对所述多个布线进行支承；半导体元件，被搭载在所述引线框上，与所述布线连接；以及密封树脂，将所述半导体元件密封，各个布线在所述半导体元件搭载于所述引线框的一侧具有第1面，该第1面从所述树脂层的第1面露出。
在上述构成中，优选所述半导体元件被倒装连接在所述引线框上。
在上述构成中，优选具备将所述布线的一部分覆盖的阻焊层。
本发明的第三方面提供一种具有多个布线的引线框的制造方法，包括：第1工序，在导电性基板的第1面上粘贴胶带；第2工序，在所述导电性基板上形成用于划定所述多个布线的开口部；第3工序，以将所述多个布线的侧面密封的方式在所述胶带上形成绝缘性的树脂层；以及第4工序，将所述胶带剥离，使各个布线的第1面以及所述树脂层的第1面露出。
在上述构成中，优选在所述第2工序之后，还具备在所述多个布线的第2面上通过粘合层粘贴散热板的工序，在所述第3工序中，以将所述开口部填充且将所述散热板的整个侧面以及所述粘合层的整个侧面覆盖的方式形成所述树脂层。
在上述构成中，优选在所述第1工序之前还具备：第5工序，在所述导电性基板的所述第1面上形成第1抗蚀层，该第1抗蚀层具有通过光刻法而得以图案化的第1开口图案；以及第6工序，通过以所述导电性基板为供电层的电解电镀法，在从所述第1开口图案露出的所述导电性基板上形成第1镀层，在所述第1工序中，以涂布在所述胶带的单面上的粘合剂将所述第1镀层覆盖的方式将所述胶带粘贴到所述导电性基板的所述第1面上。
在上述构成中，优选在所述第5工序中，在所述导电性基板的第2面上形成第2抗蚀层，该第2抗蚀层具有通过光刻法而得以图案化的第2开口图案，在所述第6工序中，通过以所述导电性基板为供电层的电解电镀法，在从所述第2开口图案露出的所述导电性基板上形成第2镀层，在所述第2工序中，通过以所述第2镀层为蚀刻掩模的湿蚀刻来形成所述开口部。
根据本发明的上述结构，能够降低引线框的氧化。
附图说明
图1A是表示第1实施方式的引线框的概要俯视图，图1B是表示图1A所示的区域R的放大俯视图，图1C是表示沿着图1B的A-A线的概要剖视图。
图2A～D是表示第1实施方式的引线框的制造方法的概要剖视图，表示沿着图1B的A-A线的剖面结构。
图3A～D是表示第1实施方式的引线框的制造方法的概要剖视图，表示沿着图1B的A-A线的剖面结构。
图4A是表示第2实施方式的引线框的放大俯视图，图4B是表示沿着图4A所示的引线框的B-B线的概要剖视图。
图5A～D是表示第2实施方式的引线框的制造方法的概要剖视图，其中的图5A～C是表示沿着图4A的B-B线的剖面结构。
图6A～D是表示变形例的引线框的制造方法的概要剖视图。
图7A～D是表示变形例的引线框的制造方法的概要剖视图。
图8A是表示第3实施方式的引线框的放大俯视图，图8B是表示沿着图8A所示的引线框的C-C线的概要剖视图。
图9A～E是表示第3实施方式的引线框的制造方法的概要剖视图，表示图8A的C-C线的剖面结构。
图10A～D是表示第3实施方式的引线框的制造方法的概要剖视图，其中的图10A～C是表示沿着图8A的C-C线的剖面结构。
图11A～D是表示变形例的引线框的制造方法的概要剖视图。
图12A是表示第4实施方式的引线框的放大俯视图，图12B是表示沿着图12A所示的引线框的D-D线的概要剖视图。
图13A～D是表示第4实施方式的引线框的制造方法的概要剖视图，表示沿着图12A的D-D线的剖面结构。
图14A～D是表示第4实施方式的引线框的制造方法的概要剖视图，其中的图14A～C表示沿着图12A的D-D线的剖面结构。
图15A～D是表示变形例的引线框的制造方法的概要剖视图。
图16A是表示第5实施方式的引线框的放大俯视图，图16B是表示图16A所示的E-E线的概要剖视图。
图17A～E是表示第5实施方式的引线框的制造方法的概要剖视图，表示图16A的E-E线的剖面结构。
图18A～D是表示第5实施方式的引线框的制造方法的概要剖视图，其中的图18A～C表示沿着图16A的E-E线的剖面结构。
图19A～D是表示变形例的引线框的制造方法的概要剖视图。
图20A～D是表示变形例的引线框的制造方法的概要剖视图。
图21A是表示变形例的引线框的放大俯视图，图21B是沿着图21A所示的F-F线的概要剖视图。
图22A～E是表示变形例的引线框的制造方法的概要剖视图。
图23A～D是表示半导体装置的概要剖视图。
图24A～C是表示半导体装置的概要剖视图。
图25A～C是表示半导体装置的概要剖视图。
图26A～D是表示半导体装置的概要剖视图。
图27A是表示现有的引线框的放大俯视图，图27B是表示图27A所示的G-G线的概要剖视图，图27C是表示现有的半导体装置的概要剖视图。
图28A～D是变形例的引线框的概要剖视图。
图29A～D是变形例的半导体装置的概要剖视图。
具体实施方式
下面，参照附图来说明各实施方式。另外，在附图中，有时为了便于理解特征而将成为特征的部分放大表示，各构成要素的尺寸比率等不限于与实际相同。另外，在剖视图中，为了便于理解各部件的剖面结构，将部分部件的剖面线省略。
（第1实施方式）
下面，依照图1～图3来说明第1实施方式。
（第1实施方式的引线框的结构）
如图1A所示，引线框1具有俯视呈大致矩形的基板框2。作为基板框2的材料，能够使用例如铜（Cu）或以Cu为基础的合金、铁-镍（Fe-Ni）或以Fe-Ni为基础的合金等。基板框2的厚度可以设定为例如0.05～0.25mm左右。
在基板框2上相间隔地划定多个（例如3个）树脂密封区域3。在各树脂密封区域3上，以矩阵状（例如5×5）形成有多个单位引线框4。在各单位引线框4上搭载了发光元件等半导体元件之后，单位引线框4被作为半导体装置（封装体）切割出。在各树脂密封区域3的外周形成有沿着长边方向（图1A的左右方向）延伸的一对轨道部5和沿着宽度方向（图1A的上下方向）延伸的一对轨道部6。在组装半导体装置时，在各单位引线框4上搭载了半导体元件之后，通过成批模塑造方式对每个树脂密封区域3进行树脂密封。
如图1B的虚线所示，单位引线框4具有多个（例如2个）布线（又称为引线）10和形成在布线10之间的绝缘性的树脂层20。
各个布线10可以具有大致长方形状的平面形状。各单位引线框4的多个布线10在单位引线框4的中央部上相互平行且相邻地配置。这些多个布线10彼此通过基板框2的开口部11被物理性地分离。相邻的单位引线框4的布线10彼此也通过开口部11被物理性地分离。在一个例子中，布线10的厚度能够与基板框2相同地设定为例如0.05～0.25mm左右。
如图1C所示，开口部11沿着基板框2的厚度方向贯穿形成。在优选例中，开口部11形成为直径随着从与布线10的第1面（例如上表面）10A对应的边缘朝向与布线10的第2面（例如下表面）10B对应的边缘而增大的锥形。开口部11的内壁面是基板框2的厚度方向的面，是布线10的侧面。
树脂层20形成为将布线10的侧面10C的整个面覆盖。具体地讲，树脂层20被填充到上述开口部11中。另外，树脂层20形成为将布线10的下表面10B覆盖。该树脂层20的上表面20A形成为与搭载有半导体元件的一侧的布线10的上表面10A大致齐平。通过这种树脂层20来支承多个布线10。具体地讲，各单位引线框4内的多个布线10通过树脂层20被支承在上述轨道部5、6（参见图1A）上。
作为树脂层20，能够使用通过例如传递模塑法（transfer molding）、压缩模塑法（compression molding）或注射模塑法（Injection Molding）等形成的模塑树脂（moldresin）。作为该模塑树脂的材料，能够使用例如热固性环氧树脂。另外，从布线10的下表面10B至树脂层20的下表面的厚度能够设为例如50～150μm左右。
（作用）
通过形成为将布线10的侧面10C的整个面覆盖的树脂层20来支承布线10，所以能够省略以往所需的支承条、分段条等。因此，通过在图1C所示的虚线的位置将树脂层20切断而将单位引线框4个单片化的情况下，能够抑制基板框2（布线10）的侧面在切断面露出。
（第1实施方式的引线框的制造方法）
首先，如图2A所示，准备作为基板框2的母材的导电性基板50。作为该导电性基板50的材料，能够使用例如由Cu、以Cu为基础的合金、Fe-Ni、或者以Fe-Ni为基础的合金构成的金属板。该导电性基板50的厚度能够设为例如0.05～0.25mm左右。
接着，在图2B所示的工序（第1工序）中，在导电性基板50的第1面（例如上表面）50A上粘合胶带51。具体地讲，将单面涂布有粘合剂51B的片状的胶带基材51A的涂布有粘合剂51B的一侧的面51C粘贴到导电性基板50的上表面50A上。例如，通过热压合将片状的胶带51层压到导电性基板50的上表面50A。在此，作为胶带51的材料，能够使用例如耐药品性和耐热性优异的材料。具体地讲，作为胶带基材51A的材料，优选使用例如作业性良好的材料。作为这样的胶带基材51A的材料，能够使用例如聚酰亚胺树脂、聚酯树脂。另外，作为粘合剂51B的材料，能够使用容易从通过后工序的模塑而形成的树脂层20（参见图1C）剥离的材料。作为这样的粘合剂51B的材料，能够使用例如硅酮类的粘合材料。另外，胶带基材51A的厚度能够设为例如30～50μm左右。另外，粘合剂51B的厚度能够设为例如20～30μm左右。
接着，在图2C所示的工序中，在导电性基板50的第2面（例如下表面）50B上形成抗蚀层52，该抗蚀层52具有与开口部11的形状对应的开口部52X。作为抗蚀层52的材料，能够使用具有耐蚀刻性的材料。具体地讲，作为抗蚀层52的材料，能够使用感光性的干膜抗蚀剂（dry film resist）或者液状的光致抗蚀剂（例如酚醛类树脂、丙烯酸类树脂等干膜抗蚀剂或液状抗蚀剂）等。例如，在使用感光性的干膜抗蚀剂的情况下，通过热压合将干膜层压在导电性基板50的下表面50B，通过曝光·显影在干膜上进行图案化（patterning），形成上述抗蚀层52。另外，即使在使用液状的光致抗蚀剂的情况下，也能够通过同样的工序来形成抗蚀层52。
接着，以抗蚀层52作为蚀刻掩模，从下表面50B侧对导电性基板50进行蚀刻，形成图2D所示的基板框2（第2工序）。具体地讲，从下表面50B侧对从抗蚀层52的开口部52X露出的导电性基板50进行蚀刻，在导电性基板50上形成开口部11，从而形成基板框2。通过形成该开口部11，在各单位引线框4上划定多个布线10。另外，通过湿蚀刻（各向同性刻蚀）在导电性基板50上进行图案化的情况下，在该湿蚀刻中使用的蚀刻液可以根据导电性基板50的材质来适当选择。例如，作为导电性基板50使用铜的情况下，作为蚀刻液，使用氯化铁水溶液，从导电性基板50的下表面50B侧，通过喷雾蚀刻来实施上述图案化。像这样通过湿蚀刻在导电性基板50上进行图案化时，由于蚀刻向导电性基板50的面内方向推进的侧面蚀刻现象，布线10的截面形状形成为梯形。另外，在本工序中，胶带51作为蚀刻阻止层发挥作用。
像这样，在本工序中，在将导电性基板50粘贴到胶带51上的状态下，对该导电性基板50进行图案化，从而形成基板框2（布线10）。因此，即使通过蚀刻而只残留布线10，也就是说不残留以往那样的分段条、支承条而只残留布线10，也能够通过胶带51来保持布线10。换言之，本工序中的胶带51起到作为用于将基板框2（布线10）保持在预定位置的临时性基材的作用。
接着，在图3A所示的工序中，通过例如碱性的剥离液来去除图2D所示的抗蚀层52。
接着，在图3B所示的工序（第3工序）中，在胶带51的面51C上形成树脂层20，以便将基板框2（具体地讲，布线10）密封。具体地讲，在胶带51的面51C上，以将布线10的下表面10B以及侧面10C覆盖的方式形成树脂层20。该树脂层20能够通过例如树脂模塑成型法来形成。例如，在作为树脂层20的材料而使用了具有热固性的模塑树脂的情况下，将图3A所示的构造体收纳到模具内，从栅极部（省略图示）向相应的树脂密封区域3（参见图1A）填充上述模塑树脂的同时进行加热及加压处理。由此，如图3B所示，以将开口部11内填充的方式形成树脂层20，并且以将布线10的下表面10B覆盖的方式形成树脂层20。像这样，通过成批模塑方式，以在每个树脂密封区域3中埋入胶带51上的布线10的方式形成树脂层20。此时，与胶带51的面51C接触的布线10的上表面10A以及树脂层20的上表面20A形成为沿着胶带51的面51C（平坦面）的形状。因此，布线10的上表面10A以及树脂层20的上表面20A形成为平坦状，这些上表面10A与上表面20A形成为齐平。另外，作为填充上述模塑树脂的方法，能够使用传递模塑法或注射模塑法等方法。另外，在密封处理中，胶带51如上所述起到防止树脂层20向布线10的上表面10A漏出（又称为“模塑溢料”（mold flash）。）的作用。
然后，当完成所需的密封处理时，从上述模具取出被树脂层20覆盖的构造体（参见图3B）。另外，在每个树脂密封区域3上，各个布线10被通过本工序形成的树脂层20支承在轨道部5、6（参见图1A）上。
接着，在图3C所示的工序（第4工序）中，将图3B所示的胶带51剥离去除。但是，在该步骤中，在布线10的上表面10A侧，有可能残留已剥离的胶带51的粘合剂51B（参见图3B）的一部分。于是，可以将有可能残留下来的粘合剂51B通过例如灰化（使用了氧等离子的干蚀刻）去除。像这样胶带51被去除时，如上所述形成为齐平的布线10的上表面10A以及树脂层20的上表面20A露出。
通过以上说明的制造工序制造出分别具有布线10以及树脂层20的多个单位引线框4形成为矩阵状的、图1所示的结构的引线框1。另外，在该引线框1的各单位引线框4上搭载一个或多个半导体元件，供给到将该半导体元件密封的成批模塑。或者，也可以通过划片机沿着箭头所示位置将树脂层20切断，如图3D所示，单片化为独立的单位引线框（引线框）4，在该单位引线框4上搭载一个或多个半导体元件。在这种情况下，通过个别模塑，在每个单位引线框4上将上述半导体元件密封。
（效果）
根据以上说明的本实施方式，能够发挥以下的效果。
（1）由于通过以将布线10的侧面10C的整个面覆盖的方式形成的树脂层20来支承布线10，所以能够省略以往所需的支承条、分段条等。因此，在通过沿着图1C所示的虚线的位置将树脂层20切断而将单位引线框4单片化的情况下，能够抑制布线10（基板框2）的侧面10C在切断面露出。因此，能够降低布线10的氧化。
（2）然而，在以往的半导体装置80中，由于在该侧面的一部分上有金属（引线74）露出，所以在半导体装置80的绝缘性方面存在问题。相对于此，在本实施方式的引线框1中，在单片化为单个的单位引线框4的情况下，布线10的侧面10C的整个面被树脂层20覆盖。因此，能够提高单位引线框4以及使用了该单位引线框4的半导体装置的绝缘信赖性。
（3）在将导电性基板50粘贴到胶带51上的状态下，在该导电性基板50上进行图案化，以形成基板框2（布线10）。因此，即使通过蚀刻而只残留有布线10，也就是说，不残留有以往那样的分段条、支承条而只残留有布线10，也能够通过胶带51将布线10保持。此外，以将被胶带51保持的布线10密封的方式形成树脂层20，然后，将胶带51剥离。像这样在形成了对布线10进行支承的树脂层20之后，将胶带51剥离。因此，即使在胶带51剥离后，也能够通过树脂层20将布线10保持（支承）在预定的位置。因此，能够省略以往所需的用于支承布线10的分段条、支承条。
（第1实施方式的变形例）
另外，上述第1实施方式能够按照例如以下方式进行变更。
·在上述第1实施方式中，亦可以布线10的下表面10B露出的方式形成树脂层20。例如，形成图3B所示的构造体之后，将树脂层20薄化直至布线10的下表面10B露出。另外，也可以将例如图3A所示的构造体和配置于该构造体的下表面侧的半固化状态的树脂片配置于上下一对板材之间，通过冲压装置等从上下两个面进行加压和加热。由此，上述树脂片熔融，该熔融的树脂作为树脂层20埋入到上述开口部11中，并且布线10的下表面10B露出。
（第2实施方式）
下面，依照图4和图5来说明第2实施方式。本实施方式的引线框1A与上述第1实施方式的不同之处在于，在各单位引线框4A上设置了散热板30。下面以与第1实施方式之间的不同点为中心进行说明。
（第2实施方式的引线框的结构）
如图4B所示，各单位引线框4A具有多个布线10、粘合层31、散热板30、以及树脂层21。
粘合层31形成在单位引线框4A内的多个布线10的下表面10B。具体地讲，粘合层31以架设的方式粘合在单位引线框4A内的对置的布线10的下表面10B上。该粘合层31具有将布线10和散热板30粘合的功能、以及将布线10与散热板30之间绝缘的功能。作为该粘合层31，能够使用例如环氧类、聚酰亚胺类、硅酮类等热固性粘合剂、液晶聚合物等热塑性粘合剂等。另外，作为粘合层31，能够使用由含有例如热传导性高的无机材料（例如，氧化硅、氧化铝、氮化硼等）填充物的有机类树脂粘合剂构成的热传导部件。另外，粘合层31的厚度能够设为例如50～150μm左右。
散热板30通过粘合层31与多个布线10粘合，与这些布线10热连接。散热板30是例如俯视呈大致矩形的平板。作为散热板30的材料，能够使用例如铜、铝（Al）等热传导性优异的金属或至少含有一种以上这些金属的合金。另外，作为散热板30的材料，能够使用例如氮化铝、氧化铝等热传导性优异的陶瓷材料。另外，散热板30的厚度能够设为例如200～500μm左右。
树脂层21以将布线10的侧面10C的整个面覆盖的方式形成。具体地讲，树脂层21被填充到上述开口部11中。另外，树脂层21以将粘合层31的整个侧面以及散热板30的整个侧面覆盖的方式形成。具体地讲，树脂层21被填充到形成于相邻的单位引线框4A的粘合层31之间以及散热板30之间的空间S1中。树脂层21的上表面21A形成为与布线10的上表面10A大致齐平。另外，树脂层21的下表面21B形成为与散热板30的下表面30B大致齐平。通过这样的树脂层21，各单位引线框4A内的多个布线10被支承在上述轨道部5、6（参见图1A）上。
作为树脂层21，能够使用通过例如传递模塑法、压缩模塑法、注射模塑法等形成的模塑树脂。作为该模塑树脂的材料，能够使用例如热固性环氧树脂。此外，作为树脂层21，优选例如热传导率高的模塑树脂。另外，从上表面21A至下表面21B的树脂层21的厚度能够设为例如400～800μm左右。
（第2实施方式的引线框的制造方法）
首先，在图5A所示的工序中，通过与图2A～图3A所示的工序相同的制造工序，形成粘贴有胶带51的基板框2（布线10）。接着，在这样形成的构造体的下方配置粘合层31以及散热板30。具体地讲，以粘合层31的上表面与布线10的下表面10B对置且散热板30的上表面30A与粘合层31的下表面对置的方式，在上述构造体的下方重叠粘合层31以及散热板30。也就是说，以在布线10与散热板30之间隔着粘合层31的方式，将上述构造体、粘合层31以及散热板30重叠。另外，此时的粘合层31使用B-级（半固化状态）的粘合层。
接着，通过对以上述方式配置的构造体、粘合层31以及散热板30进行加热以及加压，从而如图5A所示，使粘合层31的上表面与布线10的下表面10B抵接，使散热板30的上表面30A与粘合层31的下表面抵接，并将粘合层31固化。通过该粘合层31的固化，散热板30通过粘合层31与布线10粘合。例如，将以上述方式重叠图3A所示的构造体、粘合层31以及散热板30而成的构造体配置在一对冲压热盘之间，通过真空冲压等，从上下两个面进行加热以及加压，从而能够得到图5A所示的一体结构。
接着，在图5B所示的工序（第3工序）中，通过成批模塑方式，在相邻的单位引线框4A的粘合层31之间以及散热板30之间的空间S1以及开口部11上形成树脂层21。例如，在作为树脂层21的材料使用了具有热固性的模塑树脂的情况下，将图5A所示的构造体收纳在模具内，从栅极部（省略图示）向对应的树脂密封区域3（参见图1A）填充上述模塑树脂的同时进行加热以及加压处理。由此，如图5B所示，以将开口部11以及空间S1内填充的方式形成树脂层21。另外，作为填充上述模塑树脂的方法，能够使用传递模塑法、注射模塑法等方法。
接着，在图5C所示的工序（第4工序）中，将图5B所示的胶带51剥离去除。这样的话，布线10的上表面10A以及树脂层21的上表面21A露出。
通过以上说明的制造工序，制造出分别具有布线10、粘合层31、散热板30以及树脂层21的多个单位引线框4A形成为矩阵状的、图4所示的结构的引线框1A。在该引线框1A的各单位引线框4A上搭载一个或多个半导体元件，供给到将该半导体元件密封的成批模塑。或者，通过划片机沿着箭头的位置将树脂层21切断，如图5D所示，单片化为单独的单位引线框（引线框）4A，在该单位引线框4A上搭载一个或多个半导体元件。
（效果）
根据以上说明的实施方式，除了第1实施方式的（1）～（3）的效果之外，还具有以下的效果。
（4）在布线10的下表面10B隔着粘合层31设置了散热板30。通过该散热板30，即使在例如在引线框1A的各单位引线框4A上搭载了半导体元件的情况下，也能够将该半导体元件动作时产生的热量有效地散热。
（第2实施方式的变形例）
另外，上述第2实施方式能够按照如下方式进行变更。
·在上述第2实施方式中，在各单位引线框4A上形成了单个的散热板30。但不限于此，也可以在多个单位引线框4A上形成1张散热板。依照图6来说明这种情况下的引线框的制造方法的一个例子。
首先，在图6A所示的工序中，在图3A所示的构造体的下方配置粘合层32以及散热板33。具体地讲，以在多个单位引线框4A内的多个布线10与散热板33之间隔着粘合层32的方式，将上述构造体、粘合层32以及散热板33重叠。在此，粘合层32以及散热板33的平面形状以及大小形成为与例如上述树脂密封区域3（参见图1A）的平面形状以及大小大致相同。也就是说，粘合层32以及散热板33被共用地设置在各树脂密封区域3内的多个单位引线框4A上。另外，此时的粘合层32使用B-级状态的粘合层。
接着，对以上述方式配置的构造体、粘合层32以及散热板33进行加热以及加压，如图6A所示，使粘合层32的上表面与布线10的下表面10B抵接，使散热板33的上表面与粘合层32的下表面抵接，并将粘合层32固化。通过该粘合层32的固化，散热板33通过粘合层32与布线10粘合，得到图6A所示的一体结构。
接着，在图6B所示的工序中，通过成批模塑方式，在开口部11上形成树脂层22。接着，在图6C所示的工序中，将图6B所示的胶带51剥离并去除。由此，能够制造出由具有布线10、树脂层22、粘合层32以及散热板33的多个单位引线框4A连设成矩阵状而成的引线框。
另外，在将这样形成的单位引线框4A单片化时，通过划片机沿着箭头的位置将树脂层22、粘合层32以及散热板33切断。由此，如图6D所示，得到单个的单位引线框（引线框）4A。
根据这样的制造方法，由于在多个单位引线框4A上设置1个粘合层32和1个散热板33，所以容易进行粘合层32以及散热板33相对于布线10的位置对准。
另外，在本变形例中，粘合层32使用厚材料，从而也可以在图6A所示的工序中用粘合层32填充开口部11。在这种情况下，能够省略树脂层22的形成。
·或者，也可以通过图7所示的制造方法来形成在多个单位引线框4A上形成有1张散热板的引线框。
详细地说，在图7A所示的工序中，在图3A所示的构造体的下方配置粘合层31以及散热板33。具体地讲，以在多个单位引线框4A内的多个布线10与散热板33之间隔着粘合层31的方式，将上述构造体、粘合层31以及散热板33重叠。在此，粘合层31以架设的方式粘合在各单位引线框4A内的对置的布线10的下表面10B上。也就是说，粘合层31被设置在每个单位引线框4A上。另一方面，散热板33被共用地设置在各树脂密封区域3（参见图1A）内的多个单位引线框4A上。另外，此时的粘合层31使用B-级状态的粘合层。
接着，通过对以上述方式配置的构造体、粘合层31以及散热板33进行加热以及加压，如图7A所示，使粘合层31的上表面与布线10的下表面10B抵接，使散热板33的上表面与粘合层31的下表面抵接，并将粘合层31固化。通过该粘合层31的固化，散热板33通过粘合层31与布线10粘合，能够得到图7A所示的一体结构。
接着，在图7B所示的工序中，通过成批模塑方式，在相邻的单位引线框4A的粘合层31之间的空间S2以及开口部11上形成树脂层23。接着，在图7C所示的工序中，将图7B所示的胶带51剥离去除。由此，能够制造出由具有布线10、树脂层23、粘合层31以及散热板33的多个单位引线框4A连设成矩阵状而成的引线框。
另外，在将这样形成的单位引线框4A单片化时，通过划片机沿着箭头的位置将树脂层23以及散热板33切断。由此，如图7D所示，得到单个的单位引线框（引线框）4A。
根据这样的制造方法，能够相对于多个单位引线框4A设置1张散热板33，所以能够容易地进行散热板33相对于布线10的位置对准。
（第3实施方式）
下面，依照图8～图10来说明第3实施方式。本实施方式的引线框1B与上述第2实施方式的不同之处在于，在各单位引线框4B的布线10上设置了镀层40。下面以与第2实施方式之间的不同点为中心进行说明。
（第3实施方式的引线框的结构）
如图8B所示，单位引线框4B具有布线10、树脂层21、粘合层31、散热板30、以及镀层40（第1镀层）。
镀层40形成为将布线10的上表面10A的一部分覆盖。另外，镀层40形成为将在各单位引线框4B内形成于对置的布线10之间的树脂层21的上表面21A的一部分覆盖。因此，在各单位引线框4A内对置的镀层40之间形成有开口部40X，该开口部40X的开口宽度比开口部11窄。如图8A所示，镀层40形成为俯视呈大致长方形状。作为上述镀层40的例子，可以举出例如从布线10的上表面10A依次层积Ni层/金（Au）层而成的金属层。另外，作为镀层40的其他例，可以举出依次层积Ni层/钯（Pd）层/Au层而成的金属层、依次层积Ni层/Pd层/银（Ag）层而成的金属层、依次层积Ni层/Pd层/Ag层/Au层而成的金属层。在此，上述Ni层是由Ni或Ni合金构成的金属层，上述Au层是由Au或Au合金构成的金属层，Pd层是由Pd或Pd合金构成的金属层，Ag层是由Ag或Ag合金构成的金属层。作为这样的镀层40的最下层的金属层，优选由Ni等高硬度的金属构成的金属层。另外，镀层40为例如Ni/Au层的情况下，能够将Ni层的厚度设为1～10μm左右，能够将Au层的厚度设为0.1～1μm左右。另外，上述开口部40X的宽度能够设为例如20～100μm左右。
（第3实施方式的引线框的制造方法）
首先，如图9A所示，准备作为基板框2的母材的导电性基板50。
接着，在图9B所示的工序（第5工序）中，在导电性基板50的上表面50A上形成抗蚀层53（第1抗蚀层），该抗蚀层53在预定的位置具有开口图案53X（第1开口图案）。该开口图案53X形成为使与镀层40的形成区域对应的部分的导电性基板50露出。作为抗蚀层53的材料，能够使用具有耐镀性的材料。具体地讲，作为抗蚀层53的材料，能够使用感光性的干膜抗蚀剂或液状的光致抗蚀剂（例如酚醛类树脂、丙烯酸类树脂等干膜抗蚀剂、液状抗蚀剂）等。在使用例如感光性的干膜抗蚀剂的情况下，通过热压合将干膜层压到导电性基板50的上表面50A，通过光刻法在该干膜上进行图案化，形成上述抗蚀层53。另外，在使用液状的光致抗蚀剂的情况下，也能够通过同样的工序来形成抗蚀层53。
接着，在图9C所示的工序（第6工序）中，将上述抗蚀层53作为电镀掩模，在导电性基板50的上表面50A上实施将该导电性基板50用作电镀供电层的电解电镀法。具体地讲，对从抗蚀层53的开口图案53X露出的导电性基板50的上表面50A实施电解电镀法，从而在该导电性基板50上形成镀层40。另外，在例如镀层40为Ni/Au层的情况下，通过电解电镀法在从抗蚀层53的开口图案53X露出的导电性基板50的上表面50A依次层积Ni层和Au层。然后，通过例如碱性的剥离液将抗蚀层53去除。
接着，在图9D所示的工序（第1工序）中，在导电性基板50的上表面50A粘贴胶带51。具体地讲，将单面涂布有粘合剂51B的膜状的胶带基材51A的涂布有粘合剂51B的一侧的面51C粘贴到导电性基板50的上表面50A。此时，粘合剂51B的厚度优选设定为比镀层40的厚度厚。具体地讲，镀层40的厚度为例如1～11μm左右，粘合剂51B的厚度为例如20～30μm左右。通过像这样设定厚度，从而例如在导电性基板50的上表面50A上通过热压合层压了片状的胶带51时，镀层40被压入到粘合剂51B中。由此，镀层40的整个侧面以及整个上表面被粘合剂51B覆盖。像这样镀层40被压入到粘合剂51B中时，因镀层40的形成而产生的导电性基板50的上表面50A侧的凹凸被粘合剂51B吸收。因此，能够抑制因这种凹凸而导致胶带51与导电性基板50之间的粘合力以及密合力下降。
接着，在图9E所示的工序（第2工序）中，通过与图2C及图2D所示的工序相同的制造工序，在导电性基板50的下表面50B形成抗蚀层52，以该抗蚀层52作为蚀刻掩模，从下表面50B侧对导电性基板50进行蚀刻，形成开口部11。通过形成该开口部11，在各单位引线框4B上划定多个布线10，并且镀层40的下表面的一部分从开口部11露出。此时，镀层40的最下层由高硬度的金属形成，镀层40被胶带51的粘合剂51B保持。因此，即使在从开口部11露出的镀层40处于从布线10浮起的状态的情况下，也能够抑制该镀层40变形（例如向下方下垂）。另外，在该工序中使用的蚀刻液可以根据导电性基板50的材质适当选择。例如，在作为导电性基板50使用铜的情况下，作为蚀刻液，能够使用氯化铁水溶液，从导电性基板50的下表面50B侧，通过喷雾蚀刻实施上述图案化。在这样的蚀刻工序中，胶带51以及镀层40作为蚀刻阻止层作为发挥作用。
接着，在图10A所示的工序中，在图9E所示的构造体的下方配置粘合层31以及散热板30。具体地讲，以粘合层31的上表面与布线10的下表面10B对置且散热板30的上表面与粘合层31的下表面对置的方式，在上述构造体的下方重叠粘合层31以及散热板30。也就是说，以在布线10与散热板30之间隔着粘合层31的方式，将上述构造体、粘合层31以及散热板30重叠。另外，此时的粘合层31使用B-级（半固化状态）的粘合层。
接着，通过对以上述方式配置的构造体、粘合层31以及散热板30进行加热以及加压，从而如图10A所示，使粘合层31的上表面与布线10的下表面10B抵接，使散热板30的上表面与粘合层31的下表面抵接，并将粘合层31固化。通过该粘合层31的固化，散热板30通过粘合层31与布线10粘合。由此，得到图10A所示的一体结构。
接着，在图10B所示的工序（第3工序）中，通过成批模塑方式，在相邻的单位引线框4B的粘合层31之间以及散热板30之间的空间S1以及开口部11上形成树脂层21。由此，从开口部11露出的镀层40的下表面被树脂层21覆盖。然后，在图10C所示的工序（第4工序）中，将图10B所示的胶带51剥离去除。
通过以上说明的制造工序，能够制造出由具有布线10、镀层40、粘合层31、散热板30以及树脂层21的多个单位引线框4B连设成矩阵状而成的结构、即图8所示的结构的引线框1B。另外，在该引线框1B的各个单位引线框4B上搭载一个或多个半导体元件，供给到将该半导体元件密封的成批模塑。或者，通过划片机沿着箭头的位置将树脂层21切断，如图10D所示，单片化为单个的单位引线框（引线框）4B，在该单位引线框4B上搭载一个或多个半导体元件。
（效果）
根据以上说明的实施方式，除了第1实施方式的（1）～（3）以及第2实施方式的（4）的效果之外，还具有以下的效果。
（5）在布线10的上表面10A设置了镀层40。由此，能够提高在引线框1B的单位引线框4B上安装半导体元件时的连接性（引线接合性、钎焊性等）。
（6）在导电性基板50的下表面50B形成抗蚀层53，该抗蚀层53具有通过光刻法进行了图案化的开口图案53X，通过以导电性基板50为供电层的电解电镀法，在从开口图案53X露出的导电性基板50上形成镀层40。像这样，由于通过光刻法来形成决定镀层40的形状的抗蚀层53的开口图案53X，所以能够以所需的形状（按照所设计的形状）以良好的精度形成开口图案53X以及镀层40的平面形状。因此，即使镀层40的间距为难以通过蚀刻加工来形成的窄间距的情况下，也能够通过上述光刻法以及电镀图案化而以良好的精度形成与窄间距化对应的镀层40。
（7）将胶带51的粘合剂51B形成为比镀层40厚。由此，例如通过热压合在导电性基板50的上表面50A层压了片状的胶带51时，镀层40被压入到粘合剂51B中。像这样镀层40被压入到粘合剂51B中时，因镀层40的形成而产生的导电性基板50的上表面50A侧的凹凸被粘合剂51B吸收。因此，能够抑制因这种凹凸而导致胶带51与导电性基板50之间的粘合力以及密合力下降。
（第3实施方式的变形例）
另外，上述第3实施方式能够按照如下方式进行变更。
·也可以将上述第3实施方式中的散热板30以及粘合层31省略。依照图11来说明该情况下的引线框的制造方法的一个例子。
首先，在图11A所示的工序中，通过碱性的剥离液将图9E所示的构造体的抗蚀层52去除。接着，在图11B所示的工序中，以将基板框2（具体地讲，布线10）密封的方式在胶带51的面51C上形成树脂层20。具体地讲，通过成批模塑方式，以在每个树脂密封区域3（参见图1A）中埋入胶带51上的布线10的方式形成树脂层20。由此，如图11B所示，以将开口部11填充的方式形成树脂层20，并且以将布线10的下表面10B覆盖的方式形成树脂层20。因此，从开口部11露出的镀层40的下表面被树脂层20覆盖。
然后，在图11C所示的工序中，将图11B所示的胶带51剥离去除。由此，能够制造出由具有布线10、镀层40以及树脂层20的多个单位引线框4B连设成矩阵状而成的引线框。
另外，在将这样形成的单位引线框4B单片化时，通过划片机沿着箭头的位置将树脂层20切断。由此，如图11D所示，得到单个的单位引线框（引线框）4B。
·在图11所示的变形例中，也可以以布线10的下表面10B露出的方式形成树脂层20。例如，在形成了图11B所示的构造体之后，将树脂层20薄化直至布线10的下表面10B露出。
（第4实施方式）
下面，依照图12～图14来说明第4实施方式。本实施方式的引线框1C与上述第3实施方式的不同之处在于，在各单位引线框4C的布线10的下表面10B设置了镀层41。下面以与第3实施方式之间的不同点为中心进行说明。
（第4实施方式的引线框的结构）
如图12B所示，各单位引线框4C具有布线10、镀层40、镀层41（第2镀层）、树脂层24、粘合层31、以及散热板30。
镀层41形成为将布线10的下表面10B覆盖。另外，虽省略图示，镀层41的平面形状形成为与布线10相同的大致长方形状。而且，镀层41的平面形状形成为比布线10的下表面10B的平面形状大一圈。因此，如图12B所示，镀层41的周缘部形成为比布线10的下表面10B的周缘部突出。由此，镀层41的周缘部相对于布线10的下表面10B形成为帽檐状。另外，在各单位引线框4C内对置的镀层41之间形成有开口部41X，该开口部41X的宽度比开口部11的镀层41侧的开口端窄。
作为上述镀层41的例子，能够举出例如从布线10的下表面10B依次层积Ni层/Au层而成的金属层。另外，作为镀层41的其他例，可以举出依次层积Ni层/Pd层/Au层而成的金属层、依次层积Ni层/Pd层/Ag层而成的金属层、依次层积Ni层/Pd层/Ag层/Au层而成的金属层。另外，在镀层41例如为Ni/Au层的情况下，Ni层的厚度能够设为1～10μm左右，Au层的厚度能够设为0.1～1μm左右。另外，上述开口部41X的宽度能够设为例如20～100μm左右。
粘合层31形成在单位引线框4C内的多个镀层41的下表面41B。具体地讲，粘合层31以架设的方式粘合在单位引线框4C内的对置的镀层41的下表面41B上。该粘合层31具有将镀层41和散热板30粘合的功能、以及将镀层41与散热板30之间绝缘的功能。
树脂层24以将布线10的侧面10C的整个面覆盖的方式填充到开口部11中。另外，树脂层24形成为将镀层41的整个侧面覆盖。具体地讲，树脂层24被填充到上述开口部41X中。由此，树脂层24形成为侵入到镀层41的周缘部。详细地说，在包括形成有树脂层24的开口部11以及开口部41X的空间中，通过镀层41的周缘部和布线10的侧面10C而形成台阶。在具有这样的台阶的空间中形成树脂层24时，树脂层24形成为侵入到镀层41的周缘部的上表面。因此。树脂层24与基板框2之间的密合性提高，能够抑制树脂层24从开口部11脱离。
此外，树脂层24形成为将粘合层31的侧面以及散热板30的侧面覆盖。具体地讲，树脂层24被填充到形成于相邻的单位引线框4C的粘合层31之间以及散热板30之间的空间S1中。树脂层24的上表面24A形成为与布线10的上表面10A大致齐平。另外，树脂层24的下表面24B形成为与散热板30的下表面大致齐平。各单位引线框4C内的多个布线10通过这样的树脂层24被支承在上述轨道部5、6上（参见图1A）。
（第4实施方式的引线框的制造方法）
在图13A所示的工序（第5工序）中，在导电性基板50的上表面50A形成在预定的位置具有开口图案53X的抗蚀层53，并且在导电性基板50的下表面50B形成在预定的位置具有开口图案54X（第2开口图案）的抗蚀层54（第2抗蚀层）。这些开口图案53X、54X形成为使分别与镀层40、41的形成区域对应的部分的导电性基板50露出。作为抗蚀层53、54的材料，能够使用具有耐电镀性的材料。具体地讲，作为抗蚀层53、54的材料，能够使用感光性的干膜抗蚀剂或液状的光致抗蚀剂（例如酚醛类树脂、丙烯酸类树脂等干膜抗蚀剂、液状抗蚀剂）等。
接着，在图13B所示的工序（第6工序）中，将上述抗蚀层53、54作为电镀掩模，对导电性基板50的上表面50A以及下表面50B实施将该导电性基板50用于电镀供电层的电解电镀法。具体地讲，对从抗蚀层53的开口图案53X露出的导电性基板50的上表面50A实施电解电镀法，从而在该导电性基板50的上表面50A形成镀层40。另外，对从抗蚀层54的开口图案54X露出的导电性基板50的下表面50B实施电解电镀法，从而在该导电性基板50的下表面50B形成镀层41。另外，在例如镀层40、41为Ni/Au层的情况下，通过电解电镀法，在从抗蚀层53、54的开口图案53X、54X露出的导电性基板50的上表面50A以及下表面50B上依次层积Ni层和Au层。然后，通过例如碱性的剥离液将抗蚀层53、54去除。
接着，在图13C所示的工序（第1工序）中，在导电性基板50的上表面50A粘贴胶带51。
接着，将上述镀层41作为蚀刻掩模，从下表面50B侧对导电性基板50进行蚀刻，如图13D所示形成开口部11（第2工序）。通过该开口部11的形成，在各单位引线框4C上划定多个布线10，并且镀层40的下表面的一部分从开口部11露出。另外，在通过湿蚀刻（各向同性刻蚀）对导电性基板50进行图案化的情况下，在该湿蚀刻中使用的蚀刻液能够根据导电性基板50的材质适当选择。例如，在作为导电性基板50使用铜的情况下，作为蚀刻液，能够使用氯化铁水溶液，能够从导电性基板50的下表面50B侧通过喷雾蚀刻实施上述图案化。像这样，通过湿蚀刻对导电性基板50进行图案化时，通过蚀刻向导电性基板50的面内方向行进的侧面蚀刻现象，布线10的截面形状形成为梯形。也就是说，在湿蚀刻（各向同性刻蚀）中，蚀刻相对于掩模（镀层41）不只是在垂直方向上进行，还在水平方向进行，所以如图13D所示，镀层41的周缘部正上方的布线10也被蚀刻，布线10的侧面以比镀层41后退的方式被部分去除。换言之，形成为下层的镀层41的周缘部从上层的布线10的下表面10B向外侧溢出的结构、即所谓的悬空（overhang）结构。
接着，在图14A所示的工序中，在图13D所示的构造体的下方配置粘合层31以及散热板30。具体地讲，以粘合层31的上表面与镀层41的下表面41B对置、且散热板30的上表面30A与粘合层31的下表面对置的方式，在上述构造体的下方重叠粘合层31以及散热板30。也就是说，以在镀层41与散热板30之间隔着粘合层31的方式，将上述构造体、粘合层31以及散热板30重叠。另外，此时的粘合层31使用B-级（半固化状态）的粘合层。
接着，通过对以上述方式配置的构造体、粘合层31以及散热板30进行加热以及加压，如图14A所示，使粘合层31的上表面与镀层41的下表面41B抵接，使散热板30的上表面30A与粘合层31的下表面抵接，并将粘合层31固化。通过该粘合层31的固化，散热板30通过粘合层31与镀层41粘合。由此，得到图14A所示的一体结构。
接着，在图14B所示的工序（第3工序）中，通过成批模塑方式，在相邻的单位引线框4C的粘合层31之间以及散热板30之间的空间S1、开口部11以及镀层41之间的开口部41X上形成树脂层24。由此，在包括开口部11和开口宽度比开口部11小的开口部41X的空间、即具有由镀层41的周缘部和布线10的侧面形成的台阶的空间中形成树脂层24。然后，在图14C所示的工序（第4工序）中，将图14B所示的胶带51剥离去除。
通过以上说明的制造工序，能够制造出由具有布线10、镀层40、41、粘合层31、散热板30以及树脂层24的多个单位引线框4C连设成矩阵状而成的结构、即图12所示的结构的引线框1C。另外，在该引线框1C的每个单位引线框4C上搭载一个或多个半导体元件，供给到将该半导体元件密封的成批模塑。或者，通过划片机沿着箭头的位置将树脂层24切断，如图14D所示，单片化为单个的单位引线框（引线框）4C，在该单位引线框4C上搭载一个或多个半导体元件。
（效果）
根据以上说明的实施方式，除了第1实施方式的（1）～（3）、第2实施方式的（4）、第3实施方式的（5）～（7）的效果之外，还具有以下的效果。
（8）形成将布线10的下表面10B覆盖、且比该下表面10B大一圈的镀层41。另外，在包括开口部11和开口宽度比该开口部11小的开口部41X的空间、即具有由镀层41的周缘部和布线10的侧面形成的台阶的空间中形成树脂层24。在这样的具有台阶的空间中形成树脂层24时，树脂层24形成为侵入到镀层41的周缘部的上表面中。因此，树脂层24与基板框2之间的密合性提高，能够抑制树脂层24从开口部11脱落。
（9）在导电性基板50上粘贴胶带51之前，在导电性基板50的下表面50B形成镀层41，将该镀层41设为蚀刻掩模，对导电性基板50进行蚀刻。由此，能够省略在导电性基板50粘贴胶带51之后通过光刻法来形成抗蚀层等的工序，所以能够减少给胶带51造成的损伤。
（第4实施方式的变形例）
另外，上述第4实施方式能够按照如下方式进行变更。
·可以将上述第4实施方式中的散热板30以及粘合层31省略。依照图15来说明该情况下的引线框的制造方法的一个例子。
首先，在图15A所示的工序中，通过与图13A～图13D所示的工序相同的制造工序，形成与图13D所示的构造体相同的构造体。接着，在图15B所示的工序中，以将基板框2（具体地讲，布线10）以及镀层41密封的方式，在胶带51的面51C上形成树脂层25。具体地讲，通过成批模塑方式，以在每个树脂密封区域3（参见图1A）中将胶带51上的布线10以及镀层41埋入的方式形成树脂层25。由此，如图15B所示，以将开口部11、41X内填充的方式形成树脂层25，并且以将镀层41的下表面41B覆盖的方式形成树脂层25。像这样，在包括开口部11和开口宽度比该开口部11小的开口部41X的空间、即具有由镀层41的周缘部和布线10的侧面形成的台阶的空间中形成树脂层25。
然后，在图15C所示的工序中，将图15B所示的胶带51剥离去除。由此，能够制造出由具有布线10、镀层40、41以及树脂层25的多个单位引线框4C连设成矩阵状而成的引线框。
另外，将这样形成的单位引线框4C单片化时，通过划片机沿着箭头的位置将树脂层25切断。由此，如图15D所示，得到单个的单位引线框（引线框）4C。
·在图15所示的变形例中，也可以以镀层41的下表面41B露出的方式形成树脂层25。例如，在形成了图15B所示的构造体之后，将树脂层25薄化直至镀层41的下表面41B露出。
（第5实施方式）
以下、依照图16～图18来说明第5实施方式。本实施方式的引线框1D与上述第2实施方式的不同之处在于，在各单位引线框4D的布线10内埋入镀层42（第1镀层）这一点、以及布线10的下表面10B形成为凹凸形状这一点。下面，以与第2实施方式之间的不同点为中心进行说明。
（第5实施方式的引线框的结构）
如图16B所示，各单位引线框4D具有布线10、镀层42、树脂层26、粘合层31、以及散热板30。
在各个布线10的上表面10A上，在所需的位置（图16B中1处）形成有凹部10X。该凹部10X从布线10的上表面10A形成至布线10的厚度方向的中途位置。也就是说，凹部10X形成为其底面位于布线10的厚度方向的中途位置。如图16A所示，凹部10X的平面形状形成为例如长方形状。该凹部10X形成在布线10的平面方向的中间位置。因此，如图16B所示，凹部10X的侧壁由布线10构成。
另外，在各个布线10的下表面10B上，在所需的位置（图16B中5处）形成有微小径的凹部10Y。该凹部10Y从布线10的下表面10B形成至布线10的厚度方向的中途位置。也就是说，凹部10Y形成为其底面位于布线10的厚度方向的中途位置。该凹部10Y形成为例如剖面呈大致梯形。通过形成多个这种微小径的凹部10Y，从而布线10的下表面10B成为凹凸面。该凹凸面与布线10的下表面10B被粗化而形成的粗化面不同。另外，凹部10Y的平面形状虽省略图示，然而形成为例如圆形状。例如，凹部10Y的开口端的直径能够设为例如10μm左右。另外，凹部10Y被配置成例如俯视呈交错状或矩阵状。
镀层42形成在布线10的凹部10X内。镀层42的上表面42A形成为与布线10的上表面10A大致齐平。另外，镀层42的侧面被构成凹部10X的侧壁的布线10覆盖。像这样，镀层42形成为被埋入到布线10内。如图16A所示，镀层42的平面形状与凹部10X的平面形状同样地形成为大致长方形状。
作为上述镀层42的例子，能够举出例如从凹部10X的底面依次层积Ni层/Au层而成的金属层。另外，作为镀层42的其他例子，能够举出依次层积Ni层/Pd层/Au层而成的金属层、依次层积Ni层/Pd层/Ag层而成的金属层、依次层积Ni层/Pd层/Ag层/Au层而成的金属层。另外，在镀层42为例如Ni/Au层的情况下，能够将Ni层的厚度设为1～10μm左右，能够将Au层的厚度设为0.1～1μm左右。
粘合层31形成在单位引线框4D内的多个布线10的下表面10B。具体地讲，粘合层31以架设的方式粘合在单位引线框4D内的相对置的布线10的下表面10B上。该粘合层31形成为将形成于布线10的下表面10B上的凹部10Y填充。由此，粘合层31被机械地挂在布线10上，所以粘合层31与布线10之间的密合性提高，能够抑制粘合层31以及散热板30从布线10脱离。
（第5实施方式的引线框的制造方法）
首先，如图17A所示，准备成为基板框2的母材的导电性基板50。
接着，在图17B所示的工序中，在导电性基板50的上表面50A上，形成在预定的位置具有开口图案55X的抗蚀层55。该开口图案55X形成为使与凹部10X的形成区域对应的部分的导电性基板50露出。作为抗蚀层55的材料，能够使用具有耐蚀刻性和耐电镀性的材料。具体地讲，作为抗蚀层55的材料，能够使用感光性的干膜抗蚀剂或者液状的光致抗蚀剂（例如酚醛类树脂、丙烯酸类树脂等的干膜抗蚀剂、液状抗蚀剂）等。例如，在使用感光性的干膜抗蚀剂的情况下，通过热压合在导电性基板50的上表面50A上层压干膜，通过光刻法在该干膜上进行图案化，以形成上述抗蚀层55。另外，在使用液状的光致抗蚀剂的情况下，也能够通过同样的工序形成抗蚀层55。
接着，将抗蚀层55作为蚀刻掩模，对从开口图案55X露出的导电性基板50的部分实施半蚀刻，将该部分去除薄化至所需的深度。由此，在从开口图案55X露出的导电性基板50上形成凹部10X。在该工序中使用的蚀刻液能够根据导电性基板50的材料适当选择。在作为导电性基板50的材料使用铜的情况下，当凹部10X的深度小于5μm时，例如作为蚀刻液能够使用过硫酸盐蚀刻液。另外，在作为导电性基板50的材料使用铜的情况下，当凹部10X的深度为5μm以上时，例如作为蚀刻液能够使用氯化铁水溶液、氯化铜水溶液。另外，虽然能够通过这样的蚀刻加工（半蚀刻）形成凹部10X，然而也能够通过例如冲压加工来形成凹部10X。
接着，在图17C所示的工序中，将上述抗蚀层55作为电镀掩模，对导电性基板50的上表面50A实施将该导电性基板50用于电镀供电层的电解电镀法。具体地讲，对从抗蚀层55的开口图案55X露出的导电性基板50、即凹部10X实施电解电镀法，从而在该凹部10X内形成镀层42。例如，在镀层42为Ni/Au层的情况下，通过电解电镀法，在从抗蚀层55的开口图案55X露出的凹部10X的底面上依次层积Ni层和Au层。在本例中，形成于最上层的金属层（例如、Au层）的上表面42A形成为与导电性基板50的上表面50A大致齐平。另外，形成于凹部10X内的镀层42也可以形成为其上表面42A位于比导电性基板50的上表面50A凹陷的位置。另外，形成于凹部10X内的镀层42也可以形成为其上表面42A比导电性基板50的上表面50A向上方突出。但是，在使镀层42的上表面42A比导电性基板50的上表面50A向上方突出的情况下，优选该镀层42的突出量比在后工序中使用的胶带51的粘合剂51B的厚度小。
然后，通过例如碱性的剥离液将抗蚀层55去除。
接着，在图17D所示的工序（第1工序）中，在导电性基板50的上表面50A粘合胶带51。具体地讲，将单面涂布有粘合剂51B的膜状的胶带基材51A的涂布有粘合剂51B的一侧的面51C粘贴到导电性基板50的上表面50A。此时，导电性基板50的上表面50A与镀层42的上表面42A形成为大致齐平，所以能够将胶带51的粘合剂51B形成得较薄。例如，粘合剂51B的厚度能够设为例如1～5μm左右。也就是说，由于粘合剂51B所接触的面（导电性基板50的上表面50A以及镀层42的上表面42A）是凹凸小的平坦面，所以即使在将粘合剂51B形成得较薄的情况下，也能够抑制因上述凹凸而导致胶带51与导电性基板50之间的粘合力以及密合力下降。
接着，在图17E所示的工序中，在导电性基板50的下表面50B形成在预定的位置具有开口部56X、56Y的抗蚀层56。该开口部56X形成为使与开口部11的形成区域对应的部分的导电性基板50的下表面50B露出。另外，开口部56Y形成为与凹部10Y的形成区域对应的部分的导电性基板50的下表面50B露出。此时，将开口部56Y的开口径设为微小径（例如、10μm左右）。作为抗蚀层56的材料，能够使用具有耐蚀刻性的材料。具体地讲，作为抗蚀层56的材料，能够使用感光性的干膜抗蚀剂或液状的光致抗蚀剂（例如酚醛类树脂、丙烯酸类树脂等干膜抗蚀剂、液状抗蚀剂）等。在使用例如感光性的干膜抗蚀剂的情况下，通过热压合在导电性基板50的下表面50B上层压干膜，通过光刻法在该干膜上进行图案化，以形成上述抗蚀层56。另外，即使在使用液状的光致抗蚀剂的情况下，也能够通过同样的工序来形成抗蚀层56。
接着，将抗蚀层56作为蚀刻掩模，从导电性基板50的下表面50B侧进行蚀刻，形成图17E所示的基板框2（第2工序）。具体地讲，从下表面50B侧对从抗蚀层56的开口部56X、56Y露出的导电性基板50进行蚀刻，在导电性基板50上形成开口部11，形成基板框2。通过形成该开口部11，在各单位引线框4D上划定多个布线10。此外，通过上述蚀刻，在从抗蚀层56的开口部56Y露出的布线10的下表面10B形成凹部10Y。详细地说，将抗蚀层56的开口部56Y的开口径设为微小径（例如、10μm左右）时，蚀刻率下降。因此，通过对这样的从微小径的开口部56Y露出的布线10实施蚀刻，从而能够在布线10上形成不将布线10的厚度方向贯穿的凹部10Y。也就是说，通过形成具有与开口部11对应的开口部56X和微小径的开口部56Y的抗蚀层56，从而能够同时形成将布线10的厚度方向贯穿的开口部11和不将布线10的厚度方向贯穿的凹部10Y。像这样，通过不同于粗化处理的方法来形成微小径的凹部10Y。另外，在通过湿蚀刻来形成开口部11以及凹部10Y的情况下，在该湿蚀刻中使用的蚀刻液能够根据导电性基板50的材质适当选择。例如，在作为导电性基板50使用铜的情况下，作为蚀刻液能够使用氯化铁水溶液，从导电性基板50的下表面50B侧通过喷雾蚀刻形成上述开口部11以及凹部10Y。像这样，通过湿蚀刻来对导电性基板50进行图案化时，由于蚀刻向导电性基板50的面内方向进行的侧面蚀刻现象，开口部11以及凹部10Y的截面形状形成为梯形。另外，在本工序中，胶带51作为蚀刻阻止层发挥作用。
然后，通过例如碱性的剥离液将抗蚀层56去除。
接着，在图18A所示的工序中，在从图17E所示的构造体去除了抗蚀层56的构造体的下方配置粘合层31以及散热板30。具体地讲，以粘合层31的上表面与布线10的下表面10B对置、且散热板30的上表面与粘合层31的下表面对置的方式，在上述构造体的下方重叠粘合层31以及散热板30。也就是说，以在布线10与散热板30之间隔着粘合层31的方式，将上述构造体、粘合层31以及散热板30重叠。另外，此时的粘合层31使用B-级的粘合层。
接着，对以上述方式配置的构造体、粘合层31以及散热板30进行加热以及加压。由此，粘合层31被压入到凹部10Y内，在凹部10Y内填充粘合层31。另外，粘合层31的上表面与布线10的下表面10B抵接，散热板30的上表面与粘合层31的下表面抵接。而且，通过粘合层31固化，从而散热板30通过粘合层31与布线10粘合。由此，得到图18A所示的一体结构。
接着，在图18B所示的工序（第3工序）中，通过成批模塑方式，在相邻的单位引线框4D的粘合层31之间以及散热板30之间的空间S1以及开口部11上形成树脂层26。然后，在图18C所示的工序（第4工序）中，将图18B所示的胶带51剥离去除。
通过以上说明的制造工序，能够制造出由具有形成有凹部10X、10Y的布线10、形成于凹部10X内的镀层42、粘合层31、散热板30以及树脂层21的多个单位引线框4D连设成矩阵状而成的结构、即图16所示的结构的引线框1D。另外，在该引线框1D的每个单位引线框4D上搭载一个或多个半导体元件，供给到将该半导体元件密封的成批模塑。或者，通过划片机沿着箭头的位置将树脂层26切断，如图18D所示，单片化为单个的单位引线框（引线框）4D，在该单位引线框4D上搭载一个或多个半导体元件。
（效果）
根据以上说明的实施方式，除了第1实施方式的（1）～（3）、第2实施方式的（4）以及第3实施方式的（5）的效果之外，还具有以下的效果。
（10）在形成于布线10的上表面10A的凹部10X内形成镀层42。由此，能够将布线10的上表面10A和镀层42的上表面42A形成为凹凸小的平坦面。因此，即使在将与这些布线10的上表面10A以及镀层42的上表面42A粘合的粘合剂51B形成得较薄的情况下，也能够抑制因上述凹凸而导致胶带51与导电性基板50之间的粘合力以及密合力下降。因此，能够将粘合剂51B形成得较薄，能够降低制造成本。
（11）通过在布线10的下表面10B形成多个微小径的凹部10Y，从而将布线10的下表面10B设为凹凸面，以将该凹部10Y填充的方式在布线10的下表面10B上形成粘合层31。由此，由于粘合层31被机械性地钩挂在布线10上，所以粘合层31与布线10之间的密合性提高，能够抑制粘合层31以及散热板30从布线10脱离。
（12）在对导电性基板50进行图案化而形成基板框2时，在导电性基板50的下表面50B形成了具有与开口部11对应的开口部56X和微小径的开口部56Y的抗蚀层56。而且，将该抗蚀层56作为蚀刻掩模，从导电性基板50的下表面50B侧进行蚀刻。由此，在与微小径的开口部56Y对应的部分上蚀刻率下降，所以能够同时形成将布线10的厚度方向贯穿的开口部11和不将布线10的厚度方向贯穿的凹部10Y。
（第5实施方式的变形例）
另外，上述第5实施方式能够按照如下方式进行变更。
·可以将上述第5实施方式中的粘合层31省略。依照图19来说明该情况下的引线框的制造方法的一个例子。
首先，在图19A所示的工序中，通过与图17A至图17E所示的工序相同的制造工序，形成与图17E所示的构造体相同的构造体，将抗蚀层56去除。接着，在图19B所示的工序中，在胶带51的面51C上依次层积将布线10覆盖的树脂层27和散热板33。该树脂层27的形成、以及树脂层27和散热板33的层积通过例如树脂模塑成型法来形成。例如，在作为树脂层27的材料使用具有热固性的模塑树脂的情况下，将图19A所示的构造体和散热板33以隔着预定距离的状态收纳在模具内，从栅极部（省略图示）向相应的树脂密封区域3（参见图1A）填充上述模塑树脂的同时进行加热以及加压处理。由此，如图19B所示，以将开口部11以及凹部10Y填充的方式在布线10与散热板33之间形成树脂层27，在胶带51的面51C上层积树脂层27和散热板33。此时，与胶带51的面51C接触的布线10的上表面10A以及树脂层27的上表面27A形成为沿着胶带51的面51C（平坦面）的形状。因此，布线10的上表面10A以及树脂层27的上表面27A形成为平坦，这些上表面10A与上表面27A形成为齐平。另外，作为填充上述模塑树脂的方法，能够使用例如传递模塑法、注射模塑法等方法。
另外，树脂层27与散热板33的层积能够通过例如以下的方法来形成。首先，准备在散热板33上粘合有片状的树脂层27的构造体，将该构造体以树脂层27与布线10对置的方式配置到图19A所示的构造体的胶带51的面51C侧。此时，树脂层27使用B-级状态的树脂层。接着，在真空气氛下，以190～250℃左右的温度，从两面侧对上述的2个构造体进行加热以及加压。由此，树脂层27被填充到开口部11以及凹部10Y内，布线10被树脂层27覆盖。并且，树脂层27固化，伴随该固化，树脂层27被粘合在布线10上。
像这样，树脂层27形成为被填充到布线10的凹部10Y中。由此，由于树脂层27机械地钩挂在布线10上，所以树脂层27与布线10之间的密合性提高，能够抑制树脂层27以及散热板33从布线10脱离。另外，上述树脂层27以及散热板33的平面形状以及大小形成为与例如上述树脂密封区域3（参见图1A）的平面形状以及大小大致相同。
然后，在图19C所示的工序中，将图19B所示的胶带51剥离去除。由此，能够制造出具有形成有凹部10X、10Y的布线10、形成于凹部10X内的镀层42、树脂层27以及散热板33的多个单位引线框4D连设成矩阵状而成的引线框。
另外，在将这样形成的单位引线框4D单片化时，通过划片机沿着箭头的位置将树脂层27以及散热板33切断。由此，如图19D所示，得到单个的单位引线框（引线框）4D。
图28A表示图19D的引线框4D的变形例。该变形例的引线框4D具备将布线10的上表面10A的一部分覆盖的阻焊层63。阻焊层63可以是白色。各布线10的上表面10A能够具有一个或多个凹部10X和形成在该凹部10X上的镀层42。各布线10的下表面10B不具有凹部10Y，然而也可以具有凹部10Y。在图示的例子中，阻焊层63形成为将树脂层27的上表面、镀层42的上表面的一部分、布线10的上表面10A的一部分覆盖。
图28B表示图28A的引线框4D的变形例。图28B的引线框包括：具有镀层42的第1布线11；和不具有镀层42的第2布线10。在图示的例子中，第2布线10被设置于第1布线11之间。第2布线10的上表面10整个被阻焊层63覆盖。
·可以在上述变形例中的树脂层27与散热板33之间形成粘性与树脂层27不同的树脂层34。依照图20来说明该情况下的引线框的制造方法的一个例子。
首先，在图20A所示的工序中，形成与图17E所示的构造体相同的构造体，将抗蚀层56去除。接着，在胶带51的面51C上，以将布线10覆盖的方式形成低粘度的树脂层27。例如，通过热压合在胶带51的面51C上层压B-级状态的片状的树脂层27。由此，布线10被压入到树脂层27中，树脂层27被填充到开口部11以及凹部10Y内。此时，由于树脂层27的粘度低，所以能够将该树脂层27确实地填充到开口部11以及凹部10Y内。因此，由于树脂层27机械地钩挂在布线10上，所以树脂层27与布线10之间的密合性提高，能够抑制树脂层27从布线10脱离。另外，作为该树脂层27的粘度，能够设为例如500Pa·S左右。
然后，在150℃左右的温度气氛下对树脂层27进行熟化（热固化处理）而使其固化。
接着，在图20B所示的工序中，在树脂层27的下表面27B依次层积树脂层34和散热板33。例如，准备在散热板33上粘合了树脂层34的构造体，将该构造体以树脂层34与树脂层27对置的方式配置到图20A所示的构造体的下表面侧。此时，树脂层34使用B-级状态的树脂层。接着，在真空气氛下，以100～200℃左右的温度从两面侧对上述的2个构造体进行加热以及加压。由此，如图20B所示，树脂层34的上表面与树脂层27的下表面27B抵接，散热板33的上表面与树脂层34的下表面抵接。此外，树脂层34固化，通过该固化，树脂层34被粘合到树脂层27上。此时，由于树脂层34比树脂层27粘度高，所以即使在进行了上述加压处理的情况下，也能够确保所需的厚度。因此，与在散热板33与布线10之间只存在低粘度的树脂层27的情况相比，能够提高散热板33与布线10之间的绝缘性。另外，作为树脂层34的粘度，能够设为例如2000Pa·S左右。另外，树脂层34以及散热板33的平面形状以及大小形成为与例如上述树脂密封区域3（参见图1A）的平面形状以及大小大致相同。
然后，在图20C所示的工序中，将图20B所示的胶带51剥离去除。由此，能够制造出由具有形成有凹部10X、10Y的布线10、形成于凹部10X内的镀层42、树脂层27、树脂层34以及散热板33的单位引线框4D连设成矩阵状而成的引线框。
这样的图20C所示的构造体能够通过例如以下的方法来形成。也就是说，在散热板33上依次层积高粘度的树脂层34、低粘度的树脂层27、以及粘合有胶带51的基板框2，将胶带51从基板框2剥离之后，将树脂层27、34固化，从而能够得到图20C所示的构造体。
另外，将这样形成的单位引线框4D单片化时，通过划片机沿着箭头的位置将树脂层27、树脂层34以及散热板33切断。由此，如图20D所示，得到单个的单位引线框（引线框）4D。
图28C表示图20D的引线框4D的变形例。图28C的引线框4D具备将布线10的上表面10A的一部分覆盖的阻焊层63。阻焊层63可以是白色。各布线10的上表面10A能够具有一个或多个凹部10X和形成在该凹部10X上的镀层42。各布线10的下表面10B不具有凹部10Y，然而也可以具有凹部10Y。在图示的例子中，阻焊层63形成为将树脂层27的上表面、镀层42的上表面的一部分、布线10的上表面10A的一部分覆盖。
图28D表示图28C的引线框4D的变形例。图28D的引线框包括：具有镀层42的第1布线11；和不具有镀层42的第2布线10。在图示的例子中，第2布线10被设置于第1布线11之间。第2布线10的上表面10A整个被阻焊层63覆盖。
（其他实施方式）
另外，上述实施方式以及变形例能够采用例如以下的方式进行变更。
·在上述实施方式的单位引线框4、4A～4D中形成了2个布线10。但不限于此，例如也可以在单位引线框上形成3个以上的布线10。依照图21来说明具有这种单位引线框的引线框的一个例子。
如图21B所示，各单位引线框4E具有3个布线10、形成于布线10的上表面10A的镀层40、43、形成于布线10的下表面10B的镀层41、粘合层31、散热板30、以及树脂层28。
如图21A和图21B所示，镀层43形成为将在单位引线框4E内形成于正中的布线10的上表面10A的整个面覆盖。另外，镀层43形成为将在各单位引线框4E内形成于对置的布线10之间的树脂层28的上表面28A的一部分覆盖。因此，在各单位引线框4E内对置的镀层43之间形成有开口部43X，该开口部43X的开口宽度比划定布线10的开口部11窄。另外，如图21A所示，镀层43形成为俯视呈大致长方形状。作为上述镀层43，能够使用与镀层40相同的金属层。这样的镀层43可以作为与半导体元件电气连接的引线使用，也可以作为搭载半导体元件的焊垫使用。另外，在图21的例子中，以将布线10的上表面10A的整个面覆盖的方式形成镀层43，然而也可以以将布线10的上表面10A的一部分覆盖的方式形成镀层43。
粘合层31形成为将单位引线框4E内的3个镀层41的下表面41B覆盖。具体地讲，粘合层31以架设的方式粘合在单位引线框4D内的3个镀层41的下表面41B上。该粘合层31具有将镀层41和散热板30粘合的功能、以及将镀层41与散热板30之间绝缘的功能。
树脂层28形成为将开口部11、41X以及空间S1填充。树脂层28的上表面28A形成为与布线10的上表面10A大致齐平。另外，树脂层28的下表面28B形成为与散热板30的下表面30B大致齐平。各单位引线框4E内的布线10通过这样的树脂层28被支承在上述轨道部5、6（参见图1A）上。
另外，在图21中示出了第4实施方式的单位引线框4C的变形例，但是对于第1～第3实施方式以及第5实施方式的单位引线框4、4A、4B、4D也能够进行同样的变形。
·也可以将上述第3以及第4实施方式的引线框1B、1C的单位引线框4B、4C、即具有镀层40的单位引线框4B、4C中的布线10省略。依照图22来说明该情况下的引线框的制造方法的一个例子。
首先，在图22A所示的工序中，通过与图9A～图9D所示的工序相同的制造工序，形成与图9D所示的构造体相同的构造体。
接着，在图22B所示的工序中，将图22A所示的导电性基板50去除。例如，在导电性基板50为铜板的情况下，能够通过使用了氯化铁水溶液、氯化铜水溶液、过硫酸铵水溶液等的湿蚀刻来去除导电性基板50。此时，胶带基材51A在图22A所示的构造体的上表面侧露出，胶带51的粘合剂51B以及镀层40（例如、Ni层）在下表面侧露出，所以能够只将作为铜板的导电性基板50选择性地蚀刻。
接着，在图22C所示的工序中，以将镀层40密封的方式在胶带51的面51C上形成树脂层29。由此，以将镀层40的下表面40B覆盖的方式形成树脂层29。
然后，在图22D所示的工序中，将图22C所示的胶带51剥离去除。由此，能够制造出由具有镀层40以及树脂层29的多个单位引线框4F连设成矩阵状而成的引线框。
在将单位引线框4F单片化时，通过划片机沿着图22D的箭头的位置将树脂层29切断。由此，如图22E所示，得到单个的单位引线框4E。
·上述第1～第4实施方式以及这些各变形例中的布线10的下表面10B也可以是粗化面。而且，布线10的侧面10C也可以是粗化面。具有粗化的下表面10B（以及侧面10C）的布线10能够提高布线10与树脂层20～26、28之间的密合性。
·也可以将上述实施方式以及上述变形例中的布线10的上表面10A粗化。
·也可以将上述第4实施方式以及其变形例中的镀层41的下表面41B粗化。由此，能够提高镀层41与树脂层24、25之间的密合性。
·在上述第2～第5实施方式以及各变形例中的单位引线框4A～4E中，树脂层21、24、26、28的下表面21B、24B、26B、28B形成为与散热板30的下表面30B齐平。但不限于此，例如也可以以将散热板30的下表面30B覆盖的方式形成树脂层21、24、26、28。
·使用树脂模塑成型法来形成上述实施方式以及上述变形例中的树脂层20～29。但不限于此，也可以通过例如浇灌法来形成树脂层20～29。
·上述实施方式以及上述变形例的单位引线框4、4A～4E的形状没有特别限制。也就是说，只要是具有多个布线10和将划定该多个布线10的开口部11填充并对布线10进行支承的树脂层的引线框即可，其形状没有特别限制。
·在上述实施方式以及上述变形例中，具体化为多个单位引线框4、4A～4F连设成矩阵状而成的引线框，然而例如也可以具体化为由多个单位引线框4、4A～4F连设成带状的引线框。也就是说，只要是由多个单位引线框连设而成的引线框即可，该单位引线框的排列没有特别限定。
·上述实施方式以及上述变形例中的引线框1、1A～1D能够用于例如发光装置。但不限于此，例如，也可以具体化为用于表面安装型封装体的引线框，在该表面安装型封装体中，多个外部连接用的端子在QFN、BGA（Ball Grid Array）、LGA（Land Grid Array）、CSP（Chip Size Package）、SON（Small Out line Non-Lead Package）等封装体的一面露出。
（半导体元件的搭载例）
图23～图26以及图29表示在上述实施方式以及上述变形例的单位引线框上搭载半导体元件60、66而成的半导体装置的剖面结构。
（半导体元件的搭载例1）
图23A所示的半导体装置7A具有图3D所示的单位引线框4。在形成于该单位引线框4的布线10之间的树脂层20的上表面20A搭载有半导体元件60。该半导体元件60的电极（省略图示）通过接合线61与布线10电气连接。这些半导体元件60以及接合线61被密封树脂62密封。另外，从密封树脂62露出的布线10通过外部连接用线W1与安装基板（省略图示）电气连接。另外，密封树脂62在连接有外部连接用线W1的位置上形成有开口部。在该情况下，从密封树脂62的开口部露出的布线10通过外部连接用线W1与安装基板电气连接。
作为上述半导体元件60，能够使用例如发光二极管等发光元件、IC芯片、LSI芯片等。另外，作为接合线61，能够使用例如金、铝等的细线。作为密封树脂62的材料，能够使用例如环氧类树脂、聚酰亚胺类树脂、硅酮类树脂等绝缘性树脂。
接着，简单说明半导体装置7A的制造方法的一个例子。
首先，通过图2A～图3C中说明的制造方法来制造引线框1，在形成于各单位引线框4的布线10之间的树脂层20上搭载一个或多个半导体元件60。然后，通过接合线61将各半导体元件60的电极和布线10电气连接。由此，半导体元件60被安装到单位引线框4上。接着，通过成批模塑方式，在每个单位引线框4上，用密封树脂62将半导体元件60以及接合线61密封。接着，通过划片机沿着预定的位置（例如，参见图3C所示的箭头）将树脂层20切断，单片化为单个的半导体装置7A。由此，制造出图23A所示的单个的半导体装置7A。另外，然后，在安装基板上搭载半导体装置7A，通过外部连接用线W1将布线10和安装基板电气连接。
（半导体元件的搭载例2）
图23B所示的半导体装置7B具有图3D所示的单位引线框4、阻焊层63、半导体元件60、接合线61、以及密封树脂62。
阻焊层63形成为将布线10的上表面10A的一部分以及树脂层20的上表面20A的一部分覆盖。具体地讲，阻焊层63形成有开口部63X和开口部63Y，开口部63X用于使成为安装半导体元件60的安装区域的布线10以及树脂层20露出，开口部63Y用于使布线10的一部分作为与安装基板（省略图示）电气连接的电极端子露出。作为阻焊层63的材料，能够使用例如环氧类树脂等绝缘性树脂。另外，在作为半导体元件60使用发光元件的情况下，阻焊层63优选具有高反射率的反射膜。具体地讲，该情况下的阻焊层63在波长450～700nm之间具有50%以上（优选为80%以上）的反射率。这样的阻焊层63称之为白色抗蚀层。作为该情况下的阻焊层63的材料，能够使用例如白色的绝缘性树脂。作为白色的绝缘性树脂，能够使用例如在环氧类树脂、有机聚硅氧烷类树脂中含有由白色的氧化钛（TiO2）和/或硫酸钡（BaSO4）构成的填充物和/或顔料的树脂材。另外，作为阻焊层63的材料，能够使用黑色的绝缘性树脂。作为黑色的绝缘性树脂，能够使用例如在遮光性的黑色树脂中混入了感光材的遮光性的黑色抗蚀剂。另外，作为黑色顔料，能够使用例如将多种顔料混合而成的颜料、炭黑、钛黑等。
在形成于布线10之间的树脂层20的上表面20A上搭载的半导体元件60的电极（省略图示）通过接合线61与从阻焊层63的开口部63X露出的布线10电气连接。以将这些半导体元件60以及接合线61密封的方式，在从阻焊层63的开口部63X露出的布线10上以及树脂层20上形成密封树脂62。另外，从阻焊层63的开口部63Y露出的布线10通过外部连接用线W1与安装基板（省略图示）电气连接。
（半导体元件的搭载例3）
图23C所示的半导体装置7C具有在图5D所示的单位引线框4A上追加了焊垫12的单位引线框4G。在该单位引线框4G中，粘合层31以架设的方式粘合在2个布线10以及焊垫12上。该粘合层31具有将布线10以及焊垫12与散热板30粘合的功能、以及将布线10以及焊垫12与散热板30之间绝缘的功能。另外，在单位引线框4G的焊垫12上搭载有半导体元件60。而且，半导体元件60的电极（省略图示）通过接合线61与布线10电气连接。另外，在通过蚀刻加工由导电性基板50形成基板框2时，与布线10同时形成上述焊垫12。
在上述单位引线框4G上，只在布线10以及焊垫12之中的焊垫12的下表面形成粘合层31，通过该粘合层31将散热板30与焊垫12粘合。也就是说，可以将布线10与散热板30的热连接省略。在该情况下，无需将焊垫12与散热板30电气地绝缘。因此，作为粘合层31的材料，能够使用例如银膏药等具有导电性的粘合剂。
（半导体元件的搭载例4）
图23D所示的半导体装置7D具有图21B所示的单位引线框4E。在形成于该单位引线框4E的正中的布线10、具体为布线10的镀层43上搭载有半导体元件60。而且，半导体元件60的电极（省略图示）通过接合线61与形成于搭载有该半导体元件60的布线10的两侧的布线10电气连接。像这样，在该情况下，上表面形成有镀层43的布线10作为焊垫发挥作用。
（半导体元件的搭载例5）
图24A所示的半导体装置7E具有图18D所示的单位引线框4D、阻焊层63、半导体元件60、接合线61、以及密封树脂62。
阻焊层63形成为将布线10的上表面10A的一部分、镀层42的上表面的一部以及树脂层26的上表面26A的一部分覆盖。具体地讲，在阻焊层63上形成有开口部63X以及开口部63Y，开口部63X用于使作为安装有半导体元件60的安装区域的布线10、镀层42以及树脂层26露出，开口部63Y用于使布线10的一部分作为与安装基板（省略图示）电气连接的电极端子露出。
在形成于布线10之间的树脂层26的上表面26A上搭载的半导体元件60的电极（省略图示）通过接合线61与被埋入到布线10中的镀层42电气连接。以将这些半导体元件60以及接合线61密封的方式，在从阻焊层63的开口部63X露出的布线10上、镀层42上以及树脂层26上形成有密封树脂62。另外，从阻焊层63的开口部63Y露出的布线10通过外部连接用线W1与安装基板（省略图示）电气连接。
（半导体元件的搭载例6）
图24B所示的半导体装置7F具有图18D所示的单位引线框4D、阻焊层63、反射层64、半导体元件60、接合线61、以及密封树脂62。也就是说，半导体装置7F与上述半导体装置7E不同之处在于，具有反射层64。
反射层64形成为将形成于布线10之间的树脂层26的上表面26A覆盖。该反射层64具有高反射率。具体地讲，反射层64在波长450～700nm之间具有50%以上（优选为80%以上）的反射率。这样的反射层64又称之为白色抗蚀层。作为这样的反射层64的材料，能够使用例如白色的绝缘性树脂。作为白色的绝缘性树脂，能够使用例如在环氧类树脂或有机聚硅氧烷类树脂中含有由白色的氧化钛（TiO2）或硫酸钡（BaSO4）构成的填充物或顔料的树脂材。另外，作为本例的阻焊层63，能够使用与反射层64相同的白色抗蚀层。在该情况下，能够同时形成反射层64以及阻焊层63。
在反射层64上搭载有半导体元件60。该半导体元件60的电极（省略图示）通过接合线61与被埋入到布线10中的镀层42电气连接。像这样，在半导体元件60的下表面形成有反射层64时，例如在作为半导体元件60使用发光元件的情况下，能够提高该发光元件的发光效率。
（半导体元件的搭载例7）
图24C所示的半导体装置7G具有图18D所示的单位引线框4D、阻焊层63、反射层65、半导体元件60、接合线61、以及密封树脂62。也就是说，半导体装置7G与上述半导体装置7E不同之处在于，具有反射层65。
反射层65形成为将在形成于布线10之间的树脂层26上搭载的半导体元件60包围。也就是说，在反射层65形成有开口部65X，该开口部65X使成为安装有半导体元件60的安装区域的树脂层26的上表面26A露出。该反射层65具有高反射率。作为该反射层65的材料，能够使用与上述反射层64相同的材料。另外，作为本例的阻焊层63，使用与反射层65相同的白色抗蚀层。在该情况下，能够同时形成反射层65以及阻焊层63。
像这样，以包围半导体元件60的方式形成反射层65时，例如在作为半导体元件60使用发光元件的情况下，能够提高该发光元件的发光效率。
（半导体元件的搭载例8）
图25A所示的半导体装置7H具有在图18D所示的单位引线框4D上追加了焊垫13的单位引线框4H、阻焊层63、多个半导体元件60、以及密封树脂62。在该单位引线框4H中，粘合层31以架设的方式粘合在2个布线10以及焊垫13上。该粘合层31具有将布线10以及焊垫13与散热板30粘合的功能、以及将布线10以及焊垫13与散热板30绝缘的功能。
在焊垫13的上表面13A搭载有多个（例如4个）半导体元件60。在焊垫13上搭载于最外侧的半导体元件60的电极（省略图示）通过接合线61与埋入到布线10中的镀层42电气连接。而且，相邻的半导体元件60的电极通过接合线61相互电气连接。另外，在焊垫13的下表面，与布线10的凹部10Y相同地形成有微小径的凹部13Y。通过蚀刻加工从导电性基板50形成基板框2时，能够与布线10以及凹部10Y同时形成焊垫13以及凹部13Y。
像这样，在焊垫13（铜层）上搭载半导体元件60，所以通过该焊垫13，能够将半导体元件60的动作时产生的热量有效地散热。
（半导体元件的搭载例9）
图25B所示的半导体装置7I具有上述单位引线框4H、阻焊层63、反射层64、半导体元件60、以及密封树脂62。也就是说，半导体装置7I与上述半导体装置7H的不同之处在于，形成有反射层64。
反射层64形成为将焊垫13的上表面13A覆盖、且将形成于布线10与焊垫13之间的树脂层26的上表面26A的一部分覆盖。
在该反射层64上搭载有多个半导体元件60。在反射层64上搭载于最外侧的半导体元件60的电极（省略图示）通过接合线61与埋入到布线10中的镀层42电气连接。而且，相邻的半导体元件60的电极通过接合线61相互电气连接。像这样，在半导体元件60的下表面形成有反射层64时，例如在作为半导体元件60使用了发光元件的情况下，能够提高发光元件的发光效率。
（半导体元件的搭载例10）
图25C所示的半导体装置7J具有上述单位引线框4H、埋入到焊垫13中的镀层44、半导体元件60、以及密封树脂62。也就是说，半导体装置7J与上述半导体装置7H不同之处在于，具有镀层44。
在焊垫13的上表面13A，在所需的位置（图25C中1个）形成有凹部13X。该凹部13X从焊垫13的上表面13A形成至焊垫13的厚度方向的中途位置。也就是说，凹部13X形成为其底面位于焊垫13的厚度方向的中途。该凹部13X的平面形状形成为例如长方形状。
镀层44形成于焊垫13的凹部13X内。镀层44的上表面44A形成为与焊垫13的上表面13A大致齐平。另外，镀层44的侧面被构成凹部13X的侧壁的焊垫13覆盖。像这样，镀层44形成为被埋入到焊垫13内。作为镀层44的例子，能够举出例如从焊垫13露出的最外层为Ag层的金属层。
在该镀层44（Ag层）上搭载有多个半导体元件60。在镀层44上搭载于最外侧的半导体元件60的电极（省略图示）通过接合线61与被埋入到布线10中的镀层42电气连接。而且，相邻的半导体元件60的电极通过接合线61相互电气连接。像这样，在半导体元件60的下表面形成有光反射率高的Ag层（镀层44）时，例如在作为半导体元件60使用发光元件的情况下，能够提高这些发光元件的发光效率。
（半导体元件的搭载例11）
图26A所示的半导体装置7K具有图10D所示的单位引线框4B。在该单位引线框4B的对置的一对镀层40上安装有半导体元件66。具体地讲，半导体元件66以跨越形成于一对镀层40之间的开口部40X的方式倒装在形成于开口部40X两侧的2个镀层40上。更具体地讲，形成于半导体元件66的一个面（例如下表面）上的一个凸点（bump）67被倒装接合在上述2个镀层40之中的一个镀层40上，另一个凸点67被倒装接合在另一个镀层40上。由此，半导体元件66的各凸点67通过镀层40与布线10电气连接。这些半导体元件66以及凸点67被密封树脂62密封。另外，从密封树脂62露出的布线10通过外部连接用线W1与安装基板（省略图示）电气连接。
另外，作为半导体元件66，能够使用例如发光二极管等发光元件、IC芯片或LSI芯片等。另外，作为凸点67，能够使用例如金凸点或锡凸点。作为锡凸点的材料，能够使用例如含铅（Pb）的合金、锡（Sn）和Au的合金、Sn和Cu的合金、Sn和Ag的合金、Sn和Ag和Cu的合金等。
（半导体元件的搭载例12）
图26B所示的半导体装置7L具有图10D所示的单位引线框4B、阻焊层68、半导体元件66、以及密封树脂62。
阻焊层68形成为将从镀层40露出的布线10的上表面10A以及树脂层21的上表面21A覆盖。在该阻焊层68上形成有开口部68X，该开口部68X用于使布线10的一部分作为与安装基板（省略图示）电气连接的电极端子露出。作为阻焊层68的材料，能够使用例如环氧类树脂等绝缘性树脂。另外，在作为半导体元件66使用发光元件的情况下，阻焊层68优选为具有高反射率的反射膜。具体地讲，该情况下的阻焊层68在波长450～700nm之间具有50%以上（优选为80%以上）的反射率。这样的阻焊层68又称之为白色抗蚀层。作为该情况下的阻焊层68的材料，能够使用例如白色的绝缘性树脂。作为白色的绝缘性树脂，能够使用例如在环氧类树脂或有机聚硅氧烷类树脂中含有由白色的氧化钛（TiO2）和/或硫酸钡（BaSO4）构成的填充物或顔料的树脂材。另外，作为阻焊层68的材料，能够使用黑色的绝缘性树脂。作为黑色的绝缘性树脂，能够使用例如在遮光性的黑色树脂中混入了感光材的遮光性的黑色抗蚀剂。另外，作为黑色顔料，能够使用例如将多种顔料混合而成的颜料、炭黑、钛黑等。
半导体元件66以跨越形成于一对镀层40之间的阻焊层68的方式被倒装在形成于该阻焊层68两侧的2个镀层40上。由此，半导体元件66的各凸点67通过镀层40与布线10电气连接。以将这些半导体元件66以及凸点67密封的方式在镀层40上形成有密封树脂62。另外，从阻焊层68的开口部68X露出的布线10通过外部连接用线W1与安装基板（省略图示）电气连接。
（半导体元件的搭载例13）
图26C所示的半导体装置7M具有图21B所示的单位引线框4E。在该单位引线框4E内的一个镀层40以及镀层43上安装有半导体元件66，在另一个镀层40以及镀层43上安装有半导体元件66。具体地讲，各半导体元件66以跨越形成于一对镀层40、43之间的开口部43X的方式被倒装在形成于该开口部43X两侧的2个镀层40、43上。更具体地讲，形成于半导体元件66的下表面的一个凸点67被倒装接合在镀层40上，另一个凸点67被倒装接合在镀层43。由此，半导体元件66的各凸点67通过镀层40、43与布线10电气连接。这些半导体元件66以及凸点67被密封树脂62密封。
像这样，在该情况下，上表面形成有镀层43的布线10作为引线发挥作用。
（半导体元件的搭载例14）
图26D所示的半导体装置7N具有图18D所示的单位引线框4D、阻焊层63、半导体元件66、以及密封树脂62。
阻焊层63形成为将布线10的上表面10A的一部分以及镀层42的上表面的一部分以及树脂层26的上表面26A的一部分覆盖。具体地讲，在阻焊层63上形成有开口部63X和开口部63Y，该开口部63X用于使成为安装有半导体元件60的安装区域的布线10、镀层42以及树脂层26露出，该开口部63Y用于使布线10的一部分作为与安装基板（省略图示）电气连接的电极端子露出。
半导体元件66以跨越形成于一对镀层42之间的布线10以及树脂层26的方式被倒装在形成于布线10以及树脂层26两侧的2个镀层42上。由此，半导体元件66的各凸点67通过镀层42与布线10电气连接。以将这些半导体元件66以及凸点67密封的方式形成有密封树脂62。另外，从密封树脂62露出的布线10通过外部连接用线W1与安装基板（省略图示）电气连接。
（半导体元件的搭载例15）
图29A所示的半导体装置包括被搭载在图28A所示的单位引线框4D上的半导体元件60。半导体元件60的底面在例如形成于布线10之间的树脂层27的上方与阻焊层63的上表面接触。半导体元件60的电极经由接合线61与被埋入到布线10中的镀层42电连接。以将这些半导体元件60和接合线61密封的方式形成有密封树脂62。密封树脂62将与接合线61连接的镀层42整个覆盖。密封树脂62也可以不覆盖不与接合线61连接的镀层42。
（半导体元件的搭载例16）
图29B所示的半导体装置包括被搭载在图28B所示的单位引线框4D上的一个或多个半导体元件60。各半导体元件60的底面与横跨形成于布线10之间的多个树脂层27以及一布线10的上方的阻焊层63的上表面接触。半导体元件60的电极经由接合线61与被埋入到布线10中的镀层42或其他半导体元件60的电极电连接。以将这些半导体元件60和接合线61密封的方式形成有密封树脂62。密封树脂62将与接合线61连接的镀层42整个覆盖。密封树脂62也可以不覆盖不与接合线61连接的镀层42。
（半导体元件的搭载例17）
图29C所示的半导体装置包括被搭载在图28C所示的单位引线框4D上的半导体元件60。半导体元件60的底面在形成于布线10之间的树脂层27的上方与阻焊层63的上表面接触。半导体元件60的电极经由接合线61与被埋入到布线10中的镀层42电连接。以将这些半导体元件60以及接合线61密封的方式形成有密封树脂62。密封树脂62能够将与接合线61连接的镀层42整个覆盖。密封树脂62也可以不覆盖不与接合线61连接的镀层42。
（半导体元件的搭载例18）
图29D所示的半导体装置包括被搭载在图28D所示的单位引线框4D上的一个或多个半导体元件60。各半导体元件60的底面与横跨形成于布线10之间的多个树脂层27及一布线10的上方的阻焊层63的上表面接触。半导体元件60的电极经由接合线61与被埋入到布线10中的镀层42或其他半导体元件60的电极电连接。以将这些半导体元件60和接合线61密封的方式形成有密封树脂62。密封树脂62能够将与接合线61连接的镀层42整个覆盖。密封树脂62也可以不覆盖不与接合线61连接的镀层42。
在一个例子中，引线框具备：多个布线，通过图案化的开口部而相互物理性地分离，各个布线包括彼此位于相反侧的第1面和第2面、以及除了所述第1面以及第2面之外的多个侧面；以及绝缘性树脂层，至少被填充到所述开口部中，所述绝缘性树脂层将各个布线的全部的整个侧面和所述第2面覆盖，且不将各个布线的所述第1面覆盖，与各个布线的全部的整个侧面直接接触，所述引线框还具备以与各个布线的所述第2面对置的方式设置于所述绝缘性树脂层上的散热板。
在一个例子中，引线框还具备被设置于所述绝缘性树脂层和所述散热板之间并被粘合在与所述绝缘性树脂层和所述散热板上的树脂层。
在一个例子中，引线框还具备将各个布线的所述第1面的至少一部分覆盖的阻焊层。
在一个例子中，在引线框上，在各个布线的所述第1面上形成有凹部，在所述凹部内形成有镀层。
在一个例子中，一种半导体装置，包括引线框和半导体元件，所述引线框包括：多个布线，通过图案化的开口部而相互物理性地分离，各个布线包括彼此位于相反侧的第1面和第2面、以及除了所述第1面和第2面之外的多个侧面；绝缘性树脂层，至少被填充到所述开口部中，将各个布线的全部的整个侧面和所述第2面覆盖，但不覆盖各个布线的所述第1面，与各个布线的全部的整个侧面直接接触；散热板，以与各个布线的所述第2面对置的方式，设置于所述绝缘性树脂层上；以及阻焊层，将各个布线的所述第1面的至少一部分覆盖，所述半导体元件被搭载在所述阻焊层上，包括与所述阻焊层接触的底面。

Claims (15)

1.一种引线框，具备：
多个布线，由在厚度方向上贯穿的开口部划定；以及
绝缘性的树脂层，以将各个布线的整个侧面覆盖的方式填充到所述开口部中，对所述多个布线进行支承，所述绝缘性的树脂层与各个布线的全部的整个侧面直接接触，
各个布线的第1面从所述树脂层的第1面露出，与所述树脂层的所述第1面大致齐平，
各个布线具有位于该布线的所述第1面相反侧的第2面，
所述引线框具有通过粘合层粘合在所述多个布线的所述第2面上的金属或合金的散热板，所述散热板与所述布线绝缘。
2.根据权利要求1所述的引线框，
还具备将各个布线的所述第1面覆盖的第1镀层。
3.根据权利要求2所述的引线框，
在各个布线的所述第1面上形成有凹部，
所述第1镀层形成在所述凹部内。
4.根据权利要求1所述的引线框，
所述第2面是粗化面或凹凸面。
5.根据权利要求2所述的引线框，
所述树脂层以将所述散热板的整个侧面以及所述粘合层的整个侧面覆盖的方式形成。
6.一种半导体装置，具有：
引线框，包括：多个布线，由在厚度方向上贯穿的开口部划定；以及绝缘性的树脂层，以将各个布线的整个侧面覆盖的方式填充到所述开口部中，对所述多个布线进行支承，所述绝缘性的树脂层与各个布线的全部的整个侧面直接接触；
半导体元件，被搭载在所述引线框上，与所述布线连接；以及
密封树脂，将所述半导体元件密封，
各个布线在所述半导体元件搭载于所述引线框的一侧具有第1面，该第1面从所述树脂层的第1面露出，与所述树脂层的所述第1面大致齐平，
各个布线具有位于该布线的所述第1面相反侧的第2面，
所述引线框具有通过粘合层粘合在所述多个布线的所述第2面上的金属或合金的散热板，所述散热板与所述布线绝缘。
7.根据权利要求6所述的半导体装置，
所述半导体元件被倒装连接在所述引线框上。
8.根据权利要求6所述的半导体装置，
具备将所述布线的一部分覆盖的阻焊层。
9.一种引线框，具备：
多个布线，通过图案化的开口部而相互物理性地分离，各个布线包括彼此位于相反侧的第1面和第2面、以及除了所述第1面以及第2面之外的多个侧面；以及
绝缘性树脂层，至少被填充到所述开口部中，所述绝缘性树脂层将所述第2面的整个面覆盖，与各个布线的全部的整个侧面直接接触而将各个布线的全部的整个侧面覆盖，但不将各个布线的所述第1面覆盖，
各个布线的所述第1面从所述绝缘性树脂层的第1面露出，与所述绝缘性树脂层的所述第1面大致齐平，
所述引线框还具备以与所述多个布线的所述第2面对置的方式设置于所述绝缘性树脂层上的金属或合金的散热板，所述散热板与所述布线绝缘。
10.根据权利要求9所述的引线框，
还具备被设置于所述绝缘性树脂层和所述散热板之间并被粘合在所述绝缘性树脂层和所述散热板上的粘合性树脂层。
11.根据权利要求9所述的引线框，
还具备形成于各个布线的所述第1面的至少一部分上的阻焊层。
12.根据权利要求9所述的引线框，
还具备形成于各个布线的所述第1面上的第1镀层。
13.根据权利要求12所述的引线框，
各个布线的所述第1面包括凹部，所述第1镀层形成于所述凹部。
14.根据权利要求9所述的引线框，
所述第2面是粗化面或凹凸面。
15.一种半导体装置，包括引线框和半导体元件，
所述引线框具备：
多个布线，通过图案化的开口部而相互物理性地分离，各个布线包括彼此位于相反侧的第1面和第2面、以及除了所述第1面以及第2面之外的多个侧面；以及
绝缘性树脂层，至少被填充到所述开口部中，所述绝缘性树脂层将所述第2面的整个面覆盖，与各个布线的全部的整个侧面直接接触而将各个布线的全部的整个侧面覆盖，但不将各个布线的所述第1面覆盖，
各个布线的所述第1面从所述绝缘性树脂层的第1面露出，与所述绝缘性树脂层的所述第1面大致齐平，
所述引线框还具备：
以与所述多个布线的所述第2面对置的方式设置于所述绝缘性树脂层上的金属或合金的散热板，所述散热板与所述布线绝缘；以及
形成于各个布线的所述第1面的至少一部分上的阻焊层，
所述半导体元件被搭载在所述阻焊层上，所述阻焊层接触的底面与所述阻焊层直接接触。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6032086B2 (ja) * 2013-03-25 2016-11-24 豊田合成株式会社 発光装置
JP6418625B2 (ja) * 2013-12-13 2018-11-07 東芝メモリ株式会社 半導体装置の製造方法
CN103887185B (zh) * 2014-04-08 2017-01-18 安捷利（番禺）电子实业有限公司 一种用于芯片封装的引线框架的制备方法
JP6375753B2 (ja) * 2014-07-24 2018-08-22 大日本印刷株式会社 リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、半導体装置の多面付け体
TWI610411B (zh) * 2014-08-14 2018-01-01 艾馬克科技公司 用於半導體晶粒互連的雷射輔助接合
KR20160028014A (ko) * 2014-09-02 2016-03-11 삼성전자주식회사 반도체 소자 패키지 제조방법
US9859481B2 (en) * 2014-12-22 2018-01-02 Nichia Corporation Light emitting device
US9590158B2 (en) 2014-12-22 2017-03-07 Nichia Corporation Light emitting device
JP2016207893A (ja) * 2015-04-24 2016-12-08 イビデン株式会社 プリント配線板およびその製造方法
JP6589577B2 (ja) * 2015-11-10 2019-10-16 凸版印刷株式会社 樹脂付リードフレーム基板の製造方法
JP6936254B2 (ja) * 2016-05-18 2021-09-15 ルミレッズ ホールディング ベーフェー 照明アセンブリ及び照明アセンブリの製造方法
TWI620279B (zh) * 2016-09-30 2018-04-01 Chang Wah Technology Co Ltd 分離式預成形封裝導線架及其製作方法
JP6777365B2 (ja) * 2016-12-09 2020-10-28 大口マテリアル株式会社 リードフレーム
WO2018182595A1 (en) * 2017-03-29 2018-10-04 Intel Corporation Embedded die microelectronic device with molded component
JP6924411B2 (ja) * 2017-08-28 2021-08-25 大日本印刷株式会社 リードフレームおよび半導体装置の製造方法
JP6637003B2 (ja) * 2017-09-08 2020-01-29 サンコール株式会社 バスバーアッセンブリ
JP2020025019A (ja) 2018-08-07 2020-02-13 キオクシア株式会社 半導体装置
TWI681572B (zh) * 2018-11-26 2020-01-01 諾沛半導體有限公司 高覆蓋率發光二極體載板
TWI672711B (zh) * 2019-01-10 2019-09-21 健策精密工業股份有限公司 絕緣金屬基板及其製造方法
DE102019106546A1 (de) * 2019-03-14 2020-09-17 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung von optoelektronischen halbleiterbauteilen und optoelektronisches halbleiterbauteil
TWI692846B (zh) * 2019-03-21 2020-05-01 旭德科技股份有限公司 散熱基板及其製作方法
CN113193094B (zh) * 2021-04-27 2023-03-21 成都辰显光电有限公司 批量转移方法和显示面板
US20230038411A1 (en) * 2021-08-03 2023-02-09 Texas Instruments Incorporated Semiconductor package with raised dam on clip or leadframe

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1549669A (zh) * 2003-05-09 2004-11-24 三洋电机株式会社 板状体的制造方法及采用该板状体的电路装置制造方法
CN1855451A (zh) * 2005-04-28 2006-11-01 新光电气工业株式会社 半导体装置及其制造方法
CN100482035C (zh) * 2000-12-27 2009-04-22 松下电器产业株式会社 导热性基板的制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3135823A (en) * 1960-06-28 1964-06-02 Pritikin Nathan Metallic element embedding process and product
JP2781020B2 (ja) * 1989-09-06 1998-07-30 モトローラ・インコーポレーテッド 半導体装置およびその製造方法
JPH09252014A (ja) * 1996-03-15 1997-09-22 Nissan Motor Co Ltd 半導体素子の製造方法
JP2001177022A (ja) * 1999-12-17 2001-06-29 Matsushita Electric Ind Co Ltd 熱伝導基板とその製造方法
US6909178B2 (en) * 2000-09-06 2005-06-21 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
JP3833938B2 (ja) * 2000-12-27 2006-10-18 松下電器産業株式会社 リードフレームおよびその製造方法、ならびに熱伝導性基板の製造方法
JP2003309242A (ja) * 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
JP2003309241A (ja) 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
US7772681B2 (en) * 2005-06-30 2010-08-10 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
JP2008098488A (ja) * 2006-10-13 2008-04-24 Matsushita Electric Ind Co Ltd 熱伝導基板とその製造方法
JP5526575B2 (ja) * 2009-03-30 2014-06-18 凸版印刷株式会社 半導体素子用基板の製造方法および半導体装置
US8501539B2 (en) * 2009-11-12 2013-08-06 Freescale Semiconductor, Inc. Semiconductor device package
JP2012033855A (ja) * 2010-07-01 2012-02-16 Hitachi Cable Ltd Ｌｅｄモジュール、ｌｅｄパッケージ、並びに配線基板およびその製造方法
JP2013153068A (ja) * 2012-01-25 2013-08-08 Shinko Electric Ind Co Ltd 配線基板、発光装置及び配線基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100482035C (zh) * 2000-12-27 2009-04-22 松下电器产业株式会社 导热性基板的制造方法
CN1549669A (zh) * 2003-05-09 2004-11-24 三洋电机株式会社 板状体的制造方法及采用该板状体的电路装置制造方法
CN1855451A (zh) * 2005-04-28 2006-11-01 新光电气工业株式会社 半导体装置及其制造方法

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