CN1294756A - 半导体装置、安装基板及其制造方法、电路基板和电子装置 - Google Patents

半导体装置、安装基板及其制造方法、电路基板和电子装置 Download PDF

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Abstract

半导体装置包含:在布线图形(21)的一个面上形成的第1电镀层(30);在布线图形(21)中的通孔(28)内形成的第2电镀层(32);与第1电镀层(30)导电性地连接的半导体芯片(10);在第1电镀层(30)上设置的各向异性导电材料(34);以及在第2电镀层(32)上设置的导电材料(36),第1电镀层(30)的性质适合于与各向异性导电材料(34)的密接性,第2电镀层(32)的性质适合于与导电材料(36)的接合性。

Description

半导体装置、安装基板及其制造方 法、电路基板和电子装置
[技术领域]
本发明涉及半导体装置、安装基板及其制造方法、电路基板和电子装置。
[背景技术]
已知有T-CSP(带-芯片比例/尺寸封装Tape-Chip Scale/SizePackage)那样的使用形成了布线图形的基板的半导体装置。在许多情况下,在基板上安装半导体芯片,将半导体芯片的电极导电性地连接到布线图形上,同时设置焊锡球。在此,相对于布线图形的表面,为了连接半导体芯片的电极所需要的性质与为了设置焊锡球等所需要的性质是不同的。因此,对布线图形的表面要求部分地不同的性质,但以往只是在布线图形的表面的整体上进行了单一的电镀。
[发明的公开]
本发明是为了解决上述的课题而进行的,其目的在于提供包含在表面上具有部分地不同的特性的布线图形的半导体装置、安装基板及其制造方法、电路基板和电子装置。
(1)本发明的半导体装置包含:
基板,被形成了多个通孔;
布线图形,通过上述通孔上,在上述基板上被形成;
第1电镀层,在上述布线图形中的与上述基板侧相反一侧的面上被形成、和第2电镀层,在上述布线图形中的上述基板侧的面上且在上述通孔内被形成;
半导体芯片,被安装在上述基板上,与上述第1电镀层导电性地连接;
树脂,被设置在上述第1电镀层上;以及
导电材料,被设置在上述第2电镀层上,
上述第1和第2电镀层具有互不相同的特性。
按照本发明,由于在布线图形上形成了第1和第2电镀层,故可防止布线图形的表面的氧化,同时可使接触电阻下降。
第1和第2电镀层具有不同的特性。在许多情况下,对适合于与树脂的密接性的电镀层和对适合于与导电材料的接合性的电镀层要求相反的性质,但即使在该情况下,本发明也能利用不同的性质的第1和第2电镀层来与其对应。
(2)本发明的半导体装置包含:
基板;
第1布线图形,在上述基板的一个面上被形成、和第2布线图形,与上述第1布线图形导电性地连接,在上述基板的另一个面上被形成;
第1电镀层,在上述第1布线图形中的与上述基板侧相反一侧的面上被形成、和第2电镀层,在上述第2布线图形中的与上述基板侧相反一侧的面上被形成;
半导体芯片,被安装在上述基板上,与上述第1电镀层导电性地连接;
树脂,被设置在上述第1电镀层上;以及
导电材料,被设置在上述第2电镀层上,
上述第1和第2电镀层具有互不相同的特性。
按照本发明,由于在第1和第2布线图形上形成了第1和第2电镀层,故可防止第1和第2布线图形的表面的氧化,同时可使接触电阻下降。此外,第1和第2电镀层具有不同的特性。在许多情况下,对适合于与树脂的密接性的电镀层和对适合于与导电材料的接合性的电镀层要求相反的性质,但即使在该情况下,本发明也能利用不同的性质的第1和第2电镀层来与其对应。
(3)本发明的半导体装置包含:
基板;
布线图形,在上述基板上被形成;
第1电镀层,在上述布线图形中的与上述基板侧相反一侧的面中的第1部分上被形成;
第2电镀层,在上述布线图形中的与上述基板侧相反一侧的面中的第2部分上被形成;
树脂,被设置在上述第1电镀层上;
导电材料,被设置在上述第2电镀层上;以及
半导体芯片,被安装在上述基板上,与上述导电材料导电性地连接,
上述第1和第2电镀层具有互不相同的特性。
按照本发明,由于在布线图形上形成了第1和第2电镀层,故可防止布线图形的表面的氧化,同时可使接触电阻下降。此外,第1和第2电镀层具有不同的特性。在许多情况下,对适合于与树脂的密接性的电镀层和对适合于与导电材料的接合性的电镀层要求相反的性质,但即使在该情况下,本发明也能利用不同的性质的第1和第2电镀层来与其对应。
(4)在该半导体装置中,可将上述第1电镀层形成得比上述第2电镀层薄。
通过将电镀层形成得薄,可提高与树脂的密接性,如果将电镀层形成得厚,则可使与导电材料的接合性变得良好。
(5)在该半导体装置中,可用不同的材料来形成上述第1和第2电镀层。
可用提高了与树脂的密接性的材料来形成第1电镀层,用与导电材料的接合性良好的材料来形成第2电镀层。
(6)在该半导体装置中,上述树脂是粘接剂且含有导电粒子,构成各向异性导电材料,
可通过上述各向异性导电材料对上述半导体芯片进行倒装安装。
按照这一点,在第1电镀层上设置各向异性导电材料,第1电镀层适合于与各向异性导电材料的粘接剂的密接性。此外,通过形成了第1电镀层,在半导体芯片的倒装安装中,降低了接触电阻。
(7)本发明的安装基板包含:
基板,被形成了多个通孔;
布线图形,通过上述通孔上,在上述基板上被形成;以及
第1电镀层,在上述布线图形中的与上述基板侧相反一侧的面上被形成、和第2电镀层,在上述布线图形中的上述基板侧的面上且在上述通孔内被形成。
上述第1和第2电镀层具有互不相同的特性。
按照本发明,由于在布线图形上形成了第1和第2电镀层,故可防止布线图形的表面的氧化,同时可使接触电阻下降。此外,第1和第2电镀层具有不同的特性。在许多情况下,对适合于与树脂的密接性的电镀层和对适合于与导电材料的接合性的电镀层要求相反的性质,但即使在该情况下,本发明也能利用不同的性质的第1和第2电镀层来与其对应。
(8)本发明的安装基板包含:
基板;
第1布线图形,在上述基板的一个面上被形成、和第2布线图形,与上述第1布线图形导电性地连接,在上述基板的另一个面上被形成;以及
第1电镀层,在上述第1布线图形中的与上述基板侧相反一侧的面上被形成、和第2电镀层,在上述第2布线图形中的与上述基板侧相反一侧的面上被形成,
上述第1和第2电镀层具有互不相同的特性。
按照本发明,由于在第1和第2布线图形上形成了第1和第2电镀层,故可防止第1和第2布线图形的表面的氧化,同时可使接触电阻下降。此外,第1和第2电镀层具有不同的特性。在许多情况下,对适合于与树脂的密接性的电镀层和对适合于与导电材料的接合性的电镀层要求相反的性质,但即使在该情况下,本发明也能利用不同的性质的第1和第2电镀层来与其对应。
(9)本发明的安装基板包含:
基板;
布线图形,在上述基板上被形成;
第1电镀层,在上述布线图形中的与上述基板侧相反一侧的面中的第1部分上被形成;以及
第2电镀层,在上述布线图形中的与上述基板侧相反一侧的面中的第2部分上被形成,
上述第1和第2电镀层具有互不相同的特性。
按照本发明,由于在布线图形上形成了第1和第2电镀层,故可防止布线图形的表面的氧化,同时可使接触电阻下降。此外,第1和第2电镀层具有不同的特性。在许多情况下,对适合于与树脂的密接性的电镀层和对适合于与导电材料的接合性的电镀层要求相反的性质,但即使在该情况下,本发明也能利用不同的性质的第1和第2电镀层来与其对应。
(10)在该安装基板中,可将上述第1电镀层形成得比上述第2电镀层薄。
通过将电镀层形成得薄,可提高与树脂的密接性,如果将电镀层形成得厚,则可使与导电材料的接合性变得良好。
(11)在该安装基板中,可用不同的材料来形成上述第1和第2电镀层。
可用提高了与树脂的密接性的材料来形成第1电镀层,用与导电材料的接合性良好的材料来形成第2电镀层。
(12)在本发明的电路基板上安装了上述半导体装置。
(13)本发明的电子装置具备上述半导体装置。
(14)本发明的安装基板的制造方法包含下述工序:形成多个通孔,将通过上述通孔上形成了布线图形的基板浸在电镀浴中,将上述布线图形导电性地连接到阴极上,朝向上述基板中的形成了上述布线图形的面配置第1阳极,朝向上述基板中的与上述布线图形相反一侧的面配置第2阳极,在上述第1和第2阳极与上述阴极之间流过不同的电流密度的电流,
利用来自上述第1阳极的电流在上述布线图形上形成第1电镀层,
利用来自上述第2阳极的电流在上述布线图形中的上述基板侧的面上且在上述通孔内形成第2电镀层。
按照本发明,可利用来自第1阳极的电流在布线图形的一个面上形成第1电镀层,利用来自第2阳极的电流在布线图形中的另一个面上形成第2电镀层。再有,第2电镀层在从布线图形中的通孔露出的部分上被形成。
(15)本发明的安装基板的制造方法包含下述工序:形成多个通孔,将通过上述通孔上形成了布线图形的基板浸在第1电镀浴中,将上述布线图形导电性地连接到阴极上,朝向上述基板中的形成了上述布线图形的面配置第1阳极进行电镀,在上述布线图形上形成第1电镀层;以及
下述工序:将上述基板浸在第2电镀浴中,将上述布线图形导电性地连接到阴极上,朝向上述基板中的与上述布线图形相反一侧的面配置第2阳极进行电镀,在上述布线图形中的上述基板侧的面上且在上述通孔内形成第2电镀层。
按照本发明,将基板浸在第1和第2电镀浴中,在布线图形的一个面上形成第1电镀层,在布线图形的另一个面上形成第2电镀层。
(16)本发明的安装基板的制造方法包含下述工序:
在基板上形成多个通孔并形成通过上述通孔上的布线图形的工序;
用第1抗蚀剂覆盖上述通孔、对上述布线图形进行无电解电镀来形成第1电镀层的工序;以及
使布线图形的一部分从上述通孔露出、用第2抗蚀剂覆盖上述布线图形中的与上述基板相反一侧的面、在上述通孔内对布线图形进行无电解电镀来形成第2电镀层的工序。
按照本发明,利用2次无电解电镀来形成第1和第2电镀层。
(17)本发明的安装基板的制造方法包含下述工序:将在一个面上形成第1布线图形、在另一个面上形成了与上述第1布线图形导电性地连接的第2布线图形的基板浸在电镀浴中,将上述第1和第2布线图形导电性地连接到阴极上,朝向上述第1布线图形配置第1阳极,朝向上述第2布线图形配置第2阳极,在上述第1和第2阳极与上述阴极之间流过不同的电流密度的电流,
利用来自上述第1阳极的电流在上述第1布线图形上形成第1电镀层,
利用来自上述第2阳极的电流在上述第2布线图形上形成第2电镀层。
按照本发明,可利用来自第1阳极的电流在第1布线图形上形成第1电镀层,利用来自第2阳极的电流在第2布线图形上形成第2电镀层。
(18)本发明的安装基板的制造方法包含下述工序:将在一个面上形成第1布线图形、在另一个面上形成了与上述第1布线图形导电性地连接的第2布线图形的基板浸在第1电镀浴中,将上述第1布线图形导电性地连接到阴极上,朝向上述第1布线图形配置第1阳极进行电镀,在上述第1布线图形上形成第1电镀层;以及
下述工序:将上述基板浸在第2电镀浴中,将上述第2布线图形导电性地连接到阴极上,朝向上述第2布线图形配置第2阳极进行电镀,在上述第2布线图形上形成第2电镀层。
按照本发明,将基板浸在第1和第2电镀浴中,在第1布线图形上形成第1电镀层,在第2布线图形上形成第2电镀层。
(19)本发明的安装基板的制造方法包含下述工序:
在基板的一个面上形成第1布线图形、在另一个面上形成了与上述第1布线图形导电性地连接的第2布线图形的工序;
用第1抗蚀剂覆盖上述第2布线图形、对上述第1布线图形进行无电解电镀来形成第1电镀层的工序;以及
用第2抗蚀剂覆盖上述第1布线图形、对上述第2布线图形进行无电解电镀来形成第2电镀层的工序。
按照本发明,利用2次无电解电镀来形成第1和第2电镀层。
(20)本发明的安装基板的制造方法包含下述工序:
在基板上形成布线图形的工序;
使上述布线图形的第1部分露出、用抗蚀剂覆盖第2部分、对上述布线图形进行无电解电镀在上述第1部分上形成第1电镀层的工序;以及
使上述布线图形的第2部分露出、用抗蚀剂覆盖第1部分、对上述布线图形进行无电解电镀在上述第2部分上形成第2电镀层的工序。
按照本发明,利用2次无电解电镀来形成第1和第2电镀层。
(21)在该安装基板的制造方法中,上述第1和第2电镀层可具有互不相同的特性。
在许多情况下,对适合于与树脂的密接性的电镀层和对适合于与导电材料的接合性的电镀层要求相反的性质。此时,可通过使第1和第2阳极与阴极之间的电流密度不同来形成不同的厚度的第1和第2电镀层。另外,可使第1和第2电镀浴的电镀液不同,或可通过使第1和第2阳极与阴极之间的电流密度不同来形成不同的厚度的第1和第2电镀层。
(22)在该安装基板的制造方法中,可将上述第1电镀层形成得比上述第2电镀层薄。
通过将电镀层形成得薄,可提高与树脂的密接性,如果将电镀层形成得厚,则可使与导电材料的接合性变得良好。
(23)在该安装基板的制造方法中,可用不同的材料来形成上述第1和第2电镀层。
可用提高了与树脂的密接性的材料来形成第1电镀层,用与导电材料的接合性良好的材料来形成第2电镀层。
[附图的简单说明]
图1是示出本发明的第1实施形态的半导体装置的图。
图2是示出本发明的第1实施形态的半导体装置的基板的图。
图3是示出在本发明的第1实施形态中所使用的安装基板的图。
图4是说明本发明的第1实施形态的安装基板的制造方法的图。
图5是说明本发明的第1实施形态的半导体装置的制造方法的图。
图6是说明本发明的第2实施形态的安装基板的制造方法的图。
图7A~图7B是说明本发明的第3实施形态的安装基板的制造方法的图。
图8是示出本发明的第4实施形态的半导体装置的图。
图9A~图9B是示出本发明的第4实施形态的半导体装置的基板的图。
图10是示出本发明的第5实施形态的半导体装置的图。
图11A~图11B是示出本发明的第5实施形态的安装基板的制造方法的图。
图12是示出应用了本发明的电路基板的图。
图13是示出具备应用了本发明的方法制造的半导体装置的电子装置的图。
[用于实施发明的最佳形态]
以下,参照附图说明本发明的优选实施形态。
(第1实施形态)
图1是示出本发明的第1实施形态的半导体装置的图。该半导体装置包含半导体芯片10和基板20。在半导体芯片10的平面形状为矩形(正方形或长方形)的情况下,可沿至少一边(包含相对的二边或全部的边)在半导体芯片10的一个面(有源面)上形成了多个电极12。或者,也可在半导体芯片10的中央部或其附近排列多个电极12。利用焊锡球、金线球、金电镀等设置了凸点14,作为电极12。电极12本身也可作成凸点的形状。可在电极12与凸点14之间,作为凸点金属的防止扩散层,附加镍、铬、钛等。
基板20的整体形状不作特别限定,可以是矩形、多角形或将多个矩形组合起来的形状的任一种,但可作成半导体芯片10的平面形状的相似形。基板20的厚度大多根据其材料性质来决定,但也不限定于此。基板20可以是由有机系列或无机系列的任一种材料来形成,也可以是这些材料的复合结构来构成。此外,基板20可以是柔性基板,也可以是刚性的基板。也可对由有机系列的树脂形成的带状的柔性基板进行冲切来形成基板20。
图2是图1中示出的半导体装置的基板的平面图。如图1和图2中所示,在基板20的一个面上形成了多条布线(引线)22。构成了布线图形21。在各条布线22上形成了接合部24、26。接合部24、26大多形成为具有比布线22大的宽度。可在基板20的接近于中央的位置上形成一个接合部26,在布线22的中途形成另一个接合部24。多条布线22中的至少一条或全部,与其它布线22不电导通,是在导电性方面独立的。多条布线22中的与半导体芯片10的电源或地连接的共同的布线等,可与几个接合部24、26连接。
在基板20上形成了多个通孔28。任一条布线22都通过各自的通孔28上。布线22的端部可位于通孔28上。在布线22的端部上形成了接合部26的情况下,接合部26位于通孔28上。
如图1中放大地示出的那样,在布线22上形成了第1和第2电镀层30、32。布线22由铜或铂和镍的2层结构形成,可从镍、钯、镍-金、镍-钯-金、金、焊锡和锡中选择电镀层30、32的材料。在布线22中的与基板20相反一侧的面上形成了第1电镀层30。在布线22中的朝向基板20的面上且在通孔28内形成了第2电镀层32。在接合部26位于通孔28上的情况下,在接合部26上形成第2电镀层32。第1和第2电镀层30、32由于在厚度或材料的至少一方不同等2,故具有不同的特性。
第1电镀层30至少防止接合部24上的氧化、确保导电性,使接触电阻下降。此外,即使形成第1电镀层30,也能在布线22上与树脂密接。例如,如果举出各向异性导电材料的粘接剂为例作为树脂,则在形成了镍作为电镀层30的基底的情况下,最好将电镀层30形成得较薄,以使粘接剂中含有的例如硅烷交联材料产生与镍或其氧化物、氢氧化物的化学的结合。例如,可将约0.05微米的厚度的金电镀作为第1电镀层30。由此,可实现牢固的粘接。
另一方面,第2电镀层32适合于与导电材料、例如外部端子的接合性。例如,将约0.3微米的厚度的金电镀层作为第2电镀层32,确保与导电材料的接合性。在导电材料是焊锡的情况下,将焊锡电镀层作为第2电镀层32,可确保焊锡的粘附性。
将半导体芯片10以倒装方式安装在基板20上。半导体芯片10的凸点14与在基板20上形成的布线22导电性地连接。由于在布线22上形成了电镀层30,故可得到良好的导电性的连接。在布线22上形成了接合部24、26的情况下,一方的接合部24与凸点14导电性地连接。作为导电性的连接的手段,可使用在由树脂构成的粘接剂中含有导电粒子而构成的各向异性导电材料34。此时,导电粒子介于布线22与凸点14之间,可谋求导电性的导通。各向异性导电材料34可以是各向异性导电膜或各向异性导电粘接剂。
在使用各向异性导电材料34的情况下,用各向异性导电材料34覆盖布线22中的与基板20的粘接面相反一侧的表面、侧面和前端面、即,与基板20的非接触面。在不使用各向异性导电材料34的情况下,利用底垫(underfill)材料等的树脂覆盖布线22中的与基板20的非接触面。覆盖布线22的材料可覆盖基板20的一个面的整个面。由于在布线22上形成的第1电镀层30适合于与树脂的密接性,故难以剥离被设置在布线22上的树脂。即,难以剥离各向异性导电材料34。
在布线22中的朝向基板20的面上且在通孔28内设置了导电材料36。详细地说,导电材料36在第2电镀层32上被形成,从通孔28突出。导电材料36构成外部端子。由于第2电镀层32适合于与导电材料的接合性,故可得到导电材料36与第2电镀层32的良好的导电性的连接。导电材料36大多是焊锡球,但也可以是电镀、导电树脂等的导电性凸起。
可在通孔28内充填导电材料36,在基板20的另一个面上形成与该导电材料36导电性地连接的第2布线,在该第2布线上设置外部端子,来代替利用导电材料36构成外部端子。此时,由于在两面上形成布线,故基板20是两面基板。再者,作为基板20,也可使用多层基板或拼合基板。在利用了拼合基板或多层基板的情况下,如果在平面上扩展的较好的接地层上形成布线图形,由于成为没有多余的布线图形的微带结构,故可使信号的传送特性提高。
在以上的说明中,叙述了使用各向异性导电材料34的方式的倒装型接合,但不限于该方式的倒装型接合,可将本发明应用于对带有焊锡凸点的半导体芯片进行加热(根据需要,加压)的方式、对带有金凸点的半导体芯片进行加热、加压(根据需要,进行超声波接合)的方式或利用树脂的硬化收缩力的方式的倒装接合。这一点在以下的实施形态中也是相同的。
在图1中,示出了只在半导体芯片10的安装区内设置构成外部端子的导电材料36的FAN-IN型的半导体装置,但不限于此。例如,可将本发明应用于只在半导体芯片10的安装区外设置外部端子的FAN-OUT型的半导体装置及将其与FAN-IN型组合起来的FAN-IN/OUT型的半导体装置。在FAN-OUT型或FAN-IN/OUT型的半导体装置中,可利用设置在布线22上的树脂将加固构件粘贴到半导体芯片的外侧。这一点在以下的实施形态中也是相同的。
图3是示出本发明的第1实施形态的安装基板的图。图3中示出的安装基板40是载带,形成了多个半导体装置用的多个布线图形21(参照图1)。在各个布线图形21上形成了第1和第2电镀层30、32(参照图1)。对作为载带的安装基板40进行冲切,可得到与各个半导体装置对应的安装基板。形成了至少1个布线图形21的基板是安装基板,在形成了图1示出的布线图形21的状态下的基板20也是安装基板。或者,也可准备比作为成品的半导体装置的外形大的安装基板。此时,可在安装半导体芯片前,预先在半导体装置的外形位置的一部分、最好是一半以上的部分上,形成了一个、最好是多个孔(例如长孔),在安装半导体芯片后,对外形位置的剩下的部分(例如,多个孔之间的部分)进行冲切。
图3中示出的安装基板40包含:形成了多个通孔28(参照图1)的基板42;在基板42上形成的多个布线图形21;在构成布线图形21的布线22上形成的第1和第2电镀层30、32;以及至少1条电镀引线44。由于与图1中示出的符号相同的符号的结构与上述相同,故省略说明。此外,一般的载带的结构也适用于安装基板40。
在冲切位置上、即在已完成的半导体装置的基板20的外形位置的外侧形成了电镀引线44。因而,如果对安装基板40进行冲切,则可除去电镀引线44。布线22与电镀引线44导电性地连接。因而,使用电镀引线44可对布线22进行电镀。
其次,图4是说明本实施形态的安装基板的制造方法的图。首先,准备具备从安装基板40除去了第1和第2电镀层30、32的结构的基板42。在该状态下,在基板42上形成了至少1个或多个布线图形21和电镀引线44。
此外,在电镀槽48中注入电镀液,准备电镀浴46。在电镀浴46中配置了第1和第2阳极50、52,在两者之间送出上述的基板42。详细地说,使基板42的一个面朝向第1阳极50,另一个面朝向第2阳极52。再有,如果基板42是带,则可应用卷轴至卷轴的工序。
如果将在基板42上形成的电镀引线44连接到比施加到阳极50、52上的电压低的电压、例如GND的阴极54上,则电流流过电镀引线44和与其连接的布线图形21(布线22)与第1和第2阳极50、52的每一个之间。这样,对布线图形21(布线22)中的与基板42相反一侧的面和从通孔28露出的部分进行电镀,可形成第1和第2电镀层30、32。
在此,对第1和第2阳极50、52的每一个施加不同的电压V1、V2等,使从每一处流出的电流的电流密度不同。通过这样做,可使第1和第2电镀层30、32的厚度不同。
这样,在布线图形21(布线22)上形成第1和第2电镀层30、32,可得到安装基板40。再有,如果基板42是带,则安装基板40是载带。
此外,虽然未图示,但可用焊剂抗蚀剂等的永久抗蚀剂来覆盖成为电接点的部位以外,即使在其后的实施形态中,这一点也是同样的。此时,不对成为电接点的部位以外进行电镀。
其次,说明使用了本实施形态的安装基板的半导体装置的制造方法。在上述的安装基板40上形成的各自的布线图形21上以倒装方式安装半导体芯片10。例如,如图1中所示,可使用各向异性导电材料34。可预先在半导体芯片10中的形成了电极12的面上设置各向异性导电材料34,也可预先在安装基板40中的形成了布线22的面上设置各向异性导电材料34。可设置各向异性导电材料34来覆盖每一个布线图形21,也可设置各向异性导电材料34来覆盖多个布线图形21。
此外,如图1中所示,设置成为外部端子的导电材料36。这样,在安装基板40上安装多个半导体芯片10,可得到使多个半导体装置1一体化了的半导体装置组合体。
其次,如图5中所示,在各个半导体芯片10的外侧,对安装基板40进行冲切。冲切形状不作特别限定,但可作成半导体芯片10的平面形状的相似形。为了进行冲切,可使用切断工具56、58。这样,可连续地制造半导体装置1。
(第2实施形态)
图6是说明应用了本发明的第2实施形态的安装基板的制造方法的图。在本实施形态中,准备具备从图3中示出的安装基板40除去了第1和第2电镀层30、32的结构的基板42。在该状态下,在基板42上形成了至少1个或多个布线图形21和电镀引线44。
此外,在第1和第2电镀槽60、62中注入电镀液,并排地准备第1和第2电镀浴64、66。在第1和第2电镀浴64、66中配置了第1和第2阳极68、70。在第1电镀浴64中使一个面朝向第1阳极68而送出基板42,其次,在第2电镀浴66中使另一个面朝向第2阳极70而送出基板42。再有,如果基板42是带,则可应用卷轴至卷轴的工序。
如果将在基板42上形成的电镀引线44连接到比施加到阳极68、70上的电压低的电压、例如GND的阴极72上,则电流流过电镀引线44和与其连接的布线图形21(布线22)与第1和第2阳极68、70的每一个之间。这样,对布线图形21(布线22)中的与基板42相反一侧的面和从通孔28露出的部分进行电镀,可形成第1和第2电镀层30、32。
在此,对第1和第2阳极68、70的每一个施加不同的电压V3、V4等,使从每一处流出的电流的电流密度不同。通过这样做,可使第1和第2电镀层30、32的厚度不同。
这样,在布线图形21(布线22)上形成第1和第2电镀层30、32,可得到图3中示出的安装基板40。再有,如果基板42是带,则安装基板40是载带。
再有,在本实施形态中,将基板4连续地浸在第1和第2电镀浴64、66中,但也可分别地进行各自的浸入工序。此外,第1和第2电镀浴64、66不限于包含相同的金属离子的情况,也可包含不同的金属离子。此时,第1和第2电镀层30、32的材料不同。再者,也可使第1和第2电镀层30、32的材料和厚度两者不同。
(第3实施形态)
图7A~图7B是示出本发明的第3实施形态的安装基板的制造方法的图。在本实施形态中,准备形成了图1中示出的布线图形21(布线22)、形成电镀层30、32前的基板20。
首先,如图7A中所示,在通孔28内充填抗蚀剂80。抗蚀剂80可以是树脂,也可以是可除去的带等。由此,覆盖在布线22中的通孔28内露出的部分。然后,如果进行无电解电镀,则对布线22中的露出的面进行电镀。在布线22中的与基板20相反一侧的面上形成第1电镀层30。第1电镀层30具有如在第1实施形态中已说明的性质。
其次,除去抗蚀剂80,如图7B中所示,用抗蚀剂82覆盖布线22中的已被抗蚀剂80覆盖的部分以外的部分。抗蚀剂82可以是树脂,也可以是可除去的带等。用抗蚀剂82覆盖布线22中的与基板20相反一侧的面的上方,在通孔28内露出布线22的一部分。用抗蚀剂82覆盖第1电镀层30。然后,如果进行无电解电镀,则对布线22中的露出的面进行电镀。在布线22中的通孔28内露出的部分上形成第2电镀层32。第2电镀层32具有如在第1实施形态中已说明的性质。
利用以上的工序,如图1中所示,由于可得到在布线22上形成了第1和第2电镀层30、32的基板20,故将该基板作为安装基板。在本实施形态中,形成第1和第2电镀层30、32的顺序没有关系。在无电解电镀的工序中,可使用相同的材料的溶液形成不同的厚度的第1和第2电镀层30、32,也可使用不同的材料的溶液形成由不同的材料构成的第1和第2电镀层30、32。再者,也可使第1和第2电镀层30、32的材料和厚度两者不同。
此外,在至少改变第1和第2电镀层30、32的厚度的情况下,在不涂敷抗蚀剂的情况下形成了两面的电镀层之后,也可在与打算加厚厚度的层相反的层上涂敷抗蚀剂,只对打算加厚的层进行附加的电镀,其后除去抗蚀剂。
(第4实施形态)
图8是示出本发明的第4实施形态的半导体装置的图。半导体装置2包含半导体芯片10和基板120。半导体芯片10是在第1实施形态中已说明的芯片,具有电极12和凸点14。在基板120上形成了多个通孔128,关于形状、厚度、材料,与基板20相同。
图9A是图8中示出的半导体装置的基板的一方的平面图,图9B是另一方的平面图。在基板120的一个面上形成多条布线(引线)122,构成了第1布线图形121。在各条布线122上形成了接合部124、126。第1布线图形121可以是与在第1实施形态中已说明的布线图形21相同的结构。图9A中示出的接合部126能谋求基板120中的两面间的导电性的导通即可,由于不设置外部端子,故可形成得比图1的接合部26小。
在基板120的另一个面上,形成多条布线(引线)142,构成了第2布线图形141。在各条布线142上,形成了接合部144、146。第2布线图形141可以是与在第1实施形态中已说明的布线图形21相同的结构。为了设置外部端子,将图9B中示出的一方的接合部144形成得较大。另一方的接合部146能谋求基板120中的两面间的导电性的导通即可,由于不一定设置外部端子,故可形成得比一方的接合部144小。
在各个面上形成的任一条布线122、142通过在基板120上形成的多个通孔128上。布线122、142的端部可位于通孔128上。在布线122、142的端部上形成了接合部126、146的情况下,接合部126、146位于通孔128上。在通孔128上设置了导电材料148,导电性地导通基板120的一个面的布线122与另一个面的布线142。
再有,在基板120的两面的布线122、142的一部分、例如接合部126、146上预先形成与通孔128连通的孔,利用电镀等在这些孔和通孔128的内壁面上设置导电材料等,可使基板120的两面的布线122、142导电性地导通。
如图8中放大地示出那样,在基板120的一个面上形成的布线122上形成第1电镀层130,在基板120的另一个面上形成的布线142上形成第2电镀层132。由于第1与第2电镀层130、132在厚度或材料的至少一方不同等2,故其性质不同。第1电镀层130具有与在第1实施形态中已说明的第1电镀层30相同的性质,第2电镀层132具有与在第1实施形态中已说明的第2电镀层32相同的性质。即,第1电镀层130适合于与树脂的密接性,第2电镀层132适合于与导电材料的接合性。
将半导体芯片10以倒装方式安装在基板120上。半导体芯片10的凸点14与在基板120的一个面上形成的布线122导电性地连接。由于在布线122上形成了第1电镀层130,故可得到良好的导电性的连接。在布线122上形成了接合部124、126的情况下,一方的接合部124与凸点14导电性地连接。作为导电性的连接的手段,可使用在由树脂构成的粘接剂中含有导电粒子而构成的各向异性导电材料34。此时,导电粒子介于布线122与凸点14之间,可谋求导电性的导通。各向异性导电材料34可以是各向异性导电膜或各向异性导电粘接剂。
在使用各向异性导电材料34的情况下,用各向异性导电材料34覆盖布线122中的与基板120的粘接面的非接触面。在不使用各向异性导电材料34的情况下,利用底垫材料等的树脂覆盖布线122中的与基板120的非粘接面。覆盖布线122的材料可覆盖基板120的一个面的整个面。由于在布线122上形成的第1电镀层130适合于与树脂的密接性,故难以剥离被设置在布线122上的树脂。
在基板120的另一个面上形成的布线142上设置了导电材料136。详细地说,在第2电镀层132上形成了导电材料136。导电材料136构成外部端子。由于第2电镀层132适合于与导电材料的接合性,故可得到导电材料136与第2电镀层132的良好的导电性的连接。导电材料136大多是焊锡球,但也可以是电镀层、导电树脂等的导电性凸起。
此时,可用抗蚀剂覆盖第2电镀层132侧的外部端子的形成场所以外。如果这样做,则例如在用焊锡形成外部端子时,焊锡不润湿并扩展到外部端子的形成场所以外,可保持焊锡的外部端子的高度和位置精度的至少一方。
在图8中,通过在基板120的两面上形成第1和第2布线图形121、141,而且,形成第1和第2电镀层130、132,可得到安装基板。作为该安装基板的制造方法,可应用图4中示出的方法。即,使基板120的一个面朝向第1阳极50,使基板120的另一个面朝向第2阳极52,应用如在第1实施形态中已说明的方法,可形成性质不同的第1和第2电镀层130、132。
或者,作为该安装基板的制造方法,可应用图6中示出的方法。即,使基板120的一个面朝向第1阳极68,使基板120的另一个面朝向第2阳极70,应用如在第2实施形态中已说明的方法,可形成性质不同的第1和第2电镀层130、132。
或者,作为该安装基板的制造方法,可应用图7A和图7B中示出的方法。即,可用第1抗蚀剂覆盖在基板120的一个面上形成的第1布线图形121,进行无电解电镀,除去该抗蚀剂,用第2抗蚀剂覆盖在基板120的另一个面上形成的第2布线图形141,进行无电解电镀。此时,可应用第3实施形态中已说明的方法。
(第5实施形态)
图10是示出本发明的第5实施形态的半导体装置的图。
半导体装置3包含半导体芯片10和基板220。半导体芯片10是在第1实施形态中已说明的芯片,具有电极12和凸点14。在基板220上形成了多个通孔228,关于形状、厚度、材料,与基板20相同。在基板220上形成了构成布线图形221的多条布线222。布线图形221和布线222可以是与在第1实施形态中已说明的布线图形21和布线22相同的结构。此外,布线222通过通孔228上。
在本实施形态中,如图10中放大地示出的那样,在布线图形222中的与基板220相反一侧的面上形成了第1和第2电镀层230、232。关于除此以外的结构,可应用与第1实施形态相同的结构,对于相同的结构,在图10中也附以相同的符号。此外,在图10中虽然未示出,但为了在布线222中的通孔228内露出的部分上设置成为外部端子的导电材料36,也可形成与图1中示出的第1电镀层30相同的性质的电镀层。
第1电镀层230适合于与树脂的密接性,可以是与在第1实施形态中已说明的第1电镀层30相同的结构。第2电镀层232适合于与导电材料的接合性,可以是与在第1实施形态中已说明的第2电镀层32相同的结构。
在布线图形221(布线222)中的树脂接触的部分(第1部分)上形成了第1电镀层230,使在其上设置的树脂难以剥离。各向异性导电材料34的粘接剂是树脂的一例。在布线图形221(布线222)中的与作为导电材料的凸点14的接合部分(第2部分)上形成了第2电镀层232,可谋求与半导体芯片10的可靠的导电性的连接。
在图10中示出的基板220上形成布线图形221,而且,形成第1和第2电镀层230、232,可得到安装基板。
图11A和图11B是说明本发明的第5实施形态的安装基板的制造方法的图。在本实施形态中,准备形成了图10中示出的布线图形221(布线222)、形成第1和第2电镀层230、232前的基板220。
首先,如图11A中所示,使布线图形221(布线222)中的树脂接触的部分(第1部分)露出,在布线图形221(布线222)上形成抗蚀剂240。在除了与导电材料的接合部分(第2部分)外形成抗蚀剂240。再有,也可在通孔228内充填抗蚀剂240。抗蚀剂240可以是树脂,也可以是可除去的带等。然后,如果进行无电解电镀,则对布线222中的露出的面进行电镀。例如,在布线222中的与基板20相反一侧的面上且在与树脂的接触部分(第1部分)上形成第1电镀层230。
其次,除去抗蚀剂240,如图11B中所示,用抗蚀剂242覆盖布线222中的树脂接触的部分(第1部分)。抗蚀剂242可以是树脂,也可以是可除去的带等。可使布线222的一部分在通孔228内露出。此外,用抗蚀剂242覆盖了第1电镀层230。然后,如果进行无电解电镀,则对布线222中的露出的面进行电镀。例如,在布线222中的与凸点14的接合部分(第2部分)上形成第2电镀层232。此外,也可在布线222中的通孔228内露出的部分上形成相同的电镀层。
此外,在布线图形221的整个面上进行电镀,在用抗蚀剂覆盖了必要的部分以外、例如第2部分和通孔228内以外后,如果进行附加的电镀,可只对必要部分进行所需要的厚度和种类的电镀。
由于利用以上的工序,可得到在布线222上形成了第1和第2电镀层230、232的基板220,故将其作为安装基板。在本实施形态中,形成第1和第2电镀层230、232的顺序没有关系。此外,在形成第1和第2电镀层230、232的无电解电镀的工序中,不限于使用相同的材料的溶液的情况,也可使用不同的材料的溶液。此时,第1和第2电镀层230、232的材料不同。再者,也可使第1和第2电镀层230、232的材料和厚度两者不同。
图12中示出了安装了本实施形态的半导体装置1的电路基板1000。一般使用玻璃环氧基板等的有机系列基板作为电路基板1000。在电路基板1000上以成为所希望的电路的方式形成了例如由铜构成的布线图形1100,通过以机械方式连接这些布线图形与半导体装置1的外部端子36,来谋求其导电性的导通。
而且,作为具有应用了本发明的半导体装置1的电子装置1200,在图13中示出了笔记本型个人计算机。
再有,也可将上述本发明的构成要素「半导体芯片」置换为「电子元件」,与半导体芯片同样,在基板上安装电子元件(不管是有源元件还是无源元件),来制造电子部件。作为使用这样的电子元件被制造的电子部件,例如有:电阻器、电容器、线圈、振荡器、滤波器、温度传感器、热敏电阻、变阻器、电位器或熔断器等。

Claims (53)

1.一种半导体装置,其特征在于:
包含:
基板,被形成了多个通孔;
布线图形,通过上述通孔上,在上述基板上被形成;
第1电镀层,在上述布线图形中的与上述基板侧相反一侧的面上被形成、和第2电镀层,在上述布线图形中的上述基板侧的面上且在上述通孔内被形成;
半导体芯片,被安装在上述基板上,与上述第1电镀层导电性地连接;
树脂,被设置在上述第1电镀层上;以及
导电材料,被设置在上述第2电镀层上,
上述第1和第2电镀层具有互不相同的特性。
2.一种半导体装置,其特征在于:
包含:
基板;
第1布线图形,在上述基板的一个面上被形成、和第2布线图形,与上述第1布线图形导电性地连接,在上述基板的另一个面上被形成;
第1电镀层,在上述第1布线图形中的与上述基板侧相反一侧的面上被形成、和第2电镀层,在上述第2布线图形中的与上述基板侧相反一侧的面上被形成;
半导体芯片,被安装在上述基板上,与上述第1电镀层导电性地连接;
树脂,被设置在上述第1电镀层上;以及
导电材料,被设置在上述第2电镀层上,
上述第1和第2电镀层具有互不相同的特性。
3.一种半导体装置,其特征在于:
包含:
基板;
布线图形,在上述基板上被形成;
第1电镀层,在上述布线图形中的与上述基板侧相反一侧的面中的第1部分上被形成;
第2电镀层,在上述布线图形中的与上述基板侧相反一侧的面中的第2部分上被形成;
树脂,被设置在上述第1电镀层上;
导电材料,被设置在上述第2电镀层上;以及
半导体芯片,被安装在上述基板上,与上述导电材料导电性地连接,
上述第1和第2电镀层具有互不相同的特性。
4.如权利要求1中所述的半导体装置,其特征在于:
将上述第1电镀层形成得比上述第2电镀层薄。
5.如权利要求2中所述的半导体装置,其特征在于:
将上述第1电镀层形成得比上述第2电镀层薄。
6.如权利要求3中所述的半导体装置,其特征在于:
将上述第1电镀层形成得比上述第2电镀层薄。
7.如权利要求1中所述的半导体装置,其特征在于:
用不同的材料来形成上述第1和第2电镀层。
8.如权利要求2中所述的半导体装置,其特征在于:
用不同的材料来形成上述第1和第2电镀层。
9.如权利要求3中所述的半导体装置,其特征在于:
用不同的材料来形成上述第1和第2电镀层。
10.如权利要求1中所述的半导体装置,其特征在于:
上述树脂是粘接剂且含有导电粒子,构成各向异性导电材料,
通过上述各向异性导电材料对上述半导体芯片进行了倒装安装。
11.如权利要求2中所述的半导体装置,其特征在于:
上述树脂是粘接剂且含有导电粒子,构成各向异性导电材料,
通过上述各向异性导电材料对上述半导体芯片进行了倒装安装。
12.如权利要求3中所述的半导体装置,其特征在于:
上述树脂是粘接剂且含有导电粒子,构成各向异性导电材料,
通过上述各向异性导电材料对上述半导体芯片进行了倒装安装。
13.一种安装基板,其特征在于:
包含:
基板,被形成了多个通孔;
布线图形,通过上述通孔上,在上述基板上被形成;以及
第1电镀层,在上述布线图形中的与上述基板侧相反一侧的面上被形成、和第2电镀层,在上述布线图形中的上述基板侧的面上且在上述通孔内被形成,
上述第1和第2电镀层具有互不相同的特性。
14.一种安装基板,其特征在于:
包含:
基板;
第1布线图形,在上述基板的一个面上被形成、和第2布线图形,与上述第1布线图形导电性地连接,在上述基板的另一个面上被形成;以及
第1电镀层,在上述第1布线图形中的与上述基板侧相反一侧的面上被形成、和第2电镀层,在上述第2布线图形中的与上述基板侧相反一侧的面上被形成,
上述第1和第2电镀层具有互不相同的特性。
15.一种安装基板,其特征在于:
包含:
基板;
布线图形,在上述基板上被形成;
第1电镀层,在上述布线图形中的与上述基板侧相反一侧的面中的第1部分上被形成;以及
第2电镀层,在上述布线图形中的与上述基板侧相反一侧的面中的第2部分上被形成,
上述第1和第2电镀层具有互不相同的特性。
16.如权利要求13中所述的安装基板,其特征在于:
将上述第1电镀层形成得比上述第2电镀层薄。
17.如权利要求14中所述的安装基板,其特征在于:
将上述第1电镀层形成得比上述第2电镀层薄。
18.如权利要求15中所述的安装基板,其特征在于:
将上述第1电镀层形成得比上述第2电镀层薄。
19.如权利要求13中所述的安装基板,其特征在于:
用不同的材料来形成上述第1和第2电镀层。
20.如权利要求14中所述的安装基板,其特征在于:
用不同的材料来形成上述第1和第2电镀层。
21.如权利要求15中所述的安装基板,其特征在于:
用不同的材料来形成上述第1和第2电镀层。
22.一种电路基板,其特征在于:
安装了权利要求1、4、7、10的任一项中所述的半导体装置。
23.一种电路基板,其特征在于:
安装了权利要求2、5、8、11的任一项中所述的半导体装置。
24.一种电路基板,其特征在于:
安装了权利要求3、6、9、12的任一项中所述的半导体装置。
25.一种电子装置,其特征在于:
具备权利要求1、4、7、10的任一项中所述的半导体装置。
26.一种电子装置,其特征在于:
具备权利要求2、5、8、11的任一项中所述的半导体装置。
27.一种电子装置,其特征在于:
具备权利要求3、6、9、12的任一项中所述的半导体装置。
28.一种安装基板的制造方法,其特征在于:
包含下述工序:
形成多个通孔,将通过上述通孔上形成了布线图形的基板浸在电镀浴中,将上述布线图形导电性地连接到阴极上,朝向上述基板中的形成了上述布线图形的面配置第1阳极,朝向上述基板中的与上述布线图形相反一侧的面配置第2阳极,在上述第1和第2阳极与上述阴极之间流过不同的电流密度的电流,
利用来自上述第1阳极的电流在上述布线图形上形成第1电镀层,
利用来自上述第2阳极的电流在上述布线图形中的上述基板侧的面上且在上述通孔内形成第2电镀层。
29.一种安装基板的制造方法,其特征在于,包含下述工序:
形成多个通孔,将通过上述通孔上形成了布线图形的基板浸在第1电镀浴中,将上述布线图形导电性地连接到阴极上,朝向上述基板中的形成了上述布线图形的面配置第1阳极进行电镀,在上述布线图形上形成第1电镀层;以及
下述工序:将上述基板浸在第2电镀浴中,将上述布线图形导电性地连接到阴极上,朝向上述基板中的与上述布线图形相反一侧的面配置第2阳极进行电镀,在上述布线图形中的上述基板侧的面上且在上述通孔内形成第2电镀层。
30.一种安装基板的制造方法,其特征在于,包含下述工序:
在基板上形成多个通孔并形成通过上述通孔上的布线图形的工序;
用第1抗蚀剂覆盖上述通孔、对上述布线图形进行无电解电镀来形成第1电镀层的工序;以及
使布线图形的一部分从上述通孔露出、用第2抗蚀剂覆盖上述布线图形中的与上述基板侧相反一侧的面、在上述通孔内对布线图形进行无电解电镀来形成第2电镀层的工序。
31.一种安装基板的制造方法,其特征在于:
包含下述工序:将在一个面上形成第1布线图形、在另一个面上形成了与上述第1布线图形导电性地连接的第2布线图形的基板浸在电镀浴中,将上述第1和第2布线图形导电性地连接到阴极上,朝向上述第1布线图形配置第1阳极,朝向上述第2布线图形配置第2阳极,在上述第1和第2阳极与上述阴极之间流过不同的电流密度的电流,
利用来自上述第1阳极的电流在上述第1布线图形上形成第1电镀层,
利用来自上述第2阳极的电流在上述第2布线图形上形成第2电镀层。
32.一种安装基板的制造方法,其特征在于,包含下述工序:
将在一个面上形成第1布线图形、在另一个面上形成了与上述第1布线图形导电性地连接的第2布线图形的基板浸在第1电镀浴中,将上述第1布线图形导电性地连接到阴极上,朝向上述第1布线图形配置第1阳极进行电镀,在上述第1布线图形上形成第1电镀层;以及
将上述基板浸在第2电镀浴中,将上述第2布线图形导电性地连接到阴极上,朝向上述第2布线图形配置第2阳极进行电镀,在上述第2布线图形上形成第2电镀层。
33.一种安装基板的制造方法,其特征在于,包含下述工序:
在基板的一个面上形成第1布线图形、在另一个面上形成了与上述第1布线图形导电性地连接的第2布线图形的工序;
用第1抗蚀剂覆盖上述第2布线图形、对上述第1布线图形进行无电解电镀来形成第1电镀层的工序;以及
用第2抗蚀剂覆盖上述第1布线图形、对上述第2布线图形进行无电解电镀来形成第2电镀层的工序。
34.一种安装基板的制造方法,其特征在于,包含下述工序:
在基板上形成布线图形的工序;
使上述布线图形的第1部分露出、用抗蚀剂覆盖第2部分、对上述布线图形进行无电解电镀在上述第1部分上形成第1电镀层的工序;以及
使上述布线图形的第2部分露出、用抗蚀剂覆盖第1部分、对上述布线图形进行无电解电镀在上述第2部分上形成第2电镀层的工序。
35.如权利要求28中所述的安装基板的制造方法,其特征在于:
上述第1和第2电镀层具有互不相同的特性。
36.如权利要求29中所述的安装基板的制造方法,其特征在于:
上述第1和第2电镀层具有互不相同的特性。
37.如权利要求30中所述的安装基板的制造方法,其特征在于:
上述第1和第2电镀层具有互不相同的特性。
38.如权利要求31中所述的安装基板的制造方法,其特征在于:
上述第1和第2电镀层具有互不相同的特性。
39.如权利要求32中所述的安装基板的制造方法,其特征在于:
上述第1和第2电镀层具有互不相同的特性。
40.如权利要求33中所述的安装基板的制造方法,其特征在于:
上述第1和第2电镀层具有互不相同的特性。
41.如权利要求34中所述的安装基板的制造方法,其特征在于:
上述第1和第2电镀层具有互不相同的特性。
42.如权利要求28中所述的安装基板的制造方法,其特征在于:
将上述第1电镀层形成得比上述第2电镀层薄。
43.如权利要求29中所述的安装基板的制造方法,其特征在于:
将上述第1电镀层形成得比上述第2电镀层薄。
44.如权利要求30中所述的安装基板的制造方法,其特征在于:
将上述第1电镀层形成得比上述第2电镀层薄。
45.如权利要求31中所述的安装基板的制造方法,其特征在于:
将上述第1电镀层形成得比上述第2电镀层薄。
46.如权利要求32中所述的安装基板的制造方法,其特征在于:
将上述第1电镀层形成得比上述第2电镀层薄。
47.如权利要求33中所述的安装基板的制造方法,其特征在于:
将上述第1电镀层形成得比上述第2电镀层薄。
48.如权利要求34中所述的安装基板的制造方法,其特征在于:
将上述第1电镀层形成得比上述第2电镀层薄。
49.如权利要求29中所述的安装基板的制造方法,其特征在于:
用不同的材料来形成上述第1和第2电镀层。
50.如权利要求30中所述的安装基板的制造方法,其特征在于:
用不同的材料来形成上述第1和第2电镀层。
51.如权利要求32中所述的安装基板的制造方法,其特征在于:
用不同的材料来形成上述第1和第2电镀层。
52.如权利要求33中所述的安装基板的制造方法,其特征在于:
用不同的材料来形成上述第1和第2电镀层。
53.如权利要求34中所述的安装基板的制造方法,其特征在于:
用不同的材料来形成上述第1和第2电镀层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1316579C (zh) * 2003-06-27 2007-05-16 精工爱普生株式会社 半导体装置及其制造方法
CN100421533C (zh) * 2003-12-26 2008-09-24 株式会社东芝 电子电路的制造方法和电子电路基板
CN107484408A (zh) * 2016-06-08 2017-12-15 株式会社村田制作所 电子装置、及电子装置的制造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798058B1 (en) * 1999-02-18 2004-09-28 Seiko Epson Corporation Semiconductor device, mounting and method of manufacturing mounting substrate, circuit board, and electronic instrument
US7242099B2 (en) * 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US7394161B2 (en) 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
JP4992428B2 (ja) * 2004-09-24 2012-08-08 イビデン株式会社 めっき方法及びめっき装置
KR100677938B1 (ko) * 2004-12-30 2007-02-05 엘지마이크론 주식회사 양면 배선기판의 제조방법 및 양면 배선기판
WO2006081321A2 (en) * 2005-01-25 2006-08-03 Hutchinson Technology Incorporated Single pass, dual thickness electroplating system for head suspension components
KR100652519B1 (ko) 2005-07-18 2006-12-01 삼성전자주식회사 듀얼 금속층을 갖는 테이프 배선기판 및 그를 이용한 칩 온필름 패키지
TW200741037A (en) * 2006-01-30 2007-11-01 Ibiden Co Ltd Plating apparatus and plating method
JP4878866B2 (ja) * 2006-02-22 2012-02-15 イビデン株式会社 めっき装置及びめっき方法
KR101535223B1 (ko) * 2008-08-18 2015-07-09 삼성전자주식회사 테이프 배선 기판, 칩-온-필름 패키지 및 장치 어셈블리
US8092704B2 (en) 2008-12-30 2012-01-10 Hitachi Global Storage Technologies Netherlands B.V. System, method and apparatus for fabricating a c-aperture or E-antenna plasmonic near field source for thermal assisted recording applications
KR101632399B1 (ko) * 2009-10-26 2016-06-23 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP2012028374A (ja) * 2010-07-20 2012-02-09 Furukawa Electric Co Ltd:The インターポーザ、インターポーザの製造方法、半導体パケージ、及び半導体パケージの製造方法
DE112012005984T5 (de) * 2012-03-05 2014-12-04 Mitsubishi Electric Corporation Halbleitervorrichtung
US10286307B2 (en) * 2015-06-04 2019-05-14 Microsoft Technology Licensing, Llc Game controller with removable faceted finger pad

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4052787A (en) * 1975-12-18 1977-10-11 Rockwell International Corporation Method of fabricating a beam lead flexible circuit
US4230538A (en) * 1979-11-08 1980-10-28 Bell Telephone Laboratories, Incorporated Strip line plating cell
US4514266A (en) * 1981-09-11 1985-04-30 Republic Steel Corporation Method and apparatus for electroplating
JPS60244094A (ja) * 1984-05-18 1985-12-03 富士通株式会社 プリント基板のメツキ方法
JPS62216259A (ja) * 1986-03-17 1987-09-22 Fujitsu Ltd 混成集積回路の製造方法および構造
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
JPS6461986A (en) * 1987-09-01 1989-03-08 Fujitsu Ltd Plating of printed board
US4959278A (en) * 1988-06-16 1990-09-25 Nippon Mining Co., Ltd. Tin whisker-free tin or tin alloy plated article and coating technique thereof
JP2565387B2 (ja) 1988-10-28 1996-12-18 イビデン株式会社 Icカード用プリント配線板とその製造方法
JPH02232393A (ja) * 1989-03-06 1990-09-14 Furukawa Electric Co Ltd:The 差厚メッキ方法およびその装置
US5108553A (en) * 1989-04-04 1992-04-28 Olin Corporation G-tab manufacturing process and the product produced thereby
US4944850A (en) * 1989-12-18 1990-07-31 Hewlett-Packard Company Tape automated bonded (tab) circuit and method for making the same
US5176811A (en) * 1991-02-01 1993-01-05 International Business Machines Corporation Gold plating bath additives for copper circuitization on polyimide printed circuit boards
US5709860A (en) * 1991-07-25 1998-01-20 Idec Pharmaceuticals Corporation Induction of cytotoxic T-lymphocyte responses
NL9101544A (nl) * 1991-09-13 1993-04-01 Meco Equip Eng Werkwijze en inrichting voor het langs electrolytische weg plaatselijk aanbrengen van uit metaal bestaande bedekkingen op producten.
JP3329073B2 (ja) * 1993-06-04 2002-09-30 セイコーエプソン株式会社 半導体装置およびその製造方法
JPH08279571A (ja) 1995-04-10 1996-10-22 Shinko Electric Ind Co Ltd 半導体装置
JP4094074B2 (ja) 1996-03-22 2008-06-04 株式会社ルネサステクノロジ 半導体集積回路装置
US5726075A (en) * 1996-03-29 1998-03-10 Micron Technology, Inc. Method for fabricating microbump interconnect for bare semiconductor dice
JP3550875B2 (ja) * 1996-05-14 2004-08-04 ソニー株式会社 リードフレームとこれを用いた半導体装置
TW332334B (en) 1996-05-31 1998-05-21 Toshiba Co Ltd The semiconductor substrate and its producing method and semiconductor apparatus
JPH10125817A (ja) 1996-10-15 1998-05-15 Hitachi Cable Ltd 2層配線基板
JPH10163404A (ja) * 1996-12-02 1998-06-19 Sumitomo Special Metals Co Ltd Bga用入出力端子
EP0849983B1 (en) 1996-12-20 2001-10-24 Alcatel Process to create metallic stand-offs on a circuit board
WO1998033212A1 (en) 1997-01-23 1998-07-30 Seiko Epson Corporation Film carrier tape, semiconductor assembly, semiconductor device, manufacturing method therefor, mounting board, and electronic equipment
JPH10223696A (ja) 1997-02-05 1998-08-21 Hitachi Cable Ltd Tabテープおよびその製造方法
US6316288B1 (en) * 1997-03-21 2001-11-13 Seiko Epson Corporation Semiconductor device and methods of manufacturing film camera tape
JPH10270624A (ja) * 1997-03-27 1998-10-09 Toshiba Corp チップサイズパッケージ及びその製造方法
JPH1131751A (ja) * 1997-07-10 1999-02-02 Sony Corp 中空パッケージとその製造方法
JP3348631B2 (ja) * 1997-07-23 2002-11-20 日立電線株式会社 ボール端子付テープおよびそれを用いた半導体装置
JP3380850B2 (ja) 1998-02-16 2003-02-24 日本電信電話株式会社 文字認識装置
US6187652B1 (en) * 1998-09-14 2001-02-13 Fujitsu Limited Method of fabrication of multiple-layer high density substrate
US6798058B1 (en) * 1999-02-18 2004-09-28 Seiko Epson Corporation Semiconductor device, mounting and method of manufacturing mounting substrate, circuit board, and electronic instrument

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1316579C (zh) * 2003-06-27 2007-05-16 精工爱普生株式会社 半导体装置及其制造方法
CN100421533C (zh) * 2003-12-26 2008-09-24 株式会社东芝 电子电路的制造方法和电子电路基板
CN107484408A (zh) * 2016-06-08 2017-12-15 株式会社村田制作所 电子装置、及电子装置的制造方法
CN107484408B (zh) * 2016-06-08 2020-06-19 株式会社村田制作所 电子装置、及电子装置的制造方法

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