JP5184115B2 - 配線回路基板およびその製造方法 - Google Patents

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Description

本発明は、配線回路基板およびその製造方法に関する。
従来、ＬＳＩ（Large scale integration）等の電子部品をフィルム状の基板に実装する技術として、ＣＯＦ（chip on film）実装技術がある。一般的に、ＣＯＦ用の基板（以下、ＣＯＦ基板と呼ぶ）は、ポリイミドからなる絶縁層と銅からなる導体パターンとの２層構造を有する。導体パターンには、端子部が形成される。導体パターンの端子部に電子部品の端子部（バンプ）がボンディングされる。
ところで、ＣＯＦ基板のファインピッチ化および電子部品の高性能化に伴い、駆動時の発熱量が多くなる。それにより、電子部品の誤動作等の不具合が発生することがある。そのため、放熱を十分に行うことが重要になる。そこで、ＣＯＦ基板の絶縁層の裏面（電子部品がボンディングされない側の面）に、放熱のための金属層を設けることが提案されている。
特開２００７−２７６８２号公報
例えば特許文献１に開示されるテープ配線基板では、チップ実装領域の下部において、ベースフィルムの下部面に金属層が形成されている。
図９は、金属層が設けられた従来のＣＯＦ基板の模式的断面図である。図９のＣＯＦ基板２００においては、絶縁層３１の一面に導体パターン３２が設けられ、他面に金属層３３が設けられている。導体パターン３２の端子部に、電子部品３５のバンプ３５ａがボンディングされる。このような構成により、電子部品３５の熱が金属層３３を通して放散される。
電子部品３５は、例えば熱圧着により導体パターン３２の端子部に接続される。その場合、ＣＯＦ基板２００の絶縁層３１および金属層３３が熱によって膨張する。また、電子部品３５の駆動時においても、電子部品３５から発生する熱によって絶縁層３１および金属層３３が膨張する。
電子部品３５のバンプ３５ａ間の距離は、金属層３３の膨張量よりも著しく小さい。そのため、絶縁層３１および金属層３３が膨張した場合、導体パターン３２の端子部に応力が加わる。
金属層３３が設けられていない場合には、絶縁層３１が柔軟に撓むため、端子部に加わる応力が緩和される。しかしながら、金属層３３が設けられる場合には、絶縁層３１が撓みにくくなる。したがって、端子部への応力が緩和されない。その結果、導体パターン３２が絶縁層３１から剥離したり、導体パターン３２の端子部が電子部品３５のバンプ３５ａから離間したりする。
本発明の目的は、放熱性が十分に確保されるとともに電子部品との接続性が向上された配線回路基板およびその製造方法を提供することである。
（１）第１の発明に係る配線回路基板は、電子部品が実装される実装領域を有する配線回路基板であって、絶縁層と、絶縁層の一面に形成され、電子部品に電気的に接続されるべき導体パターンと、絶縁層の他面に形成され、開口部を有する金属層とを備え、開口部は、金属層を分断しないように実装領域に重なる金属層の領域に形成された線状のスリットを含むものである。
この配線回路基板においては、絶縁層の一面に形成された導体パターンに電子部品が接続される。電子部品の熱は、絶縁層の他面に形成された金属層を通して放散される。それにより、電子部品の誤動作の発生を防止することができる。
電子部品の熱圧着時および駆動時には、絶縁層および金属層が熱膨張する。その場合、金属層の膨張に追従するように絶縁層が膨張する。そこで、実装領域に重なる金属層の領域に開口部が形成されることにより、絶縁層および金属層の熱膨張時に導体パターンに加わる応力が緩和される。それにより、導体パターンと電子部品との接続性が向上される。
また、開口部は、線状のスリットを含む。それにより、金属層の面積を十分に確保することができる。そのため、金属層による放熱性を十分に確保することができる。
開口部は、金属層を分断するように形成されてもよい。この場合、分断された各領域において金属層が外側に拡がるように膨張する。それにより、導体パターンに加わる応力が分散される。したがって、導体パターンに加わる応力が十分に緩和され、導体パターンと電子部品との接続性がさらに向上される。
開口部は、金属層を複数の領域に等分するように形成されてもよい。この場合、導体パターンに加わる応力がより十分に緩和される。それにより、導体パターンと電子部品との接続性がさらに向上される。
（２）実装領域は矩形状を有し、スリットは、実装領域の互いに平行な一対の辺に平行に形成されてもよい。この場合、簡単な構成で効果的に導体パターンに加わる応力を緩和することができる。
（３）スリットの幅は、５０μｍよりも大きく５００μｍよりも小さくてもよい。
（４）第２の発明に係る配線回路基板の製造方法は、電子部品が実装される実装領域を有する配線回路基板の製造方法であって、絶縁層の一面に、電子部品に電気的に接続されるべき導体パターンを形成する工程と、絶縁層の他面に、開口部を有する金属層を形成する工程とを備え、開口部は、金属層を分断しないように実装領域に重なる金属層の領域に形成された線状のスリットを含むものである。
この配線回路基板の製造方法においては、絶縁層の一面に導体パターンが形成され、絶縁層の他面に金属層が形成される。この場合、導体パターンに接続された電子部品の熱が、金属層を通して放散される。それにより、電子部品の誤動作の発生を防止することができる。
電子部品の熱圧着時および駆動時には、絶縁層および金属層が熱膨張する。その場合、金属層の膨張に追従するように絶縁層が膨張する。そこで、実装領域に重なる金属層の領域に開口部が形成されることにより、絶縁層および金属層の熱膨張時に導体パターンに加わる応力が緩和される。それにより、導体パターンと電子部品との接続性が向上される。
また、開口部は、線状のスリットを含む。それにより、金属層の面積を十分に確保することができる。そのため、金属層による放熱性を十分に確保することができる。
本発明によれば、電子部品の熱が、絶縁層の他面に形成された金属層を通して放散される。それにより、電子部品の誤動作の発生が防止される。また、絶縁層および金属層の熱膨張時に導体パターンに加わる応力が緩和される。それにより、導体パターンと電子部品との接続性が向上される。
以下、本発明の一実施の形態に係る配線回路基板およびその製造方法について図面を参照しながら説明する。なお、本実施の形態では、配線回路基板の一例としてＣＯＦ（chip
on film）用の基板（以下、ＣＯＦ基板と呼ぶ）について説明する。
（１）構成
図１は本発明の参考形態に係るＣＯＦ基板の断面図であり、図２は本発明の参考形態に係るＣＯＦ基板の平面図である。なお、図２（ａ）は図１におけるＣＯＦ基板の上面を示し、図２（ｂ）は図１におけるＣＯＦ基板の下面を示す。また、図２（ａ）および図２（ｂ）のＡ−Ａ線断面が図１の断面に相当する。
図１および図２に示すように、ＣＯＦ基板１００は例えばポリイミドからなる絶縁層１を有する。絶縁層１の一面の略中央部には、実装領域Ｓが設けられる。実装領域Ｓの内側から外側に延びるように導体パターン２が形成される。なお、導体パターン２は、電気信号を伝送するための信号線と、電気信号を伝送しないダミー線とを含む。実装領域Ｓの周囲において、導体パターン２を覆うようにカバー絶縁層４が形成される。実装領域Ｓ上には、導体パターン２の端子部２１が配置される。
実装領域Ｓに重なるように、ＣＯＦ基板１００上に電子部品５（例えばＬＳＩ（Large scale integration））が実装される。具体的には、電子部品５のバンプ５ａ（図１）が導体パターン２の端子部２１に例えば熱圧着によりボンディングされる。実装領域Ｓの形状は、平面視における電子部品５の形状と等しく設定される。本例では、長方形状を有する電子部品５が用いられる。
図２（ｂ）に示すように、絶縁層１の他面には例えば銅からなる金属層３が設けられる。金属層３には、電子部品５に対向する領域を横切りかつ金属層３を分断するように、スリット３ａが形成される。
このＣＯＦ基板１００においては、電子部品５から発生する熱が、絶縁層１を介して金属層３に伝達されて放散される。そのため、電子部品５およびその周囲に熱が滞留しないので、電子部品５に誤作動が発生することが防止される。
なお、スリット３ａの幅は５０μｍよりも大きく５００μｍよりも小さいことが好ましい。また、スリット３ａは電子部品５の短辺に平行であることが好ましく、金属層３を２等分するように形成されることが好ましい。
（２）絶縁層および金属層の膨張
電子部品５の熱圧着時または駆動時においては、ＣＯＦ基板１００の絶縁層１および金属層３に熱が加わる。それにより、絶縁層１および金属層３が熱膨張する。この場合、剛性が高い金属層３の膨張に追従するように、絶縁層１が膨張する。
図３および図４は、熱膨張時における絶縁層１および金属層３の変化を模式的に示す図である。図３（ａ）および図３（ｂ）には金属層３にスリット３ａが形成されていない場合の絶縁層１および金属層３の変化が示され、図４（ａ）および図４（ｂ）には金属層３にスリット３ａが形成されている場合の絶縁層１および金属層３の変化が示される。
なお、図３（ａ）および図４（ａ）には、ＣＯＦ基板１００の模式的側面が示され、図３（ｂ）および図４（ｂ）には、導体パターン２の端子部２１に加わる応力が模式的に示される。図３（ｂ）および図４（ｂ）において、横軸は金属層３の幅方向における位置を示し、縦軸は導体パターン２の端子部２１に加わる応力を示す。
図３（ａ）に示すように、熱が加わることによって金属層３が外側に拡がるように膨張する。それに伴い絶縁層１が外側に拡がるように膨張する。電子部品５のバンプ５ａ間の距離は、金属層３の膨張量に比べて著しく小さい。そのため、導体パターン２の端子部２１の間隔が金属層３の膨張量に比べて著しく小さい状態で維持される。
これにより、絶縁層１の一面に平行な方向の応力（せん断応力）が導体パターン２の端子部２１に加わる。ここで、絶縁層１の膨張は金属層３の膨張に追従するので、金属層３に対向する領域上においては、図３（ｂ）に示すように、金属層３の中心部Ｐ１からの距離が長いほど端子部２１に加わる応力が大きくなる。
電子部品５に対向する領域を覆うように金属層３が形成されている場合、すなわち金属層３にスリット３ａが形成されていない場合には、金属層３の中心部Ｐ１から遠い位置にある端子部２１に著しく大きな応力が加わる。
それに対して、図４（ａ）に示すように、金属層３を分断するようにスリット３ａが形成されている場合には、分断された金属層３の各領域において、金属層３が外側に拡がるように膨張する。この場合、図４（ｂ）に示すように、端子部２１に加わる応力は、分断された金属層３の各領域における中心部Ｐ２からの距離に依存する。
分断された金属層３の各領域の端部と中心部Ｐ２との距離は、図３（ａ）の金属層３の端部と中心部Ｐ１との距離に比べて小さい。そのため、端子部２１の一部に著しく大きな応力が加わることが防止され、端子部２１に加わる応力が全体的に緩和される。
（３）製造方法
次に、参考形態に係るＣＯＦ基板１００の製造方法の一例を説明する。図５および図６は、参考形態に係るＣＯＦ基板１００の製造方法について説明するための工程断面図である。なお、図５および図６に示す断面は、図２のＢ−Ｂ線断面に相当する。
図５（ａ）に示すように、ポリイミドおよび銅からなる２層基材を用意する。この２層基材は、ＣＯＦ基板１００の絶縁層１および金属層３に相当する。
まず、絶縁層１の上面にスパッタリングにより金属薄膜（図示せず）を形成する。そして、図５（ｂ）に示すように、金属薄膜上に導体パターン２（図１）の反転パターンを有するドライフィルムレジスト１２を形成する。反転パターンは、ドライフィルムレジスト１２に露光および現像を行うことにより形成される。
次に、図５（ｃ）に示すように、絶縁層１の露出部分（金属薄膜の露出部分）に電解めっきにより導体パターン２を形成する。そして、図５（ｄ）に示すように、ドライフィルムレジスト１２を剥離液によって除去するとともに、ドライフィルムレジスト１２下の金属薄膜の領域をエッチングにより除去する。
続いて、電子部品５との接続のための表面処理として、導体パターン２の表面に錫の無電解めっきを行う。その後、図６（ｅ）に示すように、導体パターン２の所定の領域を覆うようにカバー絶縁層４を形成する。
次に、図６（ｆ）に示すように、スリットを形成する領域を除いて金属層３の下面にドライフィルムレジスト１３を形成する。そして、図６（ｇ）に示すように、露出する金属層３の部分をエッチングし、スリット３ａを形成する。その後、図６（ｈ）に示すように、剥離液によってドライフィルムレジスト１３を除去する。このようにして、参考形態に係るＣＯＦ基板１００が完成する。
なお、ここでは導体パターン２をセミアディティブ法により形成する例を示したが、導体パターン２をサブトラクティブ法により形成してもよい。
（４）参考形態の効果
参考形態では、電子部品５に対向する領域を横切って金属層２を分断するようにスリット３ａが形成される。それにより、端子部２１に加わる応力が全体的に緩和される。その結果、電子部品５のバンプ５ａと導体パターン２の端子部２ａとの接続性が向上される。
（５）参考例および比較例
（５−１）参考例
次の条件でＣＯＦ基板１００を作製した。
絶縁層１の材料としてポリイミドを用い、導体パターン２および金属層３の材料として銅を用いた。また、絶縁層１の厚さを３５μｍをとし、金属層３の厚さを１５μｍとした。また、導体パターン２の端子部２１の幅を８μｍとし、隣接する端子部２１間の間隔を１２μｍとした。また、平面視において１．６ｍｍの短辺および１５ｍｍの長辺を有する電子部品５を用いた。
また、金属層３を２等分しかつ電子部品５の短辺に平行に延びるスリット３ａを形成した。スリット３ａの幅は、１００μｍに設定した。
（５−２）比較例
金属層３にスリット３ａを形成しない点を除いて上記参考例と同様にＣＯＦ基板１００を作製した。
（５−３）評価
参考例および比較例のＣＯＦ基板１００に熱圧着により電子部品５を実装した。なお、実装時のツール温度を４３０℃とし、ステージ温度を１００℃とし、実装荷重を３０Ｎとした。ここで、ツール温度は、導体パターン２の端子部２１または電子部品５のバンプ５ａの加熱温度であり、ステージ温度は、電子部品５の実装時にＣＯＦ基板１００が載置されるステージの温度である。
その結果、参考例のＣＯＦ基板１００においては、金属層３を通して十分に放熱が行われるとともに、導体パターン２の端子部２１と電子部品５のバンプ５ａとの接続が良好に維持された。一方、比較例のＣＯＦ基板１００においては、導体パターン２の一部が断線し、導体パターン２の端子部２１と電子部品５のバンプ５ａとの間で接続不良が生じた。
これにより、金属層３にスリット３ａを形成することにより、十分に放熱性を確保しつつ導体パターン２の端子部２１と電子部品５のバンプ５ａとの接続性を向上させることができることがわかった。
（６）スリットの変形例
金属層３に形成されるスリット３ａの配置および形状は上記の例に限定されない。図７および図８は、金属層３に形成されるスリット３ａの変形例を示す図である。
図７（ａ）の例では、金属層３をほぼ３等分するように、２本のスリット３ａが形成されている。この場合、３つの領域において金属層３が膨張する。そのため、導体パターン２の端子部２１に加わる応力がより十分に緩和される。なお、金属層３を分断するように１または複数のスリット３ａが形成される場合、金属層３が複数の領域に等分されることが好ましい。また、スリット３ａの数は、１本以上５本以下であることが好ましい。
図７（ｂ）〜図８（ｅ）の例では、図１および図２に示した例に比べて金属層３の面積がより大きく設定されている。そのため、金属層３による放熱性がさらに向上する。
さらに、図７（ｃ）〜図８（ｅ）の例では、金属層３を分断しないようにスリット３ａが形成されている。図７（ｃ）〜図８（ｅ）の例は、本発明の実施の形態である。この場合、金属層３による放熱性をより十分に確保しつつ導体パターン２の端子部２１に加わる応力を緩和することができる。
また、図８（ｅ）の例では、半円弧状のスリット３１ａが金属層３に形成されている。このように、スリットが直線状ではない場合にも、金属層３による放熱性を確保しつつ導体パターン２の端子部２１に加わる応力を緩和することができる。
スリットの位置、数および形状はこれらに限定されず、電子部品５の形状または大きさ等に応じて、適宜変更してもよい。また、線状のスリットの代わりに、円形状または三角形状等の他の形状を有する開口部が金属層３に形成されてもよい。
（７）請求項の各構成要素と実施の形態の各要素との対応
以下、請求項の各構成要素と実施の形態の各要素との対応の例について説明するが、本発明は下記の例に限定されない。
上記実施の形態では、ＣＯＦ基板１００が配線回路基板の例であり、スリット３ａ，３１ａが開口部の例である。
請求項の各構成要素として、請求項に記載されている構成または機能を有する他の種々の要素を用いることもできる。
（８）他の実施の形態
絶縁層１の材料は、ポリイミドに限らず、ポリエチレンテレフタレート、ポリエーテルニトリル、ポリエーテルスルフォン等の他の絶縁材料を用いてもよい。また、導体パターン２の材料は、銅に限らず、銅合金、金、アルミニウム等の他の金属材料を用いてもよい。
金属層３の材料は、銅に限らない。ただし、例えば銅、金、銀またはアルミニウム等の熱伝導率が高い金属を用いることが好ましい。
本発明は、フレキシブル配線回路基板、リジッド配線回路基板等の種々の配線回路基板に適用することができる。また、電子部品５としては、ＬＳＩに限らず、コンデンサ等の他の電子部品を用いてもよい。
本発明は、電子部品が実装される種々の配線回路基板に有効に利用できる。
参考形態に係るＣＯＦ基板の断面図である。 参考形態に係るＣＯＦ基板の平面図である。 絶縁層および金属層の熱膨張時における変化を示す図である。 絶縁層および金属層の熱膨張時における変化を示す図である。 参考形態に係るＣＯＦ基板の製造方法について説明するための工程断面図である。 参考形態に係るＣＯＦ基板の製造方法について説明するための工程断面図である。 金属層に形成されるスリットの変形例を示す図である。 金属層に形成されるスリットの変形例を示す図である。 金属層を備えた従来のＣＯＦ基板の模式的断面図である。
符号の説明
１，３１ 絶縁層
２，３２ 導体パターン
３，３３ 金属層
３ａ，３１ａ スリット
４ カバー絶縁層
５，３５ 電子部品
５ａ，３５ａ バンプ
２１ 端子部
Ｓ 実装領域
１００，２００ ＣＯＦ基板

Claims (4)

  1. 電子部品が実装される実装領域を有する配線回路基板であって、
    絶縁層と、
    前記絶縁層の一面に形成され、前記電子部品に電気的に接続されるべき導体パターンと、
    前記絶縁層の他面に形成され、開口部を有する金属層とを備え、
    前記開口部は、前記金属層を分断しないように前記実装領域に重なる前記金属層の領域に形成された線状のスリットを含むことを特徴とする配線回路基板。
  2. 前記実装領域は矩形状を有し、
    前記スリットは、前記実装領域の互いに平行な一対の辺に平行に形成されることを特徴とする請求項１記載の配線回路基板。
  3. 前記スリットの幅は、５０μｍよりも大きく５００μｍよりも小さいことを特徴とする請求項１または２記載の配線回路基板。
  4. 電子部品が実装される実装領域を有する配線回路基板の製造方法であって、
    絶縁層の一面に、前記電子部品に電気的に接続されるべき導体パターンを形成する工程と、
    前記絶縁層の他面に、開口部を有する金属層を形成する工程とを備え、
    前記開口部は、前記金属層を分断しないように前記実装領域に重なる前記金属層の領域に形成された線状のスリットを含むことを特徴とする配線回路基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11682633B2 (en) 2020-07-13 2023-06-20 Samsung Electronics Co., Ltd. Semiconductor package

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5095460B2 (ja) * 2008-01-17 2012-12-12 シャープ株式会社 半導体装置および表示装置
JP4981744B2 (ja) * 2008-05-09 2012-07-25 日東電工株式会社 配線回路基板およびその製造方法
JP6094044B2 (ja) * 2011-03-23 2017-03-15 大日本印刷株式会社 放熱基板およびそれを用いた素子
JP2016035969A (ja) * 2014-08-01 2016-03-17 味の素株式会社 回路基板及びその製造方法
WO2016149269A1 (en) * 2015-03-19 2016-09-22 Fci Asia Pte. Ltd Comprehensive layout strategy for flip chipping integrated circuits
KR102059478B1 (ko) * 2017-09-15 2019-12-26 스템코 주식회사 회로 기판 및 그 제조 방법
KR102430750B1 (ko) * 2019-08-22 2022-08-08 스템코 주식회사 회로 기판 및 그 제조 방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2844085B2 (ja) * 1989-07-20 1999-01-06 セイコーインスツルメンツ株式会社 回路基板及び半導体素子の実装方法
JP2808952B2 (ja) 1991-11-27 1998-10-08 日立電線株式会社 半導体素子搭載用基板
US6714625B1 (en) * 1992-04-08 2004-03-30 Elm Technology Corporation Lithography device for semiconductor circuit pattern generation
JPH0653277A (ja) * 1992-06-04 1994-02-25 Lsi Logic Corp 半導体装置アセンブリおよびその組立方法
US5801432A (en) * 1992-06-04 1998-09-01 Lsi Logic Corporation Electronic system using multi-layer tab tape semiconductor device having distinct signal, power and ground planes
US5854085A (en) * 1992-06-04 1998-12-29 Lsi Logic Corporation Multi-layer tab tape having distinct signal, power and ground planes, semiconductor device assembly employing same, apparatus for and method of assembling same
US5717252A (en) * 1994-07-25 1998-02-10 Mitsui High-Tec, Inc. Solder-ball connected semiconductor device with a recessed chip mounting area
KR19980020726A (ko) * 1996-09-11 1998-06-25 김광호 칩 스케일의 볼 그리드 어레이 패키지 및 그의 제조 방법
JP2001102406A (ja) * 1999-09-28 2001-04-13 Toshiba Corp エリアアレイパッケージ及び半導体装置
JP2001209918A (ja) * 1999-11-19 2001-08-03 Nitto Denko Corp 回路付サスペンション基板
JP3734481B2 (ja) * 2003-05-08 2006-01-11 日東電工株式会社 Ｔａｂ用テープキャリアの製造方法
JP2005333028A (ja) * 2004-05-20 2005-12-02 Nitto Denko Corp 配線回路基板
TWI288885B (en) * 2004-06-24 2007-10-21 Checkpoint Systems Inc Die attach area cut-on-fly method and apparatus
JP4014591B2 (ja) * 2004-10-05 2007-11-28 シャープ株式会社 半導体装置および電子機器
KR100593935B1 (ko) * 2005-03-24 2006-06-30 삼성전기주식회사 발광 다이오드 패키지 및 그 제조 방법
KR20060126070A (ko) * 2005-06-03 2006-12-07 삼성전자주식회사 구동 집적 회로칩 패키지 및 이를 구비한 표시 장치
JP4619214B2 (ja) * 2005-07-04 2011-01-26 日東電工株式会社 配線回路基板
KR100652519B1 (ko) 2005-07-18 2006-12-01 삼성전자주식회사 듀얼 금속층을 갖는 테이프 배선기판 및 그를 이용한 칩 온필름 패키지
JP2007035869A (ja) * 2005-07-26 2007-02-08 Nitto Denko Corp Ｔａｂ用テープキャリア
JP2007134658A (ja) 2005-11-14 2007-05-31 Nitto Denko Corp 配線回路基板および配線回路基板を製造し電子部品を実装する方法
JP4762734B2 (ja) * 2006-01-25 2011-08-31 日東電工株式会社 配線回路基板集合体シートおよびその製造方法
JP4919727B2 (ja) * 2006-08-04 2012-04-18 日東電工株式会社 配線回路基板
US7736936B2 (en) * 2006-08-29 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Method of forming display device that includes removing mask to form opening in insulating film
JP4919738B2 (ja) * 2006-08-31 2012-04-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2009094361A (ja) * 2007-10-10 2009-04-30 Nitto Denko Corp Ｃｏｆ基板
JP4981744B2 (ja) 2008-05-09 2012-07-25 日東電工株式会社 配線回路基板およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11682633B2 (en) 2020-07-13 2023-06-20 Samsung Electronics Co., Ltd. Semiconductor package

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