JP6109078B2 - リードクラックが強化された電子素子用テープ - Google Patents
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- 239000011347 resin Substances 0.000 claims description 26
- 229920005989 resin Polymers 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 16
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 239000010410 layer Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 4
- 229910052718 tin Inorganic materials 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 3
- 239000004593 Epoxy Substances 0.000 claims description 2
- 229910002056 binary alloy Inorganic materials 0.000 claims description 2
- 229920001721 polyimide Polymers 0.000 claims description 2
- 229910002058 ternary alloy Inorganic materials 0.000 claims description 2
- 238000005452 bending Methods 0.000 description 31
- 239000010408 film Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000010409 thin film Substances 0.000 description 6
- 239000010949 copper Substances 0.000 description 3
- 238000005336 cracking Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011256 inorganic filler Substances 0.000 description 1
- 229910003475 inorganic filler Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
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- H01L23/492—Bases or plates or solder therefor
- H01L23/4924—Bases or plates or solder therefor characterised by the materials
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H—ELECTRICITY
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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- H—ELECTRICITY
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Computer Hardware Design (AREA)
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Description
本発明の実施例は、リードクラック(Ｌｅａｄ Ｃｒａｃｋ)が強化された電子素子用テープ(Ｔａｐｅ)及びその製造方法に関する。
近年、半導体デバイスの技術分野は、薄型化、小型化、高集積化、高速化、及び多ピン化などの技術的な発展が進んでいる。そのために、半導体チップを実装するために使用される配線基板として薄いフィルムテープ素材に配線パターンが形成されているテープキャリアフィルムが広く用いられている。
一般的に、このようなテープキャリアフィルムに半導体チップを装着してパッケージングしたものをテープキャリアパッケージ(Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ; ＴＣＰ)と言う。テープキャリアフィルムは、これを用いてテープキャリアパッケージの製造において半導体チップとテープキャリアフィルム状のリード(Ｌｅａｄ)を一括に接続させる技術であるタブ(Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ; ＴＡＢ)技術を適用することが可能であるため、一般的にタブテープ(Ｔａｂ Ｔａｐｅ)と呼ぶ。
従来の電子素子用タブテープ(Ｔａｂ Ｔａｐｅ)は、インナーリード(Ｉｎｎｅｒ Ｌｅａｄ)からアウターリード(Ｏｕｔｅｒ Ｌｅａｄ)に接続される配線パターンが一字状に構成されており、配線幅が狭く形成されている。したがって、狭く形成された配線幅によりベンディング(Ｂｅｎｄｉｎｇ)性が悪くてリードクラックが発生する問題があった。
本発明は、上述した問題を解決するためになされたものであり、本発明の目的は、第１のリードと第２のリードの接続構造において、狭い配線幅で発生するクラック(Ｃｒａｃｋ)の問題を解決するために、狭い回路パターンにベンディングされた部位(以下、“ベンディング部”とする。)を形成し、そのベンディング部をレジン(Ｒｅｓｉｎ)塗布領域内に形成させてベンディング(Ｂｅｎｄｉｎｇ)領域から除外させることにより、リードクラックの問題を解決できる電子素子用テープ(Ｔａｐｅ)及びその製造方法を提供することにある。
上述した技術的課題を解決するために、本発明の実施例では、第１のリードから第２のリードに接続される狭い回路パターンにベンディング部を形成し、そのベンディング部をレジン(Ｒｅｓｉｎ)塗布領域内に形成させてベンディング(Ｂｅｎｄｉｎｇ)領域から除外させることにより、狭い配線幅で発生するクラック(Ｃｒａｃｋ)の問題を解決することができる。
なお、絶縁基板の第１のリードから第２のリードに接続される回路パターンにベンディング部を形成し、リードパターン間の間隔の異なる部分が少なくとも１つ以上存在する電子素子用テープ(Ｔａｐｅ)及びその製造方法を提供することができる。
本発明の実施例によると、第２のリード(Ｉｎｎｅｒ Ｌｅａｄ)から第１のリード(Ｏｕｔｅｒ Ｌｅａｄ)に接続される狭い回路パターンにベンディング部を形成し、そのベンディング部をレジン(Ｒｅｓｉｎ)塗布領域内に形成させてベンディング(Ｂｅｎｄｉｎｇ)領域から除外させることにより、狭い配線幅で発生するクラック(Ｃｒａｃｋ)の問題を解決又は防止することができる。
本発明の効果は、以上で言及したものに限定されず、言及していない他の効果は下記の記載から当業者に明確に理解されるだろう。
以下、添付の図面を参照して本発明の実施例について説明する。但し、本発明はこれらの実施例により限定されるものではない。本明細書に亘って同じ構成要素に対しては同じ符号を付し、これについての重複説明は省略する。
図１は、本発明の実施例によるテープ(Ｔａｐｅ)の配線パターンの一部を拡大した平面図であり、図２は、図１に示された配線パターンの一部を拡大した平面図である。以下、本発明の実施例での“テープ”とは、ＴＡＢ(Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ ；ＴＡＢ)テープのみでなく、ＣＯＢ(Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ)技術に適用される基板を含む。
本発明の実施例によるテープは、図１に示すように、絶縁基板１１０上に形成された第１のリード１２１及び第２のリード１２２と、前記第１のリード又は第２のリードのいずれかに形成されたベンディング部１４０とを含んで構成される。本発明においてベンディング部１４０とは、前記第１のリード１２１及び第２のリード１２２の接続領域部分にベンディングされた構造を有する接続パターン(図２の‘１４３’)が形成された領域を意味する。前記絶縁基板１１０は、ポリイミドレジンのような絶縁性材料で形成されるベースフィルムを用いることができる。
なお、図１の配線パターン１２０領域の部分拡大図を参照すると、本発明の実施例によるテープは、チップが実装される領域と実装される電子素子チップを埋め込む構造でレジンが塗布されるレジン塗布領域１３０を備えるようになる。特に、上述した本発明によるベンディング部１４０は、このようなレジン塗布領域１３０に配置されることがより望ましい。
なお、図１及び図２を参照して本発明の実施例によるテープの具体的な構成を説明する。
前記絶縁基板１１０上に銅箔のような導電性薄膜を形成した後、フォトリソグラフィ(ｐｈｏｔｏ ｅｔｃｈｉｎｇ)などの方法を用いて形成される配線パターン１２０を備えている。前記絶縁基板１１０の両側端部には、所定の間隔をおいてスプロケットホール１１１が形成されている。
一方、前記配線パターン１２０は、半導体チップとインナーリードボンディング(Ｉｎｎｅｒ Ｌｅａｄ Ｂｏｎｄｉｎｇ; ＩＬＢ)などの方法で電気的に接続される第２のリード１２２と、外部基板側の端子との電気的接続のための第１のリード１２１と、前記第１及び第２のリード１２１、１２２との間を接続させる接続パターンで構成される接続部１２３とが形成されている。
前記第２のリード１２２は、半導体チップの微細ピッチの接続端子と接続されなければならない点から幅が相対的に狭く形成されており、前記第１のリード１２１は、半導体チップの微細ピッチの端子に直接対応されるのではなく、外部基板側の端子と接続されることから幅が相対的に広く形成されている。前記接続部１２３は、幅の狭い第２のリード１２２と幅の広い第１のリード１２１との間をベンディングされた形状に所定の長さを有して接続されている。
ここで、前記第２のリード１２２部分は、インナーリード(Ｉｎｎｅｒ Ｌｅａｄ)からアウターリード(Ｏｕｔｅｒ Ｌｅａｄ)に接続される配線パターンで配線幅が狭く形成されている。したがって、従来のように第２のリードと第１のリードが直接接続されるように一字状にパターンが形成される場合、ベンディング(Ｂｅｎｄｉｎｇ)性が弱くてリードクラックが発生することになる。
このような問題を解決するために、本発明の実施例では、前記第２のリード１２２の回路パターンにベンディング部１４０を形成して配線の幅を広げ、前記ベンディング部１４０をレジン(Ｒｅｓｉｎ)塗布領域１３０内に形成させてベンディング(Ｂｅｎｄｉｎｇ)領域から除外させるので、クラックの問題を解決又は防止することができた。
前記第２のリード１２２の回路パターンをより具体的に説明すると、図２に示すように、第１のリードパターン１４１よりも相対的に幅が狭く形成された第２のリードパターン１４２と、前記第２のリードパターン１４２よりも相対的に幅が広く形成された第１のリードパターン１４１と、前記第１及び第２のリードパターン１４１、１４２との間をベンディング部１４０を基準にベンディングされた形状に接続する接続パターン１４３で構成される。このとき、前記ベンディング部１４０は、レジン(Ｒｅｓｉｎ)塗布領域１３０内に形成させてベンディング(Ｂｅｎｄｉｎｇ)領域から除外されるように形成される。
前記の構成のように、配線パターンの幅が他の所に比べて狭く形成されている部分、すなわち、第１のリード(例えば、インナーリード(Ｉｎｎｅｒ Ｌｅａｄ))から第２のリード(例えば、アウターリード(Ｏｕｔｅｒ Ｌｅａｄ))に接続される第２のリード１２２の回路パターンにベンディング部を形成してＩＣボンディング(Ｂｏｎｄｉｎｇ)後レジン(Ｒｅｓｉｎ)塗布領域に含ませ、ＩＣボンディングがされていないレジン(Ｒｅｓｉｎ)塗布外側領域の場合、従来に比べて２倍以上のリード配線パターンにデザインすることにより、リードクラックを防止することができる。
又、本発明の実施例による上述した第１のリード及び第２のリードの回路パターン面にＣｕ、Ｎｉ、Ｐｄ、Ａｕ、Ｓｎ、Ａｇ、Ｃｏのうちいずれか又はこれらの二元もしくは三元合金を用いて単層又は多層にメッキ処理層をさらに形成する構造で実現することにより、回路パターンの保護及び導電性を向上させることもできる。
（電子素子用テープ(Ｔａｐｅ)の製造方法）
図１及び図２を参照して本発明の一実施例による電子素子用テープ(Ｔａｐｅ)の製造方法を説明する。
図１及び図２を参照して本発明の一実施例による電子素子用テープ(Ｔａｐｅ)の製造方法を説明する。
先ず、絶縁基板１１０の一側表面に導電性薄膜を形成する。このとき、前記導電性薄膜は、スパッタされた金属層で前記絶縁フィルムの全面に形成される。前記金属層は、Ｃｕ、Ｎｉ、Ｐｄ、Ａｕ、Ｓｎ、Ａｇ、Ｃｏのうちいずれか１つをスパッタリングによって形成できる。又、前記金属層の上部に前記導電性薄膜上にＣｕ、Ｎｉ、Ｐｄ、Ａｕ、Ｓｎ、Ａｇ、Ｃｏのうちいずれ１つか又はこれらの二元もしくは三元合金を用いて単層又は多層にメッキ処理層をさらに形成することもできる。
その後、前記導電性薄膜を選択的にエッチングして配線パターンを形成し、第１のリード(インナーリード(Ｉｎｎｅｒ Ｌｅａｄ))から第２のリード(アウターリード(Ｏｕｔｅｒ Ｌｅａｄ))に接続される配線幅が相対的に狭い回路パターンにベンディング部１４０を形成する。
ここで、前記回路パターンは、前記ベンディング部１４０を基準に第１のリードパターン１４１と第２のリードパターン１４２に分け、前記ベンディング部１４０を基準に第１及び第２のリードパターン１４１、１４２の間をベンディングして接続した接続パターン１４３を備えている。このとき、前記第１のリードパターン１４１の配線幅が、前記第２のリードパターン１４２の配線幅よりも広く形成されている。前記ベンディング部１４０は、レジン(Ｒｅｓｉｎ)塗布領域１３０内に形成させてベンディング(Ｂｅｎｄｉｎｇ)領域から除外されるように形成する。
このように構成された本発明による電子素子用テープ(Ｔａｐｅ)及びその製造方法は、第１のリードから第２のリードに接続される狭い回路パターンにベンディング部を形成し、そのベンディング部をレジン(Ｒｅｓｉｎ)塗布領域内に形成させてベンディング(Ｂｅｎｄｉｎｇ)領域から除外させることにより、本発明の技術的課題を解決することができる。
上述した本発明の一実施例によるテープは、レジン塗布領域１３０内に実装される電子素子チップにレジンが塗布されてパッケージングすることができる。前記レジン塗布領域１３０に塗布されるレジンは、エポキシやエポキシ樹脂、硬化剤、無機充填剤を含む粘性のあるポッティング(ｐｏｔｔｉｎｇ)材料を適用することができる。
１１０ ベースフィルム、１１１ スプロケットホール、１２０ 配線パターン、１２１ 第１のリード、１２２ 第２のリード、１２３ 接続部、１３０ レジン(Ｒｅｓｉｎ)塗布領域、１４０ ベンディング部(パターン変曲点の形成部位)、１４１ 第１のリードパターン、１４２ 第２のリードパターン、１４３ 接続パターン
Claims (7)
- 絶縁基板と、
前記絶縁基板の上面のチップ実装領域に対応する部位にレジンが塗布されたレジン塗布領域と、
前記絶縁基板上に配置され、外部基板の端子と電気的に接続される第１のリードと、
前記絶縁基板上の前記レジン塗布領域の上に配置され、半導体チップの端子と連結される第２のリードと、
前記絶縁基板上に配置され、前記第１のリードと前記第２のリードを連結する折り曲げ部と、
を含み、
前記折り曲げ部は、前記第１のリードと連結される第１のリードパターンと、前記第２のリードと連結される第２のリードパターンと、前記第１と２のリードパターンの間を折り曲げて連結する連結パターンとを含み、
前記連結パターンは、前記第１のリードパターンの配線幅より前記第２のリードパターンの配線幅が狭くなるように、前記第１と２のリードパターンの間を折り曲げ構造で連結し、
前記連結パターンは、前記チップが実装されるチップ実装領域に対応するレジン塗布領域の上に配置される電子素子用テープ。 - 前記第１のリード及び第２のリードにパターン間の間隔の異なる部分が少なくとも１つ以上存在する請求項１に記載の電子素子用テープ。
- 前記電子素子用テープは、
前記チップ実装領域に実装される電子素子チップと、
前記レジン塗布領域に前記電子素子チップの周囲を埋め込む構造で塗布されるレジンとをさらに含む請求項２に記載の電子素子用テープ。 - 前記第１のリードの配線幅は、前記第２のリードの配線幅より広い請求項３に記載の電子素子用テープ。
- 前記絶縁基板は、ポリイミドフィルムである請求項４に記載の電子素子用テープ。
- 前記レジンはエポキシを含む請求項３に記載の電子素子用テープ。
- 前記第１のリード及び第２のリードの上にＣｕ、Ｎｉ、Ｐｄ、Ａｕ、Ｓｎ、Ａｇ、Ｃｏのうちいずれか１つ又はこれらの二元もしくは三元合金を用いて単層又は多層にメッキ処理層をさらに形成する請求項１乃至６のいずれか１項に記載の電子素子用テープ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110009610A KR101259844B1 (ko) | 2011-01-31 | 2011-01-31 | 리드 크랙이 강화된 전자소자용 탭 테이프 및 그의 제조 방법 |
| KR10-2011-0009610 | 2011-01-31 | ||
| PCT/KR2011/007580 WO2012105740A1 (en) | 2011-01-31 | 2011-10-12 | Tap tape for electronic devices with reinforced lead crack and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014504034A JP2014504034A (ja) | 2014-02-13 |
| JP6109078B2 true JP6109078B2 (ja) | 2017-04-05 |
Family
ID=46602929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013551886A Active JP6109078B2 (ja) | 2011-01-31 | 2011-10-12 | リードクラックが強化された電子素子用テープ |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US20130308289A1 (ja) |
| JP (1) | JP6109078B2 (ja) |
| KR (1) | KR101259844B1 (ja) |
| CN (1) | CN103348460B (ja) |
| TW (1) | TW201232733A (ja) |
| WO (1) | WO2012105740A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102144378B1 (ko) | 2013-08-27 | 2020-08-13 | 삼성전자주식회사 | 칩 온 필름 패키지 및 이를 포함하는 표시 장치 |
| KR102251684B1 (ko) | 2014-09-03 | 2021-05-14 | 삼성디스플레이 주식회사 | 칩 온 필름 패키지 및 이를 포함하는 표시 장치 |
| WO2017039198A1 (ko) * | 2015-09-01 | 2017-03-09 | 엘지이노텍(주) | 조명 장치 |
| KR102466918B1 (ko) | 2017-12-27 | 2022-11-15 | 삼성디스플레이 주식회사 | 칩 온 필름 패키지 및 칩 온 필름 패키지를 포함하는 표시 장치 |
| KR20210026659A (ko) * | 2019-08-30 | 2021-03-10 | 엘지이노텍 주식회사 | 센서 구동 장치 |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198888A (en) * | 1987-12-28 | 1993-03-30 | Hitachi, Ltd. | Semiconductor stacked device |
| JP2555878B2 (ja) * | 1988-09-05 | 1996-11-20 | 日本電気株式会社 | フィルムキャリヤーテープの製造方法 |
| US6759732B1 (en) * | 1990-04-24 | 2004-07-06 | Seiko Epson Corporation | Semiconductor device with circuit cell array and arrangement on a semiconductor chip |
| JP3033227B2 (ja) * | 1990-05-08 | 2000-04-17 | セイコーエプソン株式会社 | 半導体装置 |
| JP3059560B2 (ja) * | 1991-12-25 | 2000-07-04 | 株式会社日立製作所 | 半導体装置の製造方法およびそれに使用される成形材料 |
| JP2727862B2 (ja) * | 1992-04-28 | 1998-03-18 | 日本電気株式会社 | 接続テープおよびフィルムキャリア型ｉｃならびに接続方法 |
| JP3329073B2 (ja) * | 1993-06-04 | 2002-09-30 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JPH09129671A (ja) * | 1995-10-30 | 1997-05-16 | Toshiba Corp | 半導体パッケージ |
| JP3350352B2 (ja) * | 1996-05-27 | 2002-11-25 | 富士通株式会社 | 配線パターンを有する半導体装置の支持基体 |
| JP3779789B2 (ja) * | 1997-01-31 | 2006-05-31 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| JP3487173B2 (ja) * | 1997-05-26 | 2004-01-13 | セイコーエプソン株式会社 | Ｔａｂ用テープキャリア、集積回路装置及び電子機器 |
| JPH11288981A (ja) * | 1998-04-02 | 1999-10-19 | Toppan Printing Co Ltd | Ｔａｂ用フィルムキャリアテープ及びその製造方法 |
| JP3311675B2 (ja) * | 1998-06-02 | 2002-08-05 | 三井金属鉱業株式会社 | フィルムキャリアテープ |
| JP3640155B2 (ja) * | 1999-01-26 | 2005-04-20 | セイコーエプソン株式会社 | 可撓性配線基板、フィルムキャリア、テープ状半導体装置、半導体装置、回路基板並びに電子機器 |
| WO2000054324A1 (fr) * | 1999-03-11 | 2000-09-14 | Seiko Epson Corporation | Substrat de cablage flexible, bande porte-puces, dispositif a semiconducteur de type bande, dispositif a semiconducteur, procede de fabrication d'un dispositif a semiconducteur, carte de circuit imprime, et dispositif electronique. |
| JP4443694B2 (ja) * | 1999-11-02 | 2010-03-31 | シャープ株式会社 | 配線パターンを有する半導体装置の支持基体および液晶表示装置 |
| KR100505665B1 (ko) * | 2003-01-14 | 2005-08-03 | 삼성전자주식회사 | 테스트용 패드가 이면에 형성된 테이프 패키지 및 그검사방법 |
| KR20040080741A (ko) * | 2003-03-13 | 2004-09-20 | 삼성전자주식회사 | 테이프 캐리어 패키지(ｔｃｐ)용 탭 테이프 |
| KR100541649B1 (ko) * | 2003-09-03 | 2006-01-11 | 삼성전자주식회사 | 테이프 배선 기판과 그를 이용한 반도체 칩 패키지 |
| JP2006073966A (ja) * | 2004-09-06 | 2006-03-16 | Mitsui Mining & Smelting Co Ltd | プリント配線基板および半導体装置 |
| JP4485460B2 (ja) * | 2004-12-16 | 2010-06-23 | 三井金属鉱業株式会社 | フレキシブルプリント配線板 |
| KR100634238B1 (ko) | 2005-08-12 | 2006-10-16 | 삼성전자주식회사 | 테이프 캐리어 패키지용 탭 테이프 |
| JP2007059627A (ja) * | 2005-08-24 | 2007-03-08 | Nitto Denko Corp | Ｔａｂ用テープキャリアの製造方法 |
| CN201007989Y (zh) * | 2007-02-06 | 2008-01-16 | 北京京东方光电科技有限公司 | 左右摆式排线结构 |
| JP4337898B2 (ja) * | 2007-03-29 | 2009-09-30 | セイコーエプソン株式会社 | 半導体装置 |
| JP5096782B2 (ja) * | 2007-04-19 | 2012-12-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2010239022A (ja) * | 2009-03-31 | 2010-10-21 | Mitsui Mining & Smelting Co Ltd | フレキシブルプリント配線基板及びこれを用いた半導体装置 |
| KR101457939B1 (ko) * | 2009-11-02 | 2014-11-10 | 엘지이노텍 주식회사 | 탭 테이프 및 그 제조방법 |
| KR101148099B1 (ko) * | 2010-10-01 | 2012-05-23 | 엘지이노텍 주식회사 | 탭 테이프 및 그 제조방법 |
| KR101944795B1 (ko) * | 2012-01-25 | 2019-04-17 | 삼성전자주식회사 | 테이프 필름 패키지 및 그의 제조방법 |
-
2011
- 2011-01-31 KR KR1020110009610A patent/KR101259844B1/ko active IP Right Grant
- 2011-10-12 CN CN201180066521.1A patent/CN103348460B/zh active Active
- 2011-10-12 US US13/982,658 patent/US20130308289A1/en not_active Abandoned
- 2011-10-12 JP JP2013551886A patent/JP6109078B2/ja active Active
- 2011-10-12 WO PCT/KR2011/007580 patent/WO2012105740A1/en active Application Filing
- 2011-10-18 TW TW100137639A patent/TW201232733A/zh unknown
-
2016
- 2016-05-13 US US15/153,970 patent/US10020248B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN103348460B (zh) | 2016-12-21 |
| KR20120088332A (ko) | 2012-08-08 |
| TW201232733A (en) | 2012-08-01 |
| US10020248B2 (en) | 2018-07-10 |
| US20130308289A1 (en) | 2013-11-21 |
| CN103348460A (zh) | 2013-10-09 |
| JP2014504034A (ja) | 2014-02-13 |
| WO2012105740A1 (en) | 2012-08-09 |
| KR101259844B1 (ko) | 2013-05-03 |
| US20160254219A1 (en) | 2016-09-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
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|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140814 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150824 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150901 |
|
| A601 | Written request for extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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