KR20140078104A - 광소자 패키지 및 그 제조방법 - Google Patents

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백지흠
조상기
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조현석
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엘지이노텍 주식회사
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Abstract

본 발명은 광소자 패키지 및 그 제조방법을 제공한다. 상기 광소자 패키지는 절연층; 상기 절연층의 일 면 상에 배치되며 전극 패드 영역과 상기 전극 패드 영역으로부터 분리된 회로패턴 영역을 포함하는 패터닝된 금속층; 상기 전극 패드 영역 상에 형성된 솔더부; 및 상기 금속층의 회로패턴 영역 상에 형성된 솔더레지스트층;을 포함한다. 본 발명에 따라, 솔더레지스트층과 금속층 사이의 계면이 솔더레지스트층에 의해 차단되어 솔더부의 형성시 플럭스가 흘러들어갈 수 없다. 그에 따라, 플럭스에 의한 솔더레지스트층의 크랙을 방지하여 고신뢰성을 만족하는 광소자 패키지가 제공될 수 있다.

Description

광소자 패키지 및 그 제조방법{LED package and manufacturing method therfor}
본 발명은 광소자 패키지 및 그 제조방법에 관한 것이다.
반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조 기술에 비하여 상대적으로 뒤쳐져 있는 상태이기 때문에 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 최근 대두되고 있다.
반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 소자, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다. LED 소자가 본딩되는 기판의 구성은 도 1에 도시된 바와 같다.
도 1은 종래 광소자 패키지의 구성을 나타낸 단면도이다.
도 1을 참조하면, 광소자 패키지는 관통홀이 형성된 절연층(110), 상기 절연층(110)의 일 면 상에 배치된 패턴닝된 금속층(130), 상기 절연층(110)의 다른 면 상에 배치된 방열부(160), 및 상기 관통홀에 의해 노출된 방열부의 부분 상에 실장되는 광소자(170)를 포함한다.
패턴닝된 금속층(130)은 절연층(110)의 일 면 상에 제1 접착층(122)을 통해 접합되어 있고, 방열부(160)는 절연층(110)의 다른 면 상에 제2 접착층(124)을 통해 접합되어 있다. 다시 말해, 제1 접착층(122)은 상기 절연층과 상기 방열부 사이에 개재하며, 제2 접착층(124)은 상기 절연층과 상기 패턴 금속층 사이에 개재한다. 광소자(170)는 열 전도성이 높은 페이스트(184)를 통해 방열부(160)에 직접 접합되어 있다.
패턴닝된 금속층(130)은 와이어(280)의 접합이 용이하도록 표면처리되어 그 위에 도금층(140)이 형성되어 있다. 패턴닝된 금속층(130)상의 미리 결정된 위치에 음극 전극 패드부(170) 및 양극 전극 패드부(172)가 형성한다. 또한, 전극 패드부(170, 172)가 형성된 부분을 제외하고 패턴닝된 금속층(130) 상에 회로 보호를 위해 솔더레지스트층(150)이 형성된다.
도 2는 도 1의 선 A - A'을 따라 절개한 단면도이다.
도 2를 참조하면, 광소자 패키지의 전극 패드부(170,172)는 패터닝된 금속층(Copper)(130) 상의 전극 패드 영역에 솔더링함으로써 형성된다. 구체적으로, 금속층은 전극 패드 영역을 갖도록 패터닝된다. 이어서, 패터닝된 금속층(130) 상의 전극 패드 영역에 예컨대, 솔더(190)를 위치시킨 후 납땜을 한다. 이 경우 플럭스(192)가 솔더(190)의 납땜을 용이하게 하기 위해 사용된다.
그런데, 플럭스(192)는 고온 고습의 테스트 환경에서 솔더레지스트층(150)과 솔더(190) 사이의 경계로 흘러들어간다. 플럭스(190)가 솔더레지스트층(150)과 솔더(190) 사이의 틈으로 흘러 들어가면, 패턴닝된 금속층(130)과 솔더레지스트층(150) 사이로 침투하여 솔더레지스트층(150)의 들뜸 및 크랙(Crack)을 유발한다.
따라서 본 발명의 한 목적은 상기한 선행기술의 제반 문제점을 감안하여 본 발명의 목적은, 플럭스에 의한 솔더레지스트층의 크랙을 방지하여 고신뢰성을 만족하는 광소자 패키지 및 그 제조방법을 제공하는 데 있다.
상기한 목적을 달성하기 위해 본 발명의 일 실시예에 따른 광소자 패키지는 절연층; 상기 절연층의 일 면 상에 배치되며 전극 패드 영역과 상기 전극 패드 영역으로부터 분리된 회로패턴 영역을 포함하는 패터닝된 금속층; 상기 전극 패드 영역 상에 형성된 솔더부; 및 상기 금속층의 회로패턴 영역 상에 형성된 솔더레지스트층; 을 포함한다.
상기 광소자 패키지는 상기 금속층과 상기 절연층 사이에 개재하는 제1 접착층을 더 포함할 수 있다.
상기 광소자 패키지는 상기 전극 패드 영역과 상기 솔더부 사이에는 형성된 도금층을 더 포함할 수 있다.
상기 솔더레지스트층은 상기 전극 패드 영역의 측면에 대향하는 상기 금속층의 일부분의 측면에 형성될 수 있다.
상기 제1 접착층은 상기 금속층의 전극 패드 영역과 상기 금속층의 회로패턴 영역 사이에서 상기 솔더레지스트층에 노출될 수 있다.
상기 광소자 패키지는 상기 절연층의 다른 면 상에 배치된 방열부; 및 상기 절연층과 상기 방열부 사이에 개재하는 제2 접착층을 더 포함할 수 있다.
상기 전극 패드 영역과 상기 회로패턴 영역 사이의 간격은 200 내지 1000 ㎛ 의 범위에서 결정될 수 있다.
또한, 본 발명의 다른 실시예에 따른 광소자 패키지 제조방법은 절연층의 일 면에 상에 금속층을 형성하고; 상기 금속층을 전극 패드 영역과 상기 전극 패드 영역으로부터 분리된 회로패턴 영역을 포함하도록 패터닝하고; 상기 금속층의 회로패턴 영역 상에 솔더레지스트층을 코팅하고; 상기 전극 패드 영역 상에 솔더를 위치시키고 플럭스를 이용하여 납땜함으로써 솔더부를 형성하는 것을 포함할 수 있다.
상기 광소자 패키지 제조방법은 상기 금속층의 형성 전에 상기 절연층의 일 면 상에 제1 접착층을 형성하는 것을 더 포함할 수 있다.
상기 광소자 패키지 제조방법은 상기 솔더부의 형성 전에 상기 전극 패드 영역 상에 도금층을 형성하는 것을 더 포함할 수 있다.
상기 솔더레지스트층은 상기 전극 패드 영역의 측면에 대향하는 상기 금속층의 일부분의 측면에 코팅될 수 있다.
상기 광소자 패키지 제조방법은 상기 절연층의 다른 면 상에 제2 접착층을 형성하고, 상기 제2 접착층을 통해 상기 절연층의 다른 면 상에 방열부를 배치하는 것을 더 포함할 수 있다.
상기 전극 패드 영역과 상기 금속층의 회로패턴 영역 사이의 간격은 200 내지 1000 ㎛ 의 범위에서 결정될 수 있다.
본 발명에 따르면, 광소자 패키지 제조시 솔더레지스트층과 금속층 사이의 계면이 솔더레지스트층에 의해 차단되어 솔더부의 형성시 플럭스가 흘러들어갈 수 없다. 그에 따라, 플럭스에 의한 솔더레지스트층의 크랙을 방지하여 고신뢰성을 만족하는 광소자 패키지가 제공될 수 있다.
도 1은 종래 광소자 패키지의 구성을 나타낸 단면도이다.
도 2는 도 1의 선 A - A'을 따라 절개한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 광소자 패키지를 나타낸 도면이다.
도 4는 본 발명에 따른 광소자 패키지의 제조 공정을 나타낸 도면이다.
도 5는 종래 기술과 본 발명에 따른 광소자 패키지에서 PCT 테스트를 실시한 결과를 나타내는 사진을 도시한다.
도 6은 도 5의 PCT 테스트 수행 후 광소자 패키지의 단면을 나타낸 도면이다.
이하에서는 첨부한 도면을 참조하여 바람직한 실시형태에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 광소자 패키지를 나타낸 도면이다.구체적으로, 도 3의 상부 좌측에는 광소자 패키지를 상면에서 바라본 상부도가 나타나 있으며, 상부 중간에는 전극 패드 영역의 확대한 도면이고, 상부 우측에는 제1 접착층(222)의 표면 사진을 나타낸다. 또한, 도 3의 하부에는 선 B-B'를 따라 절개한 단면도가 나타나 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 광소자 패키지는 절연층(210), 상기 절연층(210)의 일 면 상에 배치되며, 전극 패드 영역(232)을 포함하는 금속층(230), 상기 절연층(210)의 다른 면 상에 배치된 방열부(260) 및 금속층(230)의 다른 부분들 상에 형성된 솔더레지스트층(250) 및 전극 패드 영역(232) 상에 형성된 솔더부(290)를 포함한다. 상기 전극 패드 영역(232)은 상기 금속층(230)의 일부분으로서 상기 전극 패드 영역에 인접한 상기 금속층(230)의 회로 패턴 영역으로부터 이격되어 있다. 즉, 패터닝된 금속층(230)은 전극 패드 영역(232)과 회로패턴 영역을 포함한다. 여기에서 회로패턴 영역은 패터닝된 금속층(230)의 전극 패드 영역(232)을 제외한 영역을 말한다.
광소자 패키지는 상기 전극 패드 영역(232)과 솔더부(290) 사이에는 형성된 도금층(240)을 포함한다.
전극 패드 영역(232)은 상기 전극 패드 영역(232)에 인접한 금속층(230)의 회로패턴 영역으로부터 이격 또는 분리되도록 형성된다. 솔더레지스트층(250)은 패터닝된 금속층(230)을 보호한다.
패터닝된 금속층(230)은 절연층(210)의 일 면 상에 제1 접착층(222)을 통해 접합되어 있고, 방열부(260)는 절연층(210)의 다른 면 상에 제2 접착층(224)을 통해 접합되어 있다. 다시 말해, 제1 접착층(222)은 상기 절연층(210)과 상기 금속층(230) 사이에 개재하며, 제2 접착층(224)은 상기 절연층(201)과 상기 방열부(260) 사이에 개재한다.
도 3에 도시된 바와 같이, 금속층(230)의 패턴닝시, 전극 패드 영역을 둘러싼 주변 부분을 제거함으로써 패터닝된 금속층(230)의 전극 패드 영역(232)이 상기 전극 패드 영역(232)에 인접한 금속층(230)의 회로패턴 영역과 연결되지 않도록 즉, 이격 또는 분리되도록 형성된다. 즉, 상기 금속층(230)은 전극 패드 영역과 상기 전극 패드 영역으로부터 분리된 회로패턴 영역을 포함하도록 패터닝된다.
전극 패드 영역(232)과 상기 전극 패드 영역(232)에 인접한 금속층(230)의 회로패턴 영역 사이의 간격은 200 내지 1000 ㎛ 의 범위에서 결정되는 것이 바람직하다.
패터닝된 금속층(230) 상에는 패터닝된 금속층(230)을 보호하기 위해 솔더레지스트층(250)이 형성되어 있다. 솔더레지스트층(250)의 형성시, 패터닝된 금속층(230)의 노출된 측면에도 솔더레지스트가 도포 또는 코팅된다. 즉, 솔더레지스트층(250)은 전극 패드 영역(232)의 측면에 대향하는 상기 금속층(230)의 일부분의 측면에도 형성되어 있다.
이 경우, 전극 패드 영역(232)과 상기 전극 패드 영역(232)에 인접한 금속층(230)의 회로패턴 영역 사이에는 제1 접착층(222)이 노출되어 있으므로, 솔더레지스트는 패터닝된 금속층(230)의 노출된 측면에서 제1 접착층(222) 상에 도포된다. 즉, 상기 제1 접착층(222)은 상기 금속층의 일 부분인 상기 전극 패드 영역(232)과 상기 전극 패드 영역(232)에 인접한 회로패턴 영역 사이에서 상기 솔더레지스트층(250)에 노출된다. 금속층(230)의 노출된 측면에 솔더레지스트층(250)이 형성된 후, 전극 패드 영역(232)과 상기 전극 패드 영역(232)에 인접한 금속층(230)의 회로패턴 영역 상에 형성된 솔더레지스트층(250) 사이의 간격은 100 내지 200 ㎛ 의 범위에 있도록 구성될 수 있다.
솔더레지스트층(250)이 도포되는 제1 접착층(222)은 금속층(230)보다 높은 조도를 갖는다. 즉, 제1 접착층(222)의 표면은 금속층(230)의 표면보다 큰 거칠기를 가지므로, 솔더레지스트층(250)의 제1 접착층(222)에 대한 밀착력이 금속층(230)에 대한 밀착력보다 크다. 따라서, 솔더부(290) 상에 도포되어 사용되는 플럭스(292)가 금속층(230)과 솔더레지스트층(250) 사이로 흘러들어가는 것을 방지할 수 있다. 이와 같이, 본 발명은 금속층(230)이 아닌 조도가 높게 형성된 제1 접착층(222)에 솔더레지스트층(250)을 코팅(Coating)하여 금속층(230)과 솔더레지스트층(250) 사이의 밀착력을 향상시킨다. 그에 따라, 금속층(230)과 솔더레지스트층(250) 사이에 플럭스(292)의 침투가 방지된다. 즉, 플럭스가 금속층(230)과 솔더레지스트층(250) 사이의 계면에 접촉하지 않도록 금속층(230)을 둘러싸도록 솔더레지스트층(250)을 형성한다.
다시 설명하면, 즉, 도 3에 도시된 바와 같이, 전극 패드 영역(232) 상에는 솔더부(290)가 형성되며, 이러한 솔더부(290)를 형성할 때, 솔더부(290)의 납땜을 용이하게 하기 위한 플럭스(292)가 외부로 노출된 제1 접착층(222)으로 흐르게 된다. 그러나, 금속층(230)의 회로패턴 영역이 솔더레지스트층(250)에 의해 외부로 노출되지 않기 때문에 플럭스(292)가 제1 접착층(222)과 금속층(230) 사이의 계면으로 유입되지 않는다.
도 4는 본 발명에 따른 광소자 패키지의 제조 공정을 나타낸 도면이다.
도 4를 참조하면, 절연층(210)의 양면에 제1 및 제2 접착층(222,224)을 각각 생성한다(S10). 절연층(210)은 폴리이미드(polyimide), 에폭시(epoxy), PEN(polyethylene naphthalate), PET(polyethylene terephthalate, 이하 PET라 함) 등 중 하나로 형성될 수 있다. 절연층(210)은 필름 형태를 가질 수 있으며, 이 경우 롤 투 롤 공정으로 대량 생산이 가능하다.
이어서, 금속층(230)을 제1 접착층(222) 상에 라미네이트한다(S20). 금속층(230)은 구리(Cu)로 이루어지는 것이 바람직하다. 그런 다음, 여러 약품 처리를 통해 표현을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 패터닝된 금속층(230)을 형성한다(S30).
금속층(230)의 패턴닝시, 전극 패드 영역(232)을 둘러싼 주변 부분을 제거함으로써 패터닝된 금속층(230)의 일 부분인 전극 패드 영역(232)은 상기 전극 패드 영역(232)에 인접한 금속층(230)의 회로패턴 영역과 연결되지 않도록 형성된다. 여기에서, 전극 패드 영역(232)과 금속층(230)의 회로패턴 영역 사이의 간격은 200 내지 1000 ㎛ 의 범위에서 결정되는 것이 바람직하다.
이어서, 패터닝된 금속층(230)의 미리 선택된 영역 상에 솔더레지스트층(250)을 형성 즉, 코팅한다(S40). 예컨대, 외부 단자와 연결되는 부분이나 광소자와 금속층(230) 사이의 연결을 위한 와이어 본딩 부분을 제외한 영역 상에 솔더레지스트층(250)이 형성된다.
이 경우, 전극 패드 영역(232)과 상기 전극 패드 영역(232)에 인접한 금속층(230)의 회로패턴 영역 사이에는 제1 접착층(222)이 노출되어 있으므로, 솔더레지스트는 패터닝된 금속층(230)의 노출된 측면에서 제1 접착층(222) 상에 도포된다. 솔더레지스트층(250)은 전극 패드 영역(232)의 측면에 대향하는 상기 금속층의 일부분의 노출된 측면에도 형성된다.
이 경우, 전극 패드 영역(232)에 인접한 금속층(230)의 노출된 측면에 솔더레지스트층(250)이 형성된 후, 전극 패드 영역(232)과 상기 전극 패드 영역(232)에 인접한 금속층(230)의 회로패턴 영역 상에 형성된 솔더레지스트층(250) 사이의 간격이 100 내지 200 ㎛ 의 범위에 있도록 설계된다. 제1 접착층(222)은 금속층(230)보다 높은 조도를 갖는다. 제1 접착층(222)의 표면은 금속층(230)의 표면보다 큰 거칠기를 가지므로, 솔더레지스트층(250)의 제1 접착층(222)에 대한 밀착력이 금속층(230)에 대한 밀착력보다 크다.
그런 다음, 패터닝된 금속층(230)의 와이어 본딩 부분이나 외부 단자와 연결되는 부분에 도금층(240)이 형성된다(S50). 다시 말해, 상기 회로 패턴층(332)의 상면의 일부 또는 전면은 금(Au), 은(Ag), 주석(Sn) 중 어느 하나의 재료가 도금되어 표면처리될 수 있다.
이어서, 전극 패드 영역(232) 상의 도금층(240) 상에 솔더를 위치시키고 솔더 상에 플럭스를 도포한 후 납땜을 수행한다(S60). 이 경우, 금속층(230)과 솔더레지스트층(250) 사이의 계면이 외부로 노출되지 않으므로, 솔더부(290) 상에 도포되어 사용되는 플럭스(292)가 금속층(230)과 솔더레지스트층(250) 사이로 흘러들어가는 것을 방지할 수 있다.
그런 다음, 제2 접착층(224) 상에 방열부(260)를 부착한다(도시 생략). 방열부는 방열 재료로 이루어지며, 방열 재료는 열 전도율이 높은 재료인 것이 바람직하며, 알루미늄(Al), 구리(Cu), 은(Ag), SUS 중 하나 또는 이들의 합금이 될 수 있다. 다른 실시예에 따라, 방열부(260)는 세라믹 소재로 이루어질 수 있다.
도 5는 종래 기술과 본 발명에 따른 광소자 패키지에서 PCT 테스트를 실시한 결과를 나타내는 사진을 도시한다.
PCT 테스트 조건은 121℃의 온도(Temperature), 2 대기압(atmospheric Pressure) 및 100%의 습도(Humidity)를 포함한다. 광소자 패키지는 PCT 조건의 환경에 미리 결정된 시간동안 노출된다. 종래 광소자 패키지는 PCT 테스트 수행 후 도 6에 도시된 바와 같이 솔더레지스트층(150)에 들뜸 또는 크랙이 발생하였다.
도 6은 도 5의 PCT 테스트 수행 후 광소자 패키지의 단면을 나타낸 도면이다.
도 6(a)에는 종래 기술에 따른 광소자 패키지가 도시되어 있고, 도 6(b)는 본 발명에 따른 광소자 패키지가 도시되어 있다. 도 6에 도시된 바와 같이, 종래 기술에 따른 광소자 패키지에서는 솔더부(190) 상의 플럭스(192)는 솔더레지스트층(150)과 금속층(130)의 계면으로 흘러들어와 솔더레지스트층(150)이 들뜨게 하거나 크랙을 발생시킬 수 있다. 본 발명에 따른 광소자 패키지에서는 솔더레지스트층(150)과 금속층 사이의 계면이 솔더레지스트층(150)에 의해 차단되어 솔더부의 형성시 플럭스(292)가 흘러들어갈 수 없다. 그에 따라, 플럭스에 의한 솔더레지스트층의 크랙을 방지하여 고신뢰성을 만족하는 광소자 패키지가 제공될 수 있다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
210: 절연층 230: 금속층
250: 솔더레지스트층 290: 솔더부
292: 플럭스

Claims (13)

  1. 절연층;
    상기 절연층의 일 면 상에 배치되며 전극 패드 영역과 상기 전극 패드 영역으로부터 분리된 회로패턴 영역을 포함하는 패터닝된 금속층;
    상기 전극 패드 영역 상에 형성된 솔더부; 및
    상기 금속층의 회로패턴 영역 상에 형성된 솔더레지스트층;
    을 포함하는 광소자 패키지.
  2. 제1항에 있어서,
    상기 금속층과 상기 절연층 사이에 개재하는 제1 접착층을 더 포함하는 광소자 패키지.
  3. 제1항에 있어서,
    상기 전극 패드 영역과 상기 솔더부 사이에는 형성된 도금층을 더 포함하는 광소자 패키지.
  4. 제1항에 있어서,
    상기 솔더레지스트층은 상기 전극 패드 영역의 측면에 대향하는 상기 금속층의 일부분의 측면에 형성된 광소자 패키지.
  5. 제2항에 있어서,
    상기 제1 접착층은 상기 금속층의 전극 패드 영역과 상기 금속층의 회로패턴 영역 사이에서 상기 솔더레지스트층에 노출되는 광소자 패키지.
  6. 제2항에 있어서,
    상기 절연층의 다른 면 상에 배치된 방열부; 및
    상기 절연층과 상기 방열부 사이에 개재하는 제2 접착층을 더 포함하는 광소자 패키지.
  7. 제1항에 있어서,
    상기 전극 패드 영역과 상기 회로패턴 영역 사이의 간격은 200 내지 1000 ㎛ 의 범위에서 결정되는 광소자 패키지.
  8. 절연층의 일 면에 상에 금속층을 형성하고;
    상기 금속층을 전극 패드 영역과 상기 전극 패드 영역으로부터 분리된 회로패턴 영역을 포함하도록 패터닝하고;
    상기 금속층의 회로패턴 영역 상에 솔더레지스트층을 코팅하고;
    상기 전극 패드 영역 상에 솔더를 위치시키고 플럭스를 이용하여 납땜함으로써 솔더부를 형성하는 것을 포함하는 광소자 패키지 제조방법.
  9. 제8항에 있어서,
    상기 금속층의 형성 전에 상기 절연층의 일 면 상에 제1 접착층을 형성하는 것을 더 포함하는 광소자 패키지 제조방법.
  10. 제8항에 있어서,
    상기 솔더부의 형성 전에 상기 전극 패드 영역 상에 도금층을 형성하는 것을 더 포함하는 광소자 패키지 제조방법.
  11. 제8항에 있어서,
    상기 솔더레지스트층은 상기 전극 패드 영역의 측면에 대향하는 상기 금속층의 일부분의측면에 코팅되는 광소자 패키지 제조방법.
  12. 제9항에 있어서,
    상기 절연층의 다른 면 상에 제2 접착층을 형성하고,
    상기 제2 접착층을 통해 상기 절연층의 다른 면 상에 방열부를 배치하는 것을 더 포함하는 광소자 패키지 제조방법.
  13. 제8항에 있어서,
    상기 전극 패드 영역과 상기 금속층의 회로패턴 영역 사이의 간격은 200 내지 1000 ㎛ 의 범위에서 결정되는 광소자 패키지 제조방법.
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