TW201635456A - 電子封裝件及其製法 - Google Patents

電子封裝件及其製法 Download PDF

Info

Publication number
TW201635456A
TW201635456A TW104109161A TW104109161A TW201635456A TW 201635456 A TW201635456 A TW 201635456A TW 104109161 A TW104109161 A TW 104109161A TW 104109161 A TW104109161 A TW 104109161A TW 201635456 A TW201635456 A TW 201635456A
Authority
TW
Taiwan
Prior art keywords
layer
electronic component
electronic
electronic package
manufacturing
Prior art date
Application number
TW104109161A
Other languages
English (en)
Other versions
TWI562299B (en
Inventor
邱士超
陳嘉成
林俊賢
白裕呈
范植文
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW104109161A priority Critical patent/TWI562299B/zh
Priority to CN201510147274.8A priority patent/CN106158782B/zh
Publication of TW201635456A publication Critical patent/TW201635456A/zh
Application granted granted Critical
Publication of TWI562299B publication Critical patent/TWI562299B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一種電子封裝件，係包括：散熱件、以及結合於該散熱件上之電子元件，使該電子元件產生之熱量的散熱途徑直接連通該散熱件，因而能有效提升散熱效果。

Description

電子封裝件及其製法
本發明係有關一種電子封裝件，尤指一種具散熱結構的電子封裝件及其製法。
電子產品向輕薄短小高密度，伴隨著半導體製程技術的進步，愈來愈多的電子元件整合於其晶片內。然而，該些電子元件在運作時所產生的熱，常因為封裝膠體之導熱性不佳，導致熱能無法有效排出，進而降低電子元件壽命，因而造成晶片的散熱成為封裝件之重要設計因素。因此，為使晶片運作時產生之熱能快速由晶片排出至環境中，通常會於晶片上方設置一散熱片，以使晶片所產生之熱能夠經由散熱片傳遞至外部環境中。
第1A至1C圖係為習知半導體封裝件1之製法之剖面示意圖。
如第1A圖所示，將半導體晶片11設於封裝基板10上。
如第1B圖所示，設置一散熱片12於一模具9之上部9a，且該散熱片12係由物理性接觸設置於該模具9之表面 上。
接著，將設有該半導體晶片11之封裝基板10置於該模具9之下部9b，使該半導體晶片11位於該封裝基板10與該散熱片12之間，其中，該半導體晶片11以複數銲線14電性連接該封裝基板10。
如第1C圖所示，形成封裝膠體13於該模具9中，使該封裝膠體13包覆該半導體晶片11。之後，進行脫模(即移除該模具9)，以形成半導體封裝件1。
惟，於習知半導體封裝件1之製法中，該封裝膠體13係一種熱傳導性甚差之材質，其熱導係數(Heat Transfer Coefficient)僅為0.8w/mK，故該半導體晶片11產生之熱量的散熱途徑需經過該封裝膠體13至該散熱片12，導致散熱效果有限，甚而無法符合散熱之需求。
因此，如何克服習知技術中之問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明係提供一種電子封裝件，係包括：散熱件；以及電子元件，係具有相對之作用面及非作用面，且該電子元件係以其非作用面結合於該散熱件上。
本發明復提供一種電子封裝件之製法，係包括：提供一散熱件；以及結合電子元件於該散熱件上，其中，該電子元件具有相對之作用面及非作用面，且該電子元件係以其非作用面結合於該散熱件上。
前述之電子封裝件及其製法中，該散熱件以黏著層結合該電子元件之非作用面。
前述之電子封裝件及其製法中，該散熱件之寬度係大於或等於該電子元件之寬度。
前述之電子封裝件及其製法中，於結合該電子元件於該散熱件上後，形成絕緣層於該電子元件上，且形成線路層於該絕緣層上，以令該線路層電性連接該電子元件，且令該線路層外露於該絕緣層。例如：形成導電元件於該線路層之外露表面上。或者，先移除該絕緣層，使該線路層設於該電子元件上，再形成封裝層於該散熱件上，以包覆該線路層與該電子元件，之後移除部分該封裝層，使該線路層外露於該封裝層，最後形成導電元件於該線路層之外露表面上。再者，於形成該導電元件前，移除部分該線路層、或形成表面處理層於該線路層上。
另外，前述之電子封裝件及其製法中，復包括形成複數導電元件於該電子元件之作用面上。
由上可知，本發明之電子封裝件及其製法，主要藉由該電子元件結合於該散熱件上，故相較於習知技術，該電子元件產生之熱量的散熱途徑可直接連通該散熱件，而無需經過封裝膠體，因而能有效提升散熱效果。
1‧‧‧半導體封裝件
10‧‧‧封裝基板
11‧‧‧半導體晶片
12‧‧‧散熱片
13‧‧‧封裝膠體
14‧‧‧銲線
2,2’,2”,2a,2b‧‧‧電子封裝件
20‧‧‧第一絕緣層
21‧‧‧電子元件
21a‧‧‧作用面
21b‧‧‧非作用面
21c‧‧‧側面
210‧‧‧電極墊
22‧‧‧散熱件
220‧‧‧黏著層
23‧‧‧封裝層
230‧‧‧凹部
24‧‧‧第二絕緣層
25‧‧‧第一線路層
26‧‧‧第二線路層
27‧‧‧線路結構
28‧‧‧導電元件
29‧‧‧表面處理層
9‧‧‧模具
9a‧‧‧上部
9b‧‧‧下部
D,D’,R‧‧‧寬度
第1A至1C圖係為習知半導體封裝件之製法的剖面示意圖；第2A至2F圖係為本發明電子封裝件之製法的剖面示 意圖，其中，第2F’及2F”圖係為第2F圖之另一實施例；以及第2B’及2D’圖係為本發明電子封裝件之其它實施例。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2F圖係為本發明之電子封裝件2之製法的剖面示意圖。
如第2A圖所示，設置一電子元件21於一散熱件22上。
於本實施例中，該散熱件22係為好的熱導體，如金屬 片(如銅，銀，金等)；亦可於該金屬片上鍍上鉻以增強機械性質、抗腐蝕等。
再者，該散熱件22以黏著層220結合該電子元件21，其中，該黏著層220可為UV膠、熱固性膠、熱塑性膠或好的散熱膠材。
又，該電子元件21係為主動元件、被動元件、或其二者之組合。具體地，該主動元件係例如半導體晶片，該被動元件係例如電阻、電容及電感。
另外，該電子元件21具有相對之作用面21a及非作用面21b，且該電子元件21之作用面21a具有複數電極墊210，而該電子元件21係以其非作用面21b結合於該黏著層220上。
如第2B圖所示，進行第一次圖案化製程，先形成一具有圖案化開口之第一絕緣層20於該散熱件22與該電子元件21之作用面21a上，再形成一第一線路層25於該第一絕緣層20之圖案化開口中，使該第一線路層25電性連接該些電極墊210。
於本實施例中，該第一絕緣層20係為乾膜(dry film)，且以壓合方式形成於該散熱件22上，以覆蓋該電子元件21之作用面21a與側面21c。
再者，該第一線路層25係以電鍍或如化學沉積方式之其它方式形成者，並無特別限制。
如第2C圖所示，進行第二次圖案化製程，先形成一具有圖案化開口之第二絕緣層24於該第一絕緣層20與該 第一線路層25上，再形成一第二線路層26於該第二絕緣層24之圖案化開口中，使該第二線路層26電性連接部分該第一線路層25。
於本實施例中，該第二絕緣層24係為乾膜(dry film)，且以壓合方式形成於該第一絕緣層20與該第一線路層25上。
再者，該第二線路層26係以電鍍或如化學沉積方式之其它方式形成者，並無特別限制。
又，該第二線路層26係包含複數銅柱，且令該第二線路層26外露於該第二絕緣層24。
另外，該第一線路層25與第二線路層26可作為線路結構27，且該線路結構27之線路層數可依需求設計，並不限於上述。
如第2D圖所示，移除該第一絕緣層20與第二絕緣層24，使該線路結構27設於該電子元件21上。
如第2E圖所示，形成一封裝層23於該散熱件22上，以包覆該線路結構27、該電子元件21之作用面21a與側面21c。
於本實施例中，該封裝層23係為封裝膠體或介電層，並無特別限制。
如第2F圖所示，移除部分該封裝層23，使該第二線路層26外露於該封裝層23，俾供結合導電元件28於該第二線路層26上。
於本實施例中，該第二線路層26之表面齊平於該該封 裝層23之表面，且該導電元件28係為金屬凸塊(如銅塊)或銲錫球等，並無特別限制。
再者，於第2A圖之製程後，即可形成該些導電元件28於各該電極墊210上，以形成另一種電子封裝件2a，如第2B’圖所示。或者，於第2C圖之製程後，即可形成該些導電元件28於該第二線路層26上，以形成另一種電子封裝件2b，如第2D’圖所示。
又，於形成該導電元件28前，可研磨或蝕刻該第二線路層26，使該第二線路層26之表面略微低於該封裝層23(或該第二絕緣層24)，以形成凹部230而能嵌卡該導電元件28，進而形成如第2F’圖所示之電子封裝件2’，藉以提升該導電元件28與該第二線路層26間的結合力；或者，亦可形成一如鎳、金、有機保焊膜(Organic Solderability Preservatives，簡稱OSP)等之表面處理層29於該第二線路層26上，以提升銲接效果，進而形成如第2F”圖所示之電子封裝件2”。
另外，於上述各電子封裝件2,2’,2”,2a,2b中，該散熱件22的寬度D可大於該電子元件21之寬度R，該散熱件22的寬度D’亦可等於該電子元件21之寬度R(如第2F”圖所示)，以具有較佳的尺寸效率。
本發明之製法係藉由將該電子元件21結合於該散熱件22上，故相較於習知技術，該電子元件21產生之熱量的散熱途徑可直接連通該散熱件22(含黏著層220)，而無需經過封裝層23(或第一絕緣層20、第二絕緣層24)，因 而能有效提升散熱效果。
本發明提供一種電子封裝件2,2’,2”,2a,2b，係包括：一散熱件22以及一電子元件21。
所述之電子元件21係具有相對之作用面21a及非作用面21b，且該電子元件21係以其非作用面21b結合於該散熱件22上。
所述之散熱件22係以黏著層220結合該電子元件21之非作用面21b。
於一電子封裝件2,2’,2a,2b之實施例中，該散熱件22之寬度D係大於該電子元件21之寬度R。
於一電子封裝件2”之實施例中，該散熱件22之寬度D’係等於該電子元件21之寬度R。
於一電子封裝件2b之實施例中，復包括：第一與第二絕緣層20,24，係形成於該電子元件21上；以及第一與第二線路層25,26，係形成於該第一與第二絕緣層20,24上並電性連接該電子元件21，且令該第二線路層26外露於該第二絕緣層24。再者，該第二線路層26之表面係齊平或低於該第二絕緣層24之表面。
於一電子封裝件2,2’,2”之實施例中，復包括：一封裝層23，係包覆該電子元件21；以及第一與第二線路層25,26，係形成於該封裝層23中並電性連接該電子元件21，且令該第二線路層26外露於該封裝層23。再者，該第二線路層26之表面係齊平或低於該封裝層23之表面。
於一電子封裝件2”之實施例中，復包括表面處理層 29，係形成於該第二線路層26上。
於一電子封裝件2,2’,2”,2b之實施例中，復包括複數導電元件28，係形成於該第二線路層26之外露表面上。
於一電子封裝件2a之實施例中，復包括複數導電元件28，係設於該電子元件21之作用面21a上。
綜上所述，本發明之電子封裝件及其製法中，藉由該電子元件結合於該散熱件上，並直接於電子元件上形成線路結構或導電元件，故該電子元件產生之熱量的散熱途徑會直接連通該散熱件，而無需經過封裝層，因而能有效提升散熱效果，同時加快製程速度。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2a‧‧‧電子封裝件
21‧‧‧電子元件
21a‧‧‧作用面
21b‧‧‧非作用面
210‧‧‧電極墊
22‧‧‧散熱件
220‧‧‧黏著層
28‧‧‧導電元件

Claims (22)

  1. 一種電子封裝件，係包括：散熱件；以及電子元件，係具有相對之作用面及非作用面，且該電子元件係以其非作用面結合於該散熱件上。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該散熱件以黏著層結合該電子元件之非作用面。
  3. 如申請專利範圍第1項所述之電子封裝件，其中，該散熱件之寬度係大於或等於該電子元件之寬度。
  4. 如申請專利範圍第1項所述之電子封裝件，復包括：絕緣層，係形成於該電子元件上；以及線路層，係形成於該絕緣層上並電性連接該電子元件，且令該線路層外露於該絕緣層。
  5. 如申請專利範圍第4項所述之電子封裝件，其中，該線路層之表面係齊平或低於該絕緣層之表面。
  6. 如申請專利範圍第1項所述之電子封裝件，復包括：封裝層，係包覆該電子元件；以及線路層，係形成於該封裝層中並電性連接該電子元件，且令該線路層外露於該封裝層。
  7. 如申請專利範圍第6項所述之電子封裝件，其中，該線路層之表面係齊平或低於該封裝層之表面。
  8. 如申請專利範圍第4或6項所述之電子封裝件，復包括表面處理層，係形成於該線路層上。
  9. 如申請專利範圍第4或6項所述之電子封裝件，復包括 複數導電元件，係形成於該線路層之外露表面上。
  10. 如申請專利範圍第1項所述之電子封裝件，復包括複數導電元件，係設於該電子元件之作用面上。
  11. 一種電子封裝件之製法，係包括：提供一散熱件；以及結合電子元件於該散熱件上，其中，該電子元件具有相對之作用面及非作用面，且該電子元件係以其非作用面結合於該散熱件上。
  12. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該散熱件以黏著層結合該電子元件之非作用面。
  13. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該散熱件之寬度係大於或等於該電子元件之寬度。
  14. 如申請專利範圍第11項所述之電子封裝件之製法，復包括於結合該電子元件於該散熱件上後，形成絕緣層於該電子元件上，且形成線路層於該絕緣層上，以令該線路層電性連接該電子元件，且令該線路層外露於該絕緣層。
  15. 如申請專利範圍第14項所述之電子封裝件之製法，復包括於形成該線路層於該絕緣層上後，移除該絕緣層，使該線路層設於該電子元件上。
  16. 如申請專利範圍第15項所述之電子封裝件之製法，復包括於移除該絕緣層後，形成封裝層於該散熱件上，以包覆該線路層與該電子元件。
  17. 如申請專利範圍第16項所述之電子封裝件之製法，復 包括移除部分該封裝層，使該線路層外露於該封裝層。
  18. 如申請專利範圍第17項所述之電子封裝件之製法，復包括形成導電元件於該線路層之外露表面上。
  19. 如申請專利範圍第14項所述之電子封裝件之製法，復包括形成導電元件於該線路層之外露表面上。
  20. 如申請專利範圍第18或19項所述之電子封裝件之製法，復包括於形成該導電元件前，移除部分該線路層。
  21. 如申請專利範圍第18或19項所述之電子封裝件之製法，復包括於形成該導電元件前，形成表面處理層於該線路層上。
  22. 如申請專利範圍第11項所述之電子封裝件之製法，復包括形成複數導電元件於該電子元件之作用面上。
TW104109161A 2015-03-23 2015-03-23 Electronic package and the manufacture thereof TWI562299B (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW104109161A TWI562299B (en) 2015-03-23 2015-03-23 Electronic package and the manufacture thereof
CN201510147274.8A CN106158782B (zh) 2015-03-23 2015-03-31 电子封装件及其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104109161A TWI562299B (en) 2015-03-23 2015-03-23 Electronic package and the manufacture thereof

Publications (2)

Publication Number Publication Date
TW201635456A true TW201635456A (zh) 2016-10-01
TWI562299B TWI562299B (en) 2016-12-11

Family

ID=57337426

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104109161A TWI562299B (en) 2015-03-23 2015-03-23 Electronic package and the manufacture thereof

Country Status (2)

Country Link
CN (1) CN106158782B (zh)
TW (1) TWI562299B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI706523B (zh) * 2019-09-02 2020-10-01 矽品精密工業股份有限公司 電子封裝件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3277997B2 (ja) * 1999-06-29 2002-04-22 日本電気株式会社 ボールグリッドアレイパッケージとその製造方法
JP4012496B2 (ja) * 2003-09-19 2007-11-21 カシオ計算機株式会社 半導体装置
WO2010024233A1 (ja) * 2008-08-27 2010-03-04 日本電気株式会社 機能素子を内蔵可能な配線基板及びその製造方法
US20110186960A1 (en) * 2010-02-03 2011-08-04 Albert Wu Techniques and configurations for recessed semiconductor substrates
CN101930958A (zh) * 2010-07-08 2010-12-29 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN102386105B (zh) * 2010-09-01 2016-02-03 群成科技股份有限公司 四边扁平无接脚封装方法及其制成的结构
TWI451549B (zh) * 2010-11-12 2014-09-01 Unimicron Technology Corp 嵌埋半導體元件之封裝結構及其製法

Also Published As

Publication number Publication date
CN106158782B (zh) 2020-02-21
CN106158782A (zh) 2016-11-23
TWI562299B (en) 2016-12-11

Similar Documents

Publication Publication Date Title
JP2011009686A5 (zh)
US20200227390A1 (en) Method for fabricating electronic package with conductive pillars
TW201537719A (zh) 堆疊型半導體封裝
US9607860B2 (en) Electronic package structure and fabrication method thereof
TWI531283B (zh) 連接基板及層疊封裝結構
TWI659509B (zh) 電子封裝件及其製法
TW201907532A (zh) 半導體封裝結構及其製作方法
TW201304624A (zh) 基板結構、半導體裝置陣列及其半導體裝置
TWI567888B (zh) 封裝結構及其製法
TW201530667A (zh) 晶片封裝體結構及其形成方法
US10201090B2 (en) Fabrication method of circuit structure
TW201110250A (en) Package substrate structure and method of forming same
TWI434382B (zh) 嵌埋有電子元件之封裝結構及其製法
TW201635456A (zh) 電子封裝件及其製法
TWI576979B (zh) 封裝基板及其製造方法
TWI425886B (zh) 嵌埋有電子元件之封裝結構及其製法
TWI541952B (zh) 半導體封裝件及其製法
TWI591788B (zh) 電子封裝件之製法
TWI423405B (zh) 具載板之封裝結構
TWI634629B (zh) 電子封裝件及其製法
TW201822331A (zh) 電子封裝件
TW201545237A (zh) 半導體封裝方法及配置於半導體封裝設備中的加熱治具
TWM545363U (zh) 晶片封裝結構
TW201814792A (zh) 基板結構及其製法
TWI607676B (zh) 封裝基板及其電子封裝件與製法