CN106158782B - 电子封装件及其制法 - Google Patents

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Abstract

一种电子封装件及其制法，该电子封装件包括：散热件、以及结合于该散热件上的电子元件，使该电子元件产生的热量的散热途径直接连通该散热件，因而能有效提升散热效果。

Description

电子封装件及其制法
技术领域
本发明涉及一种电子封装件，尤指一种具散热结构的电子封装件及其制法。
背景技术
电子产品向轻薄短小高密度，伴随着半导体制程技术的进步，愈来愈多的电子元件整合于其晶片内。然而，该些电子元件在运作时所产生的热，常因为封装胶体的导热性不佳，导致热能无法有效排出，进而降低电子元件寿命，因而造成晶片的散热成为封装件的重要设计因素。因此，为使晶片运作时产生的热能快速由晶片排出至环境中，通常会于晶片上方设置一散热片，以使晶片所产生的热能够经由散热片传递至外部环境中。
图1A至图1C为现有半导体封装件1的制法的剖面示意图。
如图1A所示，将半导体晶片11设于封装基板10上。
如图1B所示，设置一散热片12于一模具9的上部9a，且该散热片12是由物理性接触设置于该模具9的表面上。
接着，将设有该半导体晶片11的封装基板10置于该模具9的下部9b，使该半导体晶片11位于该封装基板10与该散热片12之间，其中，该半导体晶片11以多个焊线14电性连接该封装基板10。
如图1C所示，形成封装胶体13于该模具9中，使该封装胶体13包覆该半导体晶片11。通过，进行脱模(即移除该模具9)，以形成半导体封装件1。
惟，于现有半导体封装件1的制法中，该封装胶体13为一种热传导性甚差的材质，其热导系数(Heat Transfer Coefficient)仅为0.8w/mK，故该半导体晶片11产生的热量的散热途径需经过该封装胶体13至该散热片12，导致散热效果有限，甚而无法符合散热的需求。
因此，如何克服现有技术中的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的缺失，本发明提供一种电子封装件及其制法，能有效提升散热效果。
本发明的电子封装件，其包括：散热件；以及电子元件，其具有相对的作用面及非作用面，且该电子元件以其非作用面结合于该散热件上。
本发明还提供一种电子封装件的制法，其包括：提供一散热件；以及结合电子元件于该散热件上，其中，该电子元件具有相对的作用面及非作用面，且该电子元件以其非作用面结合于该散热件上。
前述的电子封装件及其制法中，该散热件以粘着层结合该电子元件的非作用面。
前述的电子封装件及其制法中，该散热件的宽度大于或等于该电子元件的宽度。
前述的电子封装件及其制法中，于结合该电子元件于该散热件上后，形成绝缘层于该电子元件上，且形成线路层于该绝缘层上，以令该线路层电性连接该电子元件，且令该线路层外露于该绝缘层。例如：形成导电元件于该线路层的外露表面上。或者，先移除该绝缘层，使该线路层设于该电子元件上，再形成封装层于该散热件上，以包覆该线路层与该电子元件，之后移除部分该封装层，使该线路层外露于该封装层，最后形成导电元件于该线路层的外露表面上。此外，于形成该导电元件前，移除部分该线路层、或形成表面处理层于该线路层上。
另外，前述的电子封装件及其制法中，还包括形成多个导电元件于该电子元件的作用面上。
由上可知，本发明的电子封装件及其制法，主要通过该电子元件结合于该散热件上，故相较于现有技术，该电子元件产生的热量的散热途径可直接连通该散热件，而无需经过封装胶体，因而能有效提升散热效果。
附图说明
图1A至图1C为现有半导体封装件的制法的剖面示意图；
图2A至图2F为本发明电子封装件的制法的剖面示意图，其中，图2F’及图2F”为图2F的另一实施例；以及
图2B’及图2D’为本发明电子封装件的其它实施例。
符号说明
1 半导体封装件
10 封装基板
11 半导体晶片
12 散热片
13 封装胶体
14 焊线
2,2’,2”,2a,2b 电子封装件
20 第一绝缘层
21 电子元件
21a 作用面
21b 非作用面
21c 侧面
210 电极垫
22 散热件
220 粘着层
23 封装层
230 凹部
24 第二绝缘层
25 第一线路层
26 第二线路层
27 线路结构
28 导电元件
29 表面处理层
9 模具
9a 上部
9b 下部
D,D’,R 宽度。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2F为本发明的电子封装件2的制法的剖面示意图。
如图2A所示，设置一电子元件21于一散热件22上。
于本实施例中，该散热件22为好的热导体，如金属片(如铜，银，金等)；也可于该金属片上镀上铬以增强机械性质、抗腐蚀等。
此外，该散热件22以粘着层220结合该电子元件21，其中，该粘着层220可为UV胶、热固性胶、热塑性胶或好的散热胶材。
又，该电子元件21为主动元件、被动元件、或其二者的组合。具体地，该主动元件为例如半导体晶片，该被动元件为例如电阻、电容及电感。
另外，该电子元件21具有相对的作用面21a及非作用面21b，且该电子元件21的作用面21a具有多个电极垫210，而该电子元件21以其非作用面21b结合于该粘着层220上。
如图2B所示，进行第一次图案化制程，先形成一具有图案化开口的第一绝缘层20于该散热件22与该电子元件21的作用面21a上，再形成一第一线路层25于该第一绝缘层20的图案化开口中，使该第一线路层25电性连接该些电极垫210。
于本实施例中，该第一绝缘层20为干膜(dry film)，且以压合方式形成于该散热件22上，以覆盖该电子元件21的作用面21a与侧面21c。
此外，该第一线路层25以电镀或如化学沉积方式的其它方式形成者，并无特别限制。
如图2C所示，进行第二次图案化制程，先形成一具有图案化开口的第二绝缘层24于该第一绝缘层20与该第一线路层25上，再形成一第二线路层26于该第二绝缘层24的图案化开口中，使该第二线路层26电性连接部分该第一线路层25。
于本实施例中，该第二绝缘层24为干膜(dry film)，且以压合方式形成于该第一绝缘层20与该第一线路层25上。
此外，该第二线路层26是以电镀或如化学沉积方式的其它方式形成者，并无特别限制。
又，该第二线路层26包含多个铜柱，且令该第二线路层26外露于该第二绝缘层24。
另外，该第一线路层25与第二线路层26可作为线路结构27，且该线路结构27的线路层数可依需求设计，并不限于上述。
如图2D所示，移除该第一绝缘层20与第二绝缘层24，使该线路结构27设于该电子元件21上。
如图2E所示，形成一封装层23于该散热件22上，以包覆该线路结构27、该电子元件21的作用面21a与侧面21c。
于本实施例中，该封装层23为封装胶体或介电层，并无特别限制。
如图2F所示，移除部分该封装层23，使该第二线路层26外露于该封装层23，以供结合导电元件28于该第二线路层26上。
于本实施例中，该第二线路层26的表面齐平于该该封装层23的表面，且该导电元件28为金属凸块(如铜块)或焊锡球等，并无特别限制。
此外，于图2A的制程后，即可形成该些导电元件28于各该电极垫210上，以形成另一种电子封装件2a，如图2B’所示。或者，于图2C的制程后，即可形成该些导电元件28于该第二线路层26上，以形成另一种电子封装件2b，如图2D’所示。
又，于形成该导电元件28前，可研磨或蚀刻该第二线路层26，使该第二线路层26的表面略微低于该封装层23(或该第二绝缘层24)，以形成凹部230而能嵌卡该导电元件28，进而形成如图2F’所示的电子封装件2’，藉以提升该导电元件28与该第二线路层26间的结合力；或者，也可形成一如镍、金、有机保焊膜(Organic Solderability Preservatives，简称OSP)等的表面处理层29于该第二线路层26上，以提升焊接效果，进而形成如图2F”所示的电子封装件2”。
另外，于上述各电子封装件2,2’,2”,2a,2b中，该散热件22的宽度D可大于该电子元件21的宽度R，该散热件22的宽度D’也可等于该电子元件21的宽度R(如图2F”所示)，以具有较佳的尺寸效率。
本发明的制法是通过将该电子元件21结合于该散热件22上，故相较于现有技术，该电子元件21产生的热量的散热途径可直接连通该散热件22(含粘着层220)，而无需经过封装层23(或第一绝缘层20、第二绝缘层24)，因而能有效提升散热效果。
本发明提供一种电子封装件2,2’,2”,2a,2b，包括：一散热件22以及一电子元件21。
所述的电子元件21具有相对的作用面21a及非作用面21b，且该电子元件21以其非作用面21b结合于该散热件22上。
所述的散热件22以粘着层220结合该电子元件21的非作用面21b。
于一电子封装件2,2’,2a,2b的实施例中，该散热件22的宽度D大于该电子元件21的宽度R。
于一电子封装件2”的实施例中，该散热件22的宽度D’等于该电子元件21的宽度R。
于一电子封装件2b的实施例中，还包括：第一与第二绝缘层20,24，其形成于该电子元件21上；以及第一与第二线路层25,26，其形成于该第一与第二绝缘层20,24上并电性连接该电子元件21，且令该第二线路层26外露于该第二绝缘层24。此外，该第二线路层26的表面齐平或低于该第二绝缘层24的表面。
于一电子封装件2,2’,2”的实施例中，还包括：一封装层23，其包覆该电子元件21；以及第一与第二线路层25,26，其形成于该封装层23中并电性连接该电子元件21，且令该第二线路层26外露于该封装层23。此外，该第二线路层26的表面齐平或低于该封装层23的表面。
于一电子封装件2”的实施例中，还包括表面处理层29，其形成于该第二线路层26上。
于一电子封装件2,2’,2”,2b的实施例中，还包括多个导电元件28，其形成于该第二线路层26的外露表面上。
于一电子封装件2a的实施例中，还包括多个导电元件28，其设于该电子元件21的作用面21a上。
综上所述，本发明的电子封装件及其制法中，通过该电子元件结合于该散热件上，并直接于电子元件上形成线路结构或导电元件，故该电子元件产生的热量的散热途径会直接连通该散热件，而无需经过封装层，因而能有效提升散热效果，同时加快制程速度。
上述实施例仅用于例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (14)

1.一种电子封装件，其特征在于：该电子封装件包括：
散热件；
电子元件，其具有相对的作用面及非作用面，且该电子元件以其非作用面结合于该散热件上；
单层封装层，其包覆该电子元件；以及
线路结构，其形成于该单层封装层中并电性连接该电子元件，且令该单层封装层包覆该线路结构，其中，该线路结构包括第一线路层与第二线路层，该第一线路层与该第二线路层彼此堆叠且直接接触。
2.根据权利要求1所述的电子封装件，其特征在于：该散热件以粘着层结合该电子元件的非作用面。
3.根据权利要求1所述的电子封装件，其特征在于：该散热件的宽度大于或等于该电子元件的宽度。
4.根据权利要求1所述的电子封装件，其特征在于该线路结构外露于该单层封装层。
5.根据权利要求1所述的电子封装件，其特征在于：该线路结构的表面齐平或低于该单层封装层的表面。
6.根据权利要求1所述的电子封装件，其特征在于：该电子封装件还包括表面处理层，其形成于该线路结构上。
7.根据权利要求4所述的电子封装件，其特征在于：该电子封装件还包括多个导电元件，其形成于该线路结构的外露表面上。
8.一种电子封装件的制法，其特征在于：该制法包括：
提供一散热件；
结合电子元件于该散热件上，其中，该电子元件具有相对的作用面及非作用面，且该电子元件以其非作用面结合于该散热件上；
形成一线路结构，且令该线路结构电性连接该电子元件；其中，该线路结构包括第一线路层与第二线路层，该第一线路层与该第二线路层彼此堆叠且直接接触；以及
形成单层封装层于该散热件上，以包覆该电子元件及该线路结构。
9.根据权利要求8所述的电子封装件的制法，其特征在于：该散热件以粘着层结合该电子元件的非作用面。
10.根据权利要求8所述的电子封装件的制法，其特征在于：该散热件的宽度大于或等于该电子元件的宽度。
11.根据权利要求8所述的电子封装件的制法，其特征在于：该制法还包括移除部分该单层封装层，使该线路结构外露于该单层封装层。
12.根据权利要求11所述的电子封装件的制法，其特征在于：该制法还包括形成导电元件于该线路结构的外露表面上。
13.根据权利要求12所述的电子封装件的制法，其特征在于：该制法还包括于形成该导电元件前，移除部分该线路结构。
14.根据权利要求12所述的电子封装件的制法，其特征在于：该制法还包括于形成该导电元件前，形成表面处理层于该线路结构上。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI706523B (zh) * 2019-09-02 2020-10-01 矽品精密工業股份有限公司 電子封裝件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101930958A (zh) * 2010-07-08 2010-12-29 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN102687255A (zh) * 2010-02-03 2012-09-19 马维尔国际贸易有限公司 凹陷半导体衬底

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3277997B2 (ja) * 1999-06-29 2002-04-22 日本電気株式会社 ボールグリッドアレイパッケージとその製造方法
JP4012496B2 (ja) * 2003-09-19 2007-11-21 カシオ計算機株式会社 半導体装置
US8692135B2 (en) * 2008-08-27 2014-04-08 Nec Corporation Wiring board capable of containing functional element and method for manufacturing same
CN102386105B (zh) * 2010-09-01 2016-02-03 群成科技股份有限公司 四边扁平无接脚封装方法及其制成的结构
TWI451549B (zh) * 2010-11-12 2014-09-01 Unimicron Technology Corp 嵌埋半導體元件之封裝結構及其製法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102687255A (zh) * 2010-02-03 2012-09-19 马维尔国际贸易有限公司 凹陷半导体衬底
CN101930958A (zh) * 2010-07-08 2010-12-29 日月光半导体制造股份有限公司 半导体封装件及其制造方法

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Publication number Publication date
TW201635456A (zh) 2016-10-01
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TWI562299B (en) 2016-12-11

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