JPH06112395A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPH06112395A JPH06112395A JP25429092A JP25429092A JPH06112395A JP H06112395 A JPH06112395 A JP H06112395A JP 25429092 A JP25429092 A JP 25429092A JP 25429092 A JP25429092 A JP 25429092A JP H06112395 A JPH06112395 A JP H06112395A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
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- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Abstract
(57)【要約】
【目的】 プリント配線基板上にＩＣチップを搭載した
混成集積回路装置の外部リード間のピッチを小さくし、
基板内のスルホール数を少なくする。 【構成】 有機基材１の両面に銅箔から成る配線パター
ン２と該有機基材１の両面かつ端部方向の面外に銅箔か
ら成る外部リード７ａ，７ｂを有し、ＩＣチップ８ａ，
８ｂを搭載後前記有機基材１の両面の外部リード７ａ，
７ｂを電気的に接続する。
混成集積回路装置の外部リード間のピッチを小さくし、
基板内のスルホール数を少なくする。 【構成】 有機基材１の両面に銅箔から成る配線パター
ン２と該有機基材１の両面かつ端部方向の面外に銅箔か
ら成る外部リード７ａ，７ｂを有し、ＩＣチップ８ａ，
８ｂを搭載後前記有機基材１の両面の外部リード７ａ，
７ｂを電気的に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、混成集積回路装置に関
し、特に外部端子の構造に関する。
し、特に外部端子の構造に関する。
【０００２】
【従来の技術】従来、図２に示すように例えば、有機基
材１０１の両面に所定の銅箔パターン１０２と、銅箔パ
ターン１０２上にニッケルメッキおよび金メッキを施し
たメッキ部１０３と、ソルダーレジスト１０４と、スル
ホール１０５とを具備した有機基材から成るプリント配
線基板において、ＩＣチップ１０６ａ，１０６ｂを所定
の位置にマウントし、金線１０７にて、ＩＣチップ１０
６ａ，１０６ｂの所定電極とプリント配線基板上の所定
のメッキ部１０３とをワイヤボンディング法にて接続
し、樹脂１０８にて封止し、さらに、外部リードとして
クリップ端子１０９を半田１１０にて端部の所定の銅箔
パターン１０２へ接続した構造の混成集積回路装置があ
る。
材１０１の両面に所定の銅箔パターン１０２と、銅箔パ
ターン１０２上にニッケルメッキおよび金メッキを施し
たメッキ部１０３と、ソルダーレジスト１０４と、スル
ホール１０５とを具備した有機基材から成るプリント配
線基板において、ＩＣチップ１０６ａ，１０６ｂを所定
の位置にマウントし、金線１０７にて、ＩＣチップ１０
６ａ，１０６ｂの所定電極とプリント配線基板上の所定
のメッキ部１０３とをワイヤボンディング法にて接続
し、樹脂１０８にて封止し、さらに、外部リードとして
クリップ端子１０９を半田１１０にて端部の所定の銅箔
パターン１０２へ接続した構造の混成集積回路装置があ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
混成集積回路装置では、外部リードがクリップ端子構造
であり、クリップ端子間のピッチを例えば０．８ｍｍ以
下に小さくすると、クリップ端子の加工が、難しいこ
と、及び半田にて接続する場合において、隣り合うクリ
ップ端子間の半田ショートが発生する等の問題があり、
クリップ端子では、外部リードのピッチを０．８ｍｍ以
下に小さくすることは困難であった。
混成集積回路装置では、外部リードがクリップ端子構造
であり、クリップ端子間のピッチを例えば０．８ｍｍ以
下に小さくすると、クリップ端子の加工が、難しいこ
と、及び半田にて接続する場合において、隣り合うクリ
ップ端子間の半田ショートが発生する等の問題があり、
クリップ端子では、外部リードのピッチを０．８ｍｍ以
下に小さくすることは困難であった。
【０００４】そこで、本発明の技術的課題は、上記欠点
に鑑み、外部リード間のピッチを小さくすることができ
る混成集積回路装置を提供することにある。
に鑑み、外部リード間のピッチを小さくすることができ
る混成集積回路装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明によれば、両面を
有する有機基材と該有機基材の両面にそれぞれ配される
第１及び第２の配線パターンとを有するプリント配線基
板と、該配線基板上に設けられるＩＣチップとを含む混
成集積回路装置において、前記第１及び第２の配線パタ
ーンのうちの前記有機基材の両面の端部側から延在して
なる第１及び第２の外部リードを有し、かつ、これらの
第１及び第２の外部リードは互いに延長端側で電気的に
接続されてなることを特徴とする混成集積回路装置が得
られる。
有する有機基材と該有機基材の両面にそれぞれ配される
第１及び第２の配線パターンとを有するプリント配線基
板と、該配線基板上に設けられるＩＣチップとを含む混
成集積回路装置において、前記第１及び第２の配線パタ
ーンのうちの前記有機基材の両面の端部側から延在して
なる第１及び第２の外部リードを有し、かつ、これらの
第１及び第２の外部リードは互いに延長端側で電気的に
接続されてなることを特徴とする混成集積回路装置が得
られる。
【０００６】また、本発明によれば、上記混成集積回路
装置において、前記第１及び第２の外部リードは、実質
的に、前記第１及び第２の配線パターンと同一材料から
なることを特徴とする混成集積回路装置が得られる。
装置において、前記第１及び第２の外部リードは、実質
的に、前記第１及び第２の配線パターンと同一材料から
なることを特徴とする混成集積回路装置が得られる。
【０００７】即ち、本発明の混成集積回路装置は、有機
基材１の両面に設けられた銅箔から成る配線パターン２
と、前記有機基材１の両面でかつ該面の端部方向の面外
に延在する銅箔から成る外部リード７ａ，７ｂとを有す
るプリント配線基板上に、少なくとも一つのＩＣチップ
８ａ，８ｂをマウントし、金線９にてワイヤボンディン
グし、樹脂１０にて封止し、外部リード７ａ，７ｂを所
定の形状に加工するとともに熱圧着等により、外部リー
ド７ａ，７ｂを互いに電気的に接続したことを特徴とし
ている。
基材１の両面に設けられた銅箔から成る配線パターン２
と、前記有機基材１の両面でかつ該面の端部方向の面外
に延在する銅箔から成る外部リード７ａ，７ｂとを有す
るプリント配線基板上に、少なくとも一つのＩＣチップ
８ａ，８ｂをマウントし、金線９にてワイヤボンディン
グし、樹脂１０にて封止し、外部リード７ａ，７ｂを所
定の形状に加工するとともに熱圧着等により、外部リー
ド７ａ，７ｂを互いに電気的に接続したことを特徴とし
ている。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は、本発明の一実施例の混成集積回路
装置の断面図である。
装置の断面図である。
【００１０】プリント配線基板は、有機基材１の両面に
例えば３５μｍ厚の銅箔を所定の配線が得られるように
パターニングして得られた配線パターン２と、該配線パ
ターン２の所定パターン上に例えば１０μｍ厚のニッケ
ルメッキと０．５μｍ厚の金メッキを施したメッキ部３
と、ソルダーレジスト４と、スルホール５と、有機基材
１の両面でかつ端部方向の面外に具備させた例えば半田
メッキ６が施された例えば３５μｍ厚の銅箔から成る外
部リード７ａ，７ｂとを有する。
例えば３５μｍ厚の銅箔を所定の配線が得られるように
パターニングして得られた配線パターン２と、該配線パ
ターン２の所定パターン上に例えば１０μｍ厚のニッケ
ルメッキと０．５μｍ厚の金メッキを施したメッキ部３
と、ソルダーレジスト４と、スルホール５と、有機基材
１の両面でかつ端部方向の面外に具備させた例えば半田
メッキ６が施された例えば３５μｍ厚の銅箔から成る外
部リード７ａ，７ｂとを有する。
【００１１】前記プリント配線基板上にＩＣチップ８
ａ，８ｂをマウントし、金線９にてワイヤボンディング
接続し、樹脂１０にて封止し、外部リード７ａ，７ｂを
所定の形状に加工および切断するとともに、熱圧着等に
より外部リード７ａ，７ｂの表面の半田メッキを溶かし
外部リード７ａ，７ｂを電気的に接続することにより本
実施例による混成集積回路装置が得られる。
ａ，８ｂをマウントし、金線９にてワイヤボンディング
接続し、樹脂１０にて封止し、外部リード７ａ，７ｂを
所定の形状に加工および切断するとともに、熱圧着等に
より外部リード７ａ，７ｂの表面の半田メッキを溶かし
外部リード７ａ，７ｂを電気的に接続することにより本
実施例による混成集積回路装置が得られる。
【００１２】例えば、外部リード間のピッチは、本発明
によれば、０．３ｍｍピッチが容易に実現できる。さら
に、プリント配線基板内のスルホール数が例えば、従来
に比べ、約４０％削減できた。なお、外部リード７ａ，
７ｂをプリント配線基板の端面から裏面の方向へ加工し
たＪリード型の外部リードとしても良い。
によれば、０．３ｍｍピッチが容易に実現できる。さら
に、プリント配線基板内のスルホール数が例えば、従来
に比べ、約４０％削減できた。なお、外部リード７ａ，
７ｂをプリント配線基板の端面から裏面の方向へ加工し
たＪリード型の外部リードとしても良い。
【００１３】
【発明の効果】本発明は、外部リードとしてプリント配
線基板上の銅箔を利用しているから、外部リード間のピ
ッチが銅箔をパターニングすることにより従来に比べ小
さくでき、かつ、外部リードにて両面の配線を互いに接
続できるからプリント配線基板内のスルホールの数を少
なくできるという効果がある。
線基板上の銅箔を利用しているから、外部リード間のピ
ッチが銅箔をパターニングすることにより従来に比べ小
さくでき、かつ、外部リードにて両面の配線を互いに接
続できるからプリント配線基板内のスルホールの数を少
なくできるという効果がある。
【図１】本発明の一実施例を示す断面図である。
【図２】従来の混成集積回路装置を示す断面図である。
１，１０１ 有機基材 ２ 配線パターン １０２ 銅箔パターン ３，１０３ メッキ部 ４，１０４ ソルダーレジスト ５，１０５ スルホール ６ 半田メッキ ７ａ，７ｂ 外部リード ８ａ，８ｂ，１０６ａ，１０６ｂ ＩＣチップ ９，１０７ 金線 １０，１０８ 樹脂 １０９ クリップ端子 １１０ 半田
Claims (2)
- 【請求項１】 両面を有する有機基材と該有機基材の両
面にそれぞれ配される第１及び第２の配線パターンとを
有するプリント配線基板と、該配線基板上に設けられる
ＩＣチップとを含む混成集積回路装置において、前記第
１及び第２の配線パターンのうちの前記有機基材の両面
の端部側から延在してなる第１及び第２の外部リードを
有し、かつ、これらの第１及び第２の外部リードは互い
に延長端側で電気的に接続されてなることを特徴とする
混成集積回路装置。 - 【請求項２】 請求項１記載の混成集積回路装置におい
て、前記第１及び第２の外部リードは実質的に前記第１
及び第２の配線パターンと同一材料からなることを特徴
とする混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25429092A JP2798108B2 (ja) | 1992-09-24 | 1992-09-24 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25429092A JP2798108B2 (ja) | 1992-09-24 | 1992-09-24 | 混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112395A true JPH06112395A (ja) | 1994-04-22 |
| JP2798108B2 JP2798108B2 (ja) | 1998-09-17 |
Family
ID=17262916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25429092A Expired - Lifetime JP2798108B2 (ja) | 1992-09-24 | 1992-09-24 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798108B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116044A (ja) * | 1995-10-23 | 1997-05-02 | Nec Corp | 混成集積回路装置およびその製造方法 |
| AU678496B2 (en) * | 1993-09-09 | 1997-05-29 | Riso Kagaku Corporation | Process for producing stencil printing sheet |
| AU683283B2 (en) * | 1993-09-09 | 1997-11-06 | Riso Kagaku Corporation | Process for producing stencil printing sheet |
| KR100419808B1 (ko) * | 1999-08-25 | 2004-02-21 | 산요덴키가부시키가이샤 | 혼성 집적 회로 장치 |
| JP2005259880A (ja) * | 2004-03-10 | 2005-09-22 | Fuji Electric Holdings Co Ltd | 半導体装置 |
-
1992
- 1992-09-24 JP JP25429092A patent/JP2798108B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU678496B2 (en) * | 1993-09-09 | 1997-05-29 | Riso Kagaku Corporation | Process for producing stencil printing sheet |
| AU683283B2 (en) * | 1993-09-09 | 1997-11-06 | Riso Kagaku Corporation | Process for producing stencil printing sheet |
| JPH09116044A (ja) * | 1995-10-23 | 1997-05-02 | Nec Corp | 混成集積回路装置およびその製造方法 |
| KR100419808B1 (ko) * | 1999-08-25 | 2004-02-21 | 산요덴키가부시키가이샤 | 혼성 집적 회로 장치 |
| JP2005259880A (ja) * | 2004-03-10 | 2005-09-22 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP4524570B2 (ja) * | 2004-03-10 | 2010-08-18 | 富士電機システムズ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2798108B2 (ja) | 1998-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980603 |