JPH09116044A - 混成集積回路装置およびその製造方法 - Google Patents

混成集積回路装置およびその製造方法

Info

Publication number
JPH09116044A
JPH09116044A JP27432995A JP27432995A JPH09116044A JP H09116044 A JPH09116044 A JP H09116044A JP 27432995 A JP27432995 A JP 27432995A JP 27432995 A JP27432995 A JP 27432995A JP H09116044 A JPH09116044 A JP H09116044A
Authority
JP
Japan
Prior art keywords
integrated circuit
hybrid integrated
circuit device
lead
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP27432995A
Other languages
English (en)
Other versions
JP2773707B2 (ja
Inventor
Yasuhisa Koike
保久 小池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP7274329A priority Critical patent/JP2773707B2/ja
Publication of JPH09116044A publication Critical patent/JPH09116044A/ja
Application granted granted Critical
Publication of JP2773707B2 publication Critical patent/JP2773707B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0097Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/403Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 混成集積回路装置において、基板端とリード
端子の位置精度、リードのピッチ精度をよくし、半田に
よる実装性もよくする。 【解決手段】 個々の混成集積回路装置に切断される前
の混成集積回路装置は、裏面パターン7とレジスタ8を
合わせた厚みにより数十ミクロン程度厚い裏面パターン
を有しており、裏面パターン6のセンターの位置からリ
ード寸法分だけ両側に入った部分をカッターにより切削
して切削部分9を取り除くことにより、リード端子6が
できあがる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は混成集積回路装置お
よびその製造方法に関し、特に表面実装型混成集積回路
装置およびその製造方法に関する。
【0002】
【従来の技術】従来の表面実装型混成集積回路装置は、
図4に示すように、混成集積回路基板1の回路パターン
上にディスクリート部品11を搭載し、半田により溶融
接合した後、リード端子12を半田ディップ法により基
板1に取付け、その後、L字状に折り曲げ加工して製造
されていた。また、ベアチップを搭載する場合には、図
5に示すように、基板1の裏面にベアチップ4を搭載
し、金線5により回路基板1とワイヤボンディング接合
し、樹脂の流れ止めのために設けられた樹脂枠2の内側
に封止樹脂3を充填し、樹脂キュアの後表面にディスク
リート部品11を半田実装し、リード端子12を取付け
後、L字状に折り曲げ加工して製造されていた。また、
図6はケース13内に部品実装された回路基板を入れ、
封止樹脂3を充填したものである。
【0003】
【発明が解決しようとする課題】これら従来の混成集積
回路装置においては、表面実装対応のためにリード端子
をL字状に折り曲げ加工するので、リード本数が多い場
合、全てのリード端子が実装基板に対して平坦に折り曲
げられるのは非常に難しく、リード実装時に半田付けの
オープン不具合が発生するという問題があった。また、
基板の対向辺にリード端子を取付け、半田ディップによ
り接合するという製造方法をとるため、対向するリード
端子の対向位置精度が±0.3mm程度と悪く、特に狭
ピッチの基板においては、リード実装時位置ズレのため
に実装不可となる場合も発生するという問題があった。
また、部品を実装した回路基板とリード端子は一体のも
のではなく、混成集積回路装置全体として基板本体とリ
ード端子のズレの量が個々の製品によって違うため、混
成集積回路装置の実装時位置ズレが発生するという問題
点があった。
【0004】本発明の目的は、基板端とリード端子の位
置精度がよく、リードのピッチ精度もよく、半田による
実装性もよい混成集積回路装置およびその製造方法を提
供することである。
【0005】
【課題を解決するための手段】本発明の混成集積回路装
置は、基板とリード端子とが一体的に成形された構造に
なっている。
【0006】また。本発明の混成集積回路装置の製造方
法は、基板のパターンの一部をリードとして構成できる
ように切削するものである。
【0007】
【発明の実施の形態】個々の混成集積回路装置に切断さ
れる前の混成集積回路装置は、裏面パターンとレジスタ
を合わせた厚みにより数十ミクロン程度厚い裏面パター
ンを有しており、裏面パターンのセンターの位置からリ
ード寸法分だけ両側に入った部分をカッターにより切削
して切削部分を取り除くことにより、リード端子ができ
あがる。
【0008】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【0009】図1は本発明の一実施例の混成集積回路装
置の断面図である。
【0010】ガラエポ基板等の有機基板1に回路パター
ンを形成する。ベアチップ4を搭載する表面と裏面との
配線の接続はスルーホールにて接続されている。内層パ
ターンがある場合も同様にスルーホールにて接続されて
いる。基板1上の表面にベアチップ4を搭載し、金線5
により基板1の配線パターンとワイヤボンディング接続
をする。樹脂の流れ止めのために設けてある樹脂枠2は
あらかじめ基板1に接着剤にて貼り付けられており、こ
の樹脂枠2の内側に樹脂3を充填し封止し、キュアす
る。
【0011】図2、図3は前記混成集積回路装置が完成
する前段階の図である。図2は個々の集積回路装置に切
断される前のシート状のものであり、裏面パターン7お
よびレジスト8を合わせた厚みにより数十ミクロン程度
厚い裏面パターン6を有しており、この部分が最終的に
リード端子となる。この裏面パターン6のセンターの位
置からリード寸法分だけ両側に入った部分をカッターに
より精密に切削してゆき、切削部分9を取り除く。裏面
パターン6は残しておく。その後、切断線10の部分を
切断し、図1のような混成集積回路装置が完成する。図
3は切削部分9を取り除いた後の状態のものである。
【0012】
【発明の効果】以上説明したように本発明は、回路基板
とリード端子とが一体成形された構造を有することによ
り、基板端とリード端子の位置精度は±0.1mmと非
常によく、また通常のプリント基板の配線パターンの一
部をリード端子とするため、リードのピッチ精度もよ
く、狭ピッチ製品にも充分対応可能であり、さらに従来
のようにリードの折り曲げ加工をしないため、リード端
子のコプラナリティについても±0.15mmから±
0.02mmに改善され、半田による実装性も著しくよ
くなるという効果を有する。
【図面の簡単な説明】
【図1】本発明の一実施例の混成集積回路装置の断面図
である。
【図2】本発明の一実施例の混成集積回路装置のシート
状態の断面図である。
【図3】本発明の一実施例の混成集積回路装置の切断前
の平面図である。
【図4】従来の混成集積回路装置の断面図である。
【図5】従来の混成集積回路装置の断面図である。
【図6】従来の混成集積回路装置の断面図である。
【符号の説明】
1 回路基板 2 樹脂枠 3 封止樹脂 4 ベアチップ 5 金線 6 リード端子となる裏面パターン 7 裏面パターン 8 レジスト 9 切削部分 10 切断線 11 ディスクリート部品 12 リード端子 13 ケース

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 基板の対向辺にリード列を備える混成集
    積回路装置において、 基板とリードとが一体的に成形された構造を特徴とする
    構成集積回路装置。
  2. 【請求項2】 基板のパターンの一部をリードとして構
    成できるよう切削することを特徴とする請求項1記載の
    混成集積回路装置の製造方法。
JP7274329A 1995-10-23 1995-10-23 混成集積回路装置の製造方法 Expired - Fee Related JP2773707B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7274329A JP2773707B2 (ja) 1995-10-23 1995-10-23 混成集積回路装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7274329A JP2773707B2 (ja) 1995-10-23 1995-10-23 混成集積回路装置の製造方法

Publications (2)

Publication Number Publication Date
JPH09116044A true JPH09116044A (ja) 1997-05-02
JP2773707B2 JP2773707B2 (ja) 1998-07-09

Family

ID=17540146

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7274329A Expired - Fee Related JP2773707B2 (ja) 1995-10-23 1995-10-23 混成集積回路装置の製造方法

Country Status (1)

Country Link
JP (1) JP2773707B2 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343557A (ja) * 1992-10-26 1993-12-24 Kokusai Electric Co Ltd 多面付けリードレスチップキャリアの製造方法
JPH06112395A (ja) * 1992-09-24 1994-04-22 Nec Corp 混成集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112395A (ja) * 1992-09-24 1994-04-22 Nec Corp 混成集積回路装置
JPH05343557A (ja) * 1992-10-26 1993-12-24 Kokusai Electric Co Ltd 多面付けリードレスチップキャリアの製造方法

Also Published As

Publication number Publication date
JP2773707B2 (ja) 1998-07-09

Similar Documents

Publication Publication Date Title
US6410979B2 (en) Ball-grid-array semiconductor device with protruding terminals
JP3793628B2 (ja) 樹脂封止型半導体装置
US4139726A (en) Packaged microcircuit and method for assembly thereof
US5250470A (en) Method for manufacturing a semiconductor device with corrosion resistant leads
KR100226335B1 (ko) 플라스틱 성형회로 패키지
JPH041501B2 (ja)
US5382546A (en) Semiconductor device and method of fabricating same, as well as lead frame used therein and method of fabricating same
KR19990068199A (ko) 프레임 형상의 몰드부를 갖는 반도체 장치용 패키지 및 그 제조 방법
JPH09116044A (ja) 混成集積回路装置およびその製造方法
JP2875562B2 (ja) 半導体装置及びその製造方法
JPH11186481A (ja) リードフレーム
JPH07122701A (ja) 半導体装置およびその製造方法ならびにpga用リードフレーム
JP2644194B2 (ja) 半導体装置及びその製造方法
JPH01120856A (ja) リードフレーム
JPH04326755A (ja) 樹脂封止型半導体装置およびその製造方法
CN117558698A (zh) 一种多面引脚封装结构及其封装方法
JP2536568B2 (ja) リ―ドフレ―ム
JPH07307408A (ja) Icパッケージおよびその組立方法
JPH01234296A (ja) Icカード
JP2535573B2 (ja) プラスチック・ピングリッドアレイの製造方法
JPH09213859A (ja) 半導体装置の製造方法
JPH04331193A (ja) Icカード
JPH0685163A (ja) 垂直実装半導体装置
JP2000315700A (ja) 半導体装置の製造方法
JPH02303056A (ja) 半導体集積回路の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees