JP2535573B2 - プラスチック・ピングリッドアレイの製造方法 - Google Patents
プラスチック・ピングリッドアレイの製造方法Info
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概 要〕 半導体IC素子をパッケージして形成するプラスチック
・ピングリッドアレイの製造方法に関し、 生産性の向上を目的とし、 搭載する半導体IC素子の複数の電極パッドに対応し
て、リード孔を備えた電極パターンが形成されたIC素子
保持基板上の所定位置に半導体IC素子を搭載し、パッド
とパターンの各電極間を導通接続した後、上記リード孔
部分が露出する如くに該半導体IC素子および基板をプラ
スチック成形封止してプラスチック・ピングリッドアレ
イ素子を形成し、上記リード孔の対応位置に該リード孔
に嵌合する導電性のリードを配設固定した端子板の各リ
ード先端部を、上記プラスチック・ピングリッドアレイ
素子の所定のリード孔に一括して挿入接続して構成す
る。
・ピングリッドアレイの製造方法に関し、 生産性の向上を目的とし、 搭載する半導体IC素子の複数の電極パッドに対応し
て、リード孔を備えた電極パターンが形成されたIC素子
保持基板上の所定位置に半導体IC素子を搭載し、パッド
とパターンの各電極間を導通接続した後、上記リード孔
部分が露出する如くに該半導体IC素子および基板をプラ
スチック成形封止してプラスチック・ピングリッドアレ
イ素子を形成し、上記リード孔の対応位置に該リード孔
に嵌合する導電性のリードを配設固定した端子板の各リ
ード先端部を、上記プラスチック・ピングリッドアレイ
素子の所定のリード孔に一括して挿入接続して構成す
る。
本発明は半導体ICをパッケージしてなる半導体装置に
係り、特に生産性の向上を図ったプラスチック・ピング
リッドアレイの製造方法に関する。
係り、特に生産性の向上を図ったプラスチック・ピング
リッドアレイの製造方法に関する。
IO端子数の多い半導体ICのパッケージ形態の一つにピ
ングリッドアレイ（以下略してPGAとする）がある。
ングリッドアレイ（以下略してPGAとする）がある。
この場合には、セラミックあるいはガラスエポキシ積
層板等の絶縁基板に設けた電極パターンと導通するスル
ーホールに外部回路と接続するための接続ピンを挿着す
るのに、通常の実装技術が適用できるメリットがある。
層板等の絶縁基板に設けた電極パターンと導通するスル
ーホールに外部回路と接続するための接続ピンを挿着す
るのに、通常の実装技術が適用できるメリットがある。
しかし、IO端子数の増加は絶縁基板のスルーホール形
成工数，接続ピン挿着工数の増大を招き、また電極パタ
ーン間の電流リークによる特性の劣化を起こし易いこと
からその解決が望まれている。
成工数，接続ピン挿着工数の増大を招き、また電極パタ
ーン間の電流リークによる特性の劣化を起こし易いこと
からその解決が望まれている。
第４図は従来のプラスチックPGAの製造工程例を示す
図である。
図である。
図において、（Ａ）は厚さ1.2〜1.6mmで半導体IC素子
を搭載しアレイ化するに足る面積を有するガラスエポキ
シ積層板１を示している。
を搭載しアレイ化するに足る面積を有するガラスエポキ
シ積層板１を示している。
ついで搭載する半導体IC素子の電極パッドに対応して
設けるスルーホール用の貫通孔1aを0.5mm程度の径で該
ガラスエポキシ積層板１の所要位置に図（Ｂ）の如く穿
孔する。
設けるスルーホール用の貫通孔1aを0.5mm程度の径で該
ガラスエポキシ積層板１の所要位置に図（Ｂ）の如く穿
孔する。
ここで無電解メッキ技術等通常の手段を用いて、上記
ガラスエポキシ積層板１の表面所要領域と該所要領域に
対応する各貫通孔1a内部に相互に導通する厚さ数μｍ程
度の銅（Au）メッキを施して、図（Ｃ）に示す如き電極
パターン1bとスルーホール1cとを形成する。
ガラスエポキシ積層板１の表面所要領域と該所要領域に
対応する各貫通孔1a内部に相互に導通する厚さ数μｍ程
度の銅（Au）メッキを施して、図（Ｃ）に示す如き電極
パターン1bとスルーホール1cとを形成する。
その後、該スルーホール1cに嵌合する程度の太さで長
さが６〜7mmのコバールよりなる接続ピン２を上記スル
ーホール1cに挿入固定して図（Ｄ）を完成させている。
さが６〜7mmのコバールよりなる接続ピン２を上記スル
ーホール1cに挿入固定して図（Ｄ）を完成させている。
ここでIC素子３を所定位置に搭載した後、該IC素子３
上の電極パッドと該電極パッドに対応する上記ガラスエ
ポキシ積層板１表面の電極パターン1bとをワイヤ４でボ
ンディング接続して図（Ｅ）を形成し、更に図（Ｆ）の
如くエポキシ系樹脂よりなる封止材５で上記IC素子３お
よびその周辺のボンディング接続部分を密閉し、全体を
キャップ６がカバリングして図（Ｇ）に示すプラスチッ
クPGAを完成させている。
上の電極パッドと該電極パッドに対応する上記ガラスエ
ポキシ積層板１表面の電極パターン1bとをワイヤ４でボ
ンディング接続して図（Ｅ）を形成し、更に図（Ｆ）の
如くエポキシ系樹脂よりなる封止材５で上記IC素子３お
よびその周辺のボンディング接続部分を密閉し、全体を
キャップ６がカバリングして図（Ｇ）に示すプラスチッ
クPGAを完成させている。
セラミックやガラスエポキシ積層板等の絶縁基板にス
ルーホール用の貫通孔を穿孔した後に、該貫通孔内壁部
を含め絶縁基板上に導体を形成し半導体IC素子を搭載す
る従来のプラスチックPGAの製造方法では、スルーホー
ル用の貫通孔の穿孔工数や貫通孔内壁部を含めた絶縁基
板上の電極パターン形成工数，接続ピンの挿着工数,IC
素子の封止工数，キャップ取りつけ工数等多くの工数を
必要とすると云う問題があり、更に絶縁基板上の電極パ
ターン間の電流リークによって特性を阻害する等の問題
があった。
ルーホール用の貫通孔を穿孔した後に、該貫通孔内壁部
を含め絶縁基板上に導体を形成し半導体IC素子を搭載す
る従来のプラスチックPGAの製造方法では、スルーホー
ル用の貫通孔の穿孔工数や貫通孔内壁部を含めた絶縁基
板上の電極パターン形成工数，接続ピンの挿着工数,IC
素子の封止工数，キャップ取りつけ工数等多くの工数を
必要とすると云う問題があり、更に絶縁基板上の電極パ
ターン間の電流リークによって特性を阻害する等の問題
があった。
上記問題点は、搭載する半導体IC素子の複数の電極パ
ッドに対応して、リード孔を備えた電極パターンが形成
されたIC素子保持基板上の所定位置に半導体IC素子を搭
載し、パッドとパターンの各電極間を導通接続した後、
上記リード孔部分が露出する如くに該半導体IC素子およ
び基板をプラスチック成形封止してプラスチック・ピン
グリッドアレイ素子を形成し、 上記リード孔の対応位置に該リード孔に嵌合する導電
性のリードを配設固定した端子板の各リード先端部を、
上記プラスチック・ピングリッドアレイ素子の所定のリ
ード孔に一括して挿入接続するプラスチック・ピングリ
ッドアレイの製造方法によって解決される。
ッドに対応して、リード孔を備えた電極パターンが形成
されたIC素子保持基板上の所定位置に半導体IC素子を搭
載し、パッドとパターンの各電極間を導通接続した後、
上記リード孔部分が露出する如くに該半導体IC素子およ
び基板をプラスチック成形封止してプラスチック・ピン
グリッドアレイ素子を形成し、 上記リード孔の対応位置に該リード孔に嵌合する導電
性のリードを配設固定した端子板の各リード先端部を、
上記プラスチック・ピングリッドアレイ素子の所定のリ
ード孔に一括して挿入接続するプラスチック・ピングリ
ッドアレイの製造方法によって解決される。
PGAにおいてIO端子板の増加に伴うスルーホール形成
工数および接続ピン挿着工数の増大に対処するには、ス
ルーホールを無くすと共に多くの接続ピンが一度に一括
して挿着できることが望ましい。
工数および接続ピン挿着工数の増大に対処するには、ス
ルーホールを無くすと共に多くの接続ピンが一度に一括
して挿着できることが望ましい。
本発明では、スルーホールを機械加工が容易なリード
孔に代えることによってスルーホール形成工数の削減を
図り更に多くの接続ピンを端子板として一体化すること
によって挿着工数の削減を実現している。
孔に代えることによってスルーホール形成工数の削減を
図り更に多くの接続ピンを端子板として一体化すること
によって挿着工数の削減を実現している。
また各電極パターン間をエポキシ系の成形材料で埋め
込んでいるために電極パターン間の電流リークが発生す
ることがない。
込んでいるために電極パターン間の電流リークが発生す
ることがない。
従って、リード孔を備えたIC素子保持基板と該基板に
搭載接続された半導体IC素子を一体成形するモールド金
型と複数のリードが固定されている端子板を保有するこ
とによって、スルーホール形成工数および接続ピン挿着
工数の削減が可能で且つ電極パターン間の電流リークに
よる特性劣化のないプラスチックPGAを提供すること、
できる。
搭載接続された半導体IC素子を一体成形するモールド金
型と複数のリードが固定されている端子板を保有するこ
とによって、スルーホール形成工数および接続ピン挿着
工数の削減が可能で且つ電極パターン間の電流リークに
よる特性劣化のないプラスチックPGAを提供すること、
できる。
第１図は本発明になるプラスチックPGAの製造工程例
を示す図であり、第２図は他の実施例を示す構成図であ
る。また第３図は他の応用例を示した図である。
を示す図であり、第２図は他の実施例を示す構成図であ
る。また第３図は他の応用例を示した図である。
第１図（Ａ）で、搭載する半導体IC素子の電極パター
ンに対応して0.5mm程度の径を持つリード孔7aと電極パ
ターン7bを備えたリードフレーム７の中央部には、IC素
子搭載部7cが形成されている。
ンに対応して0.5mm程度の径を持つリード孔7aと電極パ
ターン7bを備えたリードフレーム７の中央部には、IC素
子搭載部7cが形成されている。
ここで図（Ｂ）に示す如く該IC素子搭載部7cに半導体
IC素子３を搭載した後該IC素子３上の電極パッドと該電
極パッドに対応する上記電極パターン7bのIC素子３に近
接した先端部分をワイヤ４でボンディング接続する。
IC素子３を搭載した後該IC素子３上の電極パッドと該電
極パッドに対応する上記電極パターン7bのIC素子３に近
接した先端部分をワイヤ４でボンディング接続する。
次いで、厚さ5mm程度で例えば図（Ａ）における二点
鎖線Ｌの如く上記リードフレーム７全域が成形可能なモ
ールド金型８にセッティングする。この際上記リードフ
レーム７の複数のリード孔7aのそれぞれに対応する位置
に立てられた該モールド金型８のピン8aの先端は、該リ
ード孔7aに嵌入し且つ多少突出するように構成してい
る。尚8bはモールドゲートである。
鎖線Ｌの如く上記リードフレーム７全域が成形可能なモ
ールド金型８にセッティングする。この際上記リードフ
レーム７の複数のリード孔7aのそれぞれに対応する位置
に立てられた該モールド金型８のピン8aの先端は、該リ
ード孔7aに嵌入し且つ多少突出するように構成してい
る。尚8bはモールドゲートである。
この状態のまま、モールドゲート8bからエポキシ系の
成形材料を注入しモールド金型８内部の空間を充填して
モールド成形した後上記モールド金型８を取り外し、図
（Ｃ）に示す如くリードフレーム７でつながり且つ該リ
ードフレーム７の各リード孔7aの内面が露出した挿入孔
9aを備えたプラスチックPGA素子９を形成している。尚
挿入孔9a内部のリード孔7a部分にはモールドフラッシュ
が発生し易いためウォータジェット等によってディフラ
ッシュする必要がある。
成形材料を注入しモールド金型８内部の空間を充填して
モールド成形した後上記モールド金型８を取り外し、図
（Ｃ）に示す如くリードフレーム７でつながり且つ該リ
ードフレーム７の各リード孔7aの内面が露出した挿入孔
9aを備えたプラスチックPGA素子９を形成している。尚
挿入孔9a内部のリード孔7a部分にはモールドフラッシュ
が発生し易いためウォータジェット等によってディフラ
ッシュする必要がある。
図（Ｄ）は上記リードフレーム７の各リード孔7aと対
応する位置に、リード孔7aに嵌合する太さで長さが６〜
7mmのコバールよりなるリード10を予め設定した軸方向
位置関係に整列して埋め込んで樹脂成形した厚さ1.5〜
2.0mm程度の端子板11を示している。
応する位置に、リード孔7aに嵌合する太さで長さが６〜
7mmのコバールよりなるリード10を予め設定した軸方向
位置関係に整列して埋め込んで樹脂成形した厚さ1.5〜
2.0mm程度の端子板11を示している。
ここで該端子板11のリード10の先端部10aを図（Ｃ）
に示す所定の挿入孔9aに挿入しリード孔7aと嵌合させて
リードフレーム７と各リード10の電気的接続を確保した
後、該プラスチックPGA素子９の外側面でリードフレー
ム７を切断分離して、図（Ｅ）に示すプラスチックPGA1
2を完成している。尚、図におけるＳはリードフレーム
７と各リード10の電気的接続部分である。
に示す所定の挿入孔9aに挿入しリード孔7aと嵌合させて
リードフレーム７と各リード10の電気的接続を確保した
後、該プラスチックPGA素子９の外側面でリードフレー
ム７を切断分離して、図（Ｅ）に示すプラスチックPGA1
2を完成している。尚、図におけるＳはリードフレーム
７と各リード10の電気的接続部分である。
この場合、完成したプラスチックPGA12の側面周囲に
はリードフレーム７の切断面が各電極パターン毎に独立
した点線状に露出するが、これらの露出切断面は図のＳ
部分においてリードフレーム７とリード10を電気的に接
続する際に利用することができる。すなわち上記の電気
的接続の確保には、半田付け，溶接，導電性接着剤によ
る接続等種々の方法があり、露出切断面と該露出切断面
に対応するリードの間に電流を流すことによって対応す
るＳ部分で確実な導通が確保できることを実験的に確認
している。
はリードフレーム７の切断面が各電極パターン毎に独立
した点線状に露出するが、これらの露出切断面は図のＳ
部分においてリードフレーム７とリード10を電気的に接
続する際に利用することができる。すなわち上記の電気
的接続の確保には、半田付け，溶接，導電性接着剤によ
る接続等種々の方法があり、露出切断面と該露出切断面
に対応するリードの間に電流を流すことによって対応す
るＳ部分で確実な導通が確保できることを実験的に確認
している。
第２図は他の実施例を示したもので、第１図における
リードフレームの代わりに微細なパターン形成が可能な
フイルムキャリアを使用した場合を示したものである。
リードフレームの代わりに微細なパターン形成が可能な
フイルムキャリアを使用した場合を示したものである。
図で搭載する半導体IC素子３の電極パッドに対応する
電極パターンと該電極パターン部分にリード孔15aを備
えた厚さ40〜50μｍ程度のポリイミド樹脂等よりなるフ
イルムキャリア15の所定位置には、予め半導体IC素子３
が搭載され且つ電気的に接続されている。
電極パターンと該電極パターン部分にリード孔15aを備
えた厚さ40〜50μｍ程度のポリイミド樹脂等よりなるフ
イルムキャリア15の所定位置には、予め半導体IC素子３
が搭載され且つ電気的に接続されている。
この状態で第１図同様の手段でエポキシ系の成形材料
を注入成形した後、第１図（Ｄ）に示した端子板11を挿
入固定してプラスチックPGA16を完成している。
を注入成形した後、第１図（Ｄ）に示した端子板11を挿
入固定してプラスチックPGA16を完成している。
この場合には、フイルムキヤリアの厚さが薄いために
リード孔15a部分は強度的に弱い。従って拡大図に示す
如くモールド金型によって形成される挿入孔16aを上下
両面から設けて貫通孔の如くに形成すると共に、挿入孔
16aの径をリード孔15aの径より太くしてリード孔周辺の
露出面積を大きくし、図示Ｓ部分で半田付けによってリ
ード孔すなわち電極パターンとリードの電気的導通を図
っている。
リード孔15a部分は強度的に弱い。従って拡大図に示す
如くモールド金型によって形成される挿入孔16aを上下
両面から設けて貫通孔の如くに形成すると共に、挿入孔
16aの径をリード孔15aの径より太くしてリード孔周辺の
露出面積を大きくし、図示Ｓ部分で半田付けによってリ
ード孔すなわち電極パターンとリードの電気的導通を図
っている。
第３図は応用例を示したもので、（Ａ）は表面実装が
可能な如くに端子板を変えた場合を、更に（Ｂ）はIC素
子周辺に露出したリードフレームのリード孔にリードを
挿着する場合をそれぞれ示している。
可能な如くに端子板を変えた場合を、更に（Ｂ）はIC素
子周辺に露出したリードフレームのリード孔にリードを
挿着する場合をそれぞれ示している。
図（Ａ）では、端子板に埋め込むリード17の外部端子
側を拡大図に示す如く鍔を有する平坦な外部電極状に形
成したもので、かかる構成になるプラスチックPGAでは
表面実装を可能としており、実装高さを低くすることが
できる。
側を拡大図に示す如く鍔を有する平坦な外部電極状に形
成したもので、かかる構成になるプラスチックPGAでは
表面実装を可能としており、実装高さを低くすることが
できる。
また図（Ｂ）では、プラスチックPGA素子18をモール
ディング成形する際に、その成形領域を半導体IC素子３
およびその周辺のボンディング部分に限定してリードフ
レーム７のリード孔7a部分を露出させた例であり、プラ
スチックPGA素子18の外側でリードフレーム７とリード1
0を接続している。
ディング成形する際に、その成形領域を半導体IC素子３
およびその周辺のボンディング部分に限定してリードフ
レーム７のリード孔7a部分を露出させた例であり、プラ
スチックPGA素子18の外側でリードフレーム７とリード1
0を接続している。
この場合には、端子板19の中央部に上記プラスチック
PGA素子18の逃げ孔を設けることによって、端子板19の
樹脂部分の厚さを節減し実装高さを低くしている。
PGA素子18の逃げ孔を設けることによって、端子板19の
樹脂部分の厚さを節減し実装高さを低くしている。
上述の如く本発明の実施によって、スルーホール形成
工数およびリード挿着工数を削減することができると共
に、電極パターン間の電流リークによる特性の劣化を防
止することができる。
工数およびリード挿着工数を削減することができると共
に、電極パターン間の電流リークによる特性の劣化を防
止することができる。
更に、帯状に連続して形成されているリードフレーム
やフイルムキヤリアを基板として使用するため連続作業
が可能となり、生産性の向上を図ることができる。
やフイルムキヤリアを基板として使用するため連続作業
が可能となり、生産性の向上を図ることができる。
第１図は本発明になるプラスチックPGAの製造工程を示
す図、 第２図は他の実施例を示す構成図、 第３図は他の応用例を示した図、 第４図は従来のプラスチックPGAの製造工程を示す図、 である。図において、 ３は半導体IC素子、４はワイヤ、 ７はリードフレーム、7a,15aはリード孔、 7bは電極パターン、7cはIC素子搭載部、 ８はモールド金型、8aはピン、 8bはモールドゲート、 9,18はプラスチックPGA素子、 9a,16aは挿入孔、10,17はリード、 10aは先端部、11,19は端子板、 12,16はプラスチックPGA、 をそれぞれ表わす。
す図、 第２図は他の実施例を示す構成図、 第３図は他の応用例を示した図、 第４図は従来のプラスチックPGAの製造工程を示す図、 である。図において、 ３は半導体IC素子、４はワイヤ、 ７はリードフレーム、7a,15aはリード孔、 7bは電極パターン、7cはIC素子搭載部、 ８はモールド金型、8aはピン、 8bはモールドゲート、 9,18はプラスチックPGA素子、 9a,16aは挿入孔、10,17はリード、 10aは先端部、11,19は端子板、 12,16はプラスチックPGA、 をそれぞれ表わす。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 強 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 井上 修 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 村木 和寛 神奈川県川崎市中原区上小田中1015番地 富士通オートメーション株式会社内
Claims (3)
- 【請求項１】搭載する半導体IC素子の複数の電極パッド
に対応して、リード孔を備えた電極パターンが形成され
たIC素子保持基板上の所定位置に半導体IC素子を搭載
し、パッドとパターンの各電極間を導通接続した後、上
記リード孔部分が露出する如くに該半導体IC素子および
基板をプラスチック成形封止してプラスチック・ピング
リッドアレイ素子を形成し、 上記リード孔の対応位置に該リード孔に嵌合する導電性
のリードを配設固定した端子板の各リード先端部を、上
記プラスチック・ピングリッドアレイ素子の所定のリー
ド孔に一括して挿入接続してなることを特徴とするプラ
スチック・ピングリッドアレイの製造方法。 - 【請求項２】上記IC素子保持基板がリードフレームであ
ることを特徴とする特許請求の範囲第１項記載のプラス
チック・ピングリッドアレイの製造方法。 - 【請求項３】上記IC素子保持基板をフイルムキヤリアに
よって形成することを特徴とする特許請求の範囲第１項
記載のプラスチック・ピングリッドアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32228587A JP2535573B2 (ja) | 1987-12-19 | 1987-12-19 | プラスチック・ピングリッドアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32228587A JP2535573B2 (ja) | 1987-12-19 | 1987-12-19 | プラスチック・ピングリッドアレイの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01164055A JPH01164055A (ja) | 1989-06-28 |
| JP2535573B2 true JP2535573B2 (ja) | 1996-09-18 |
Family
ID=18141931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32228587A Expired - Lifetime JP2535573B2 (ja) | 1987-12-19 | 1987-12-19 | プラスチック・ピングリッドアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2535573B2 (ja) |
-
1987
- 1987-12-19 JP JP32228587A patent/JP2535573B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01164055A (ja) | 1989-06-28 |
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