KR19990068199A - 프레임 형상의 몰드부를 갖는 반도체 장치용 패키지 및 그 제조 방법 - Google Patents

프레임 형상의 몰드부를 갖는 반도체 장치용 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR19990068199A
KR19990068199A KR1019990002832A KR19990002832A KR19990068199A KR 19990068199 A KR19990068199 A KR 19990068199A KR 1019990002832 A KR1019990002832 A KR 1019990002832A KR 19990002832 A KR19990002832 A KR 19990002832A KR 19990068199 A KR19990068199 A KR 19990068199A
Authority
KR
South Korea
Prior art keywords
frame
pattern
resin substrate
resin
package
Prior art date
Application number
KR1019990002832A
Other languages
English (en)
Inventor
사또다께시
사까구찌겐이찌
도꾸나가히로미
Original Assignee
모기 쥰이찌
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모기 쥰이찌, 신꼬오덴기 고교 가부시키가이샤 filed Critical 모기 쥰이찌
Publication of KR19990068199A publication Critical patent/KR19990068199A/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 제조가 용이하고 또한 기밀성도 우수한 반도체 장치용 패키지 및 그 효과적인 제조 방법을 얻는 것을 목적으로 한다. 반도체 장치용 패키지는 수지 기체(35)의 한쪽 면에 배선 패턴(37) 및 칩 몰드부(36)가 형성되는 동시에, 상기 배선 패턴(37) 및 칩 탑재부(36)를 둘러싼 금속으로 된 프레임 형상 패턴(38)이 형성되고, 수지 기체(35)의 다른 쪽 면에 배선 패턴(37)과 전기적으로 접속하는 복수의 단자(41)가 형성된 배선 기판(32)과, 상기 배선 기판(32)의 프레임 형상 패턴(38) 상에 몰드 성형된 열경화성 수지로 된 프레임 형상의 몰드부(45)를 구비한다.

Description

프레임 형상의 몰드부를 갖는 반도체 장치용 패키지 및 그 제조 방법{PACKAGE FOR SEMICONDUCTOR DEVICE HAVING FRAME-SHAPED MOLD PART AND FABRICATING METHOD THEREOF}
본 발명은 프레임 형상의 몰드부를 갖는 반도체 장치용 패키지 및 그 제조 방법에 관한 것이다.
통상, 수지 봉지형 반도체 장치에서는, 리드 프레임의 칩 탑재부에 반도체 칩을 탑재하고, 반도체 칩과 리드를 와이어에 의해 전기적으로 접속한 후, 반도체 칩을 봉지 수지에 의해 봉지하는 것이 일반적이다.
상기와는 반대로, 리드 프레임을 인서트한 인서트 성형에 의해, 미리 오목 형상의 칩 탑재부를 갖는 몰드부를 형성한 프리몰드 패키지라고 하는 패키지가 있다. 이 패키지에서는 칩 탑재부에 반도체 칩을 탑재하고, 칩 탑재부의 주위의 배선 패턴과 반도체 칩간을 와이어로 전기적으로 접속한 후, 칩 탑재부를 덮개로 봉지하여 반도체 장치로서 사용된다.
현재는 반도체 칩 그 자체의 패시베이션 막이나 덮개와 몰드 패키지를 밀봉하는 접착제의 개선에 의한 기밀성의 향상 등으로 인해, 후자의 간단한 종류의 패키지(즉, 프리몰드 패키지)도 여러 가지 용도로 사용되고 있다.
도 11은 상기 후자의 패키지(10)의 개략을 나타낸 단면도이고, 12는 리드 프레임, 14는 몰드부로서, 도시한 바와 같이 미리 리드 프레임(12)과 몰드부(14)를 일체화한 패키지로서 제공된다. 그리고 오목 형상의 칩 탑재부(16)에 반도체 칩(18)이 탑재되고, 와이어(20)에 의해 반도체 칩(18)과 리드 프레임(12)간이 전기적으로 접속되고, 접착제(15)로 덮개(22)를 접합함으로써 칩 탑재부(16)를 덮개(22)로 덮어 반도체 칩(18)이 봉지되고, DIP 형 또는 걸윙(gull wing) 형 등의 반도체 장치로서 사용된다.
그러나, 상기 리드 프레임을 사용한 종래의 패키지에는 다음과 같은 과제가 있다.
즉, 간단한 패키지이지만 통상의 소지 봉지형 반도체 장치와 마찬가지로 트랜스퍼 등에 의한 몰드부(14) 몰드 후, 리드간에 수지의 유출을 방지하기 위하여 설치된 댐-바(도시하지 않음)를 제거하는 공정, 또는 댐-바까지의 리드간에 유출한 수지 플러시를 제거하는 공정이 불가결하여 제조에 애로가 있다.
여기서, 본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 그 목적으로 하는 바는 제조가 용이하고 또한 기밀성도 우수한 프리몰드형 반도체 장치용 패키지 및 그 제조 방법을 제공하는데 있다.
도 1은 본 발명의 반도체 장치용 패키지의 일 예를 나타낸 단면도.
도 2a ∼ 도 2d는 도 1의 패키지의 제조 공정의 일 예를 나타낸 설명도.
도 3은 수지 기체의 한쪽 면에 형성한 패턴의 일 예를 나타낸 설명도.
도 4는 수지 기체의 한쪽 면에 형성한 패턴의 다른 예를 나타낸 설명도.
도 5는 수지 기체의 한쪽 면에 형성한 패턴의 또 다른 예를 나타낸 설명도.
도 6a ∼ 도 6d는 또 다른 반도체 장치용 패키지의 제조 공정을 나타낸 설명도.
도 7은 또 다른 반도체 장치용 패키지의 예를 나타낸 단면도.
도 8a ∼ 도 8c는 도 7에 나타낸 패키지의 제조 공정을 나타낸 설명도.
도 9는 투습성에 문제가 없는 경우의, 본 발명의 또 다른 반도체 장치 패키지를 나타낸 단면도.
도 10은 저면까지 수지 몰드부(45)를 연재시킨 반도체 패키지를 나타낸 단면도.
도 11은 종래의 패키지의 예를 나타낸 단면도.
본 발명은 상기 목적을 달성하기 위하여 다음의 구성을 갖는다.
즉, 본 발명에 관한 반도체 장치용 패키지에서는, 수지 기체(基體)의 한쪽 면에 배선 패턴 및 칩 탑재부가 형성되는 동시에, 상기 배선 패턴 및 칩 탑재부를 둘러싼 금속으로 된 프레임 형상 패턴이 형성되고, 수지 기체의 다른 쪽 면에 상기 배선 패턴과 전기적으로 접속하는 복수의 단자가 형성된 배선 기판과, 상기 배선 기판의 상기 프레임 형상 패턴 상에 몰드 성형된 열경화성 수지로 된 프레임 형상의 몰드부를 구비하는 것을 특징으로 하고 있다.
금속으로 된 프레임 형상 패턴을 개재시킴으로써 수지 기체와 몰드부간의 밀착성이 양호하고, 기밀성이 우수하다. 따라서, 본 발명에 의하면, 제조가 용이하고 또한 기밀성도 우수한 프리몰드형 반도체 장치용 패키지를 얻을 수 있다.
구리층으로 된 프레임 형상 패턴으로 하면, 밀착성이 더 향상된다. 또한 리드 프레임을 사용하지 않으므로 댐-바 제거, 수지 플러시의 제거 공정도 불필요하게 된다.
상기 단자에 외부 접속용 범프를 형성하면 외부 기판으로의 표면 실장을 용이하게 할 수 있는 패키지를 제공할 수 있다.
본 발명에 관한 반도체 장치용 패키지의 제조 방법에서는, 수지 기체의 한쪽 면에 배선 패턴, 칩 탑재부, 및 상기 배선 패턴 및 칩 탑재부를 둘러싼 금속으로 된 프레임 형상 패턴을 형성하는 공정과, 상기 수지 기체의 다른 쪽 면에 상기 배선 패턴과 전기적으로 접속하는 복수의 단자를 형성하는 공정과, 상기 프레임 형상 패턴 상에 열경화성 수지로 된 프레임 형상의 몰드부를 인젝션 또는 트랜스퍼에 의해 몰드 성형하는 공정을 구비한 것을 특징으로 하고 있다.
상기 단자에 외부 접속용 범프를 형성하는 공정을 둘 수 있다.
또한, 본 발명에 관한 반도체 장치용 패키지에서는, 수지 기체의 한쪽 면에 배선 패턴 및 칩 탑재부가 형성되는 동시에, 상기 배선 패턴 및 칩 탑재부를 둘러싼 열경화성 수지로 된 프레임 형상 패턴이 형성되고, 수지 기체의 다른 쪽 면에 상기 배선 패턴과 전기적으로 접속하는 복수의 단자가 형성된 배선 기판과, 상기 배선 기판의 상기 프레임 형상 패턴 상에 몰드 성형된 열경화성 수지로 된 프레임 형상의 몰드부를 구비하는 것을 특징으로 하고 있다.
열경화성 수지로 된 프레임 형상 패턴을 개재시킴으로써, 수지 기체와 몰드부간의 밀착성이 양호하고, 기밀성이 우수하다. 또한, 리드 프레임을 사용하지 않으므로, 댐-바 제거, 수지 플러시의 제거 공동도 불필요하게 된다.
상기 단자에 외부 접속용 범프를 형성하면 외부 기판으로의 표면 실장을 용이하게 할 수 있는 패키지를 제공할 수 있다.
또한, 본 발명에 관한 반도체 장치용 패키지의 제조 방법에서는, 수지 기체의 한쪽 면에 배선 패턴 및 칩 탑재부를 형성하는 공정과, 상기 수지 기체의 한쪽 면에 상기 배선 패턴 및 칩 탑재부를 둘러싼 열경화성 수지로 된 프레임 형상 패턴을 형성하는 공정과, 상기 수지 기체의 다른 쪽 면에 상기 배선 패턴과 전기적으로 접속하는 복수의 단자를 형성하는 공정과, 상기 프레임 형상 패턴 상에 열경화성 수지로 된 프레임 형상의 몰드부를 인젝션 또는 트랜스퍼에 의해 몰드 성형하는 공정을 구비하는 것을 특징으로 하고 있다.
상기 단자에 외부 접속용 범프를 형성하는 공정을 둘 수 있다.
또한, 상기 열경화성 수지로 된 프레임 형상 패턴에 자외선(UV)을 조사하는 공정을 두어서, 프레임 형상 패턴을 활성화하도록 하는 것이 바람직하다.
또한, 본 발명에 관한 반도체 장치용 패키지에서는, 수지 기체의 한쪽 면에 배선 패턴 및 칩 탑재부가 형성되는 동시에, 상기 배선 패턴 및 칩 탑재부를 둘러싼 금속으로 된 프레임 형상 패턴이 형성되고, 상기 배선 패턴에 대응하는 부위의 수지 기체에 홀이 개구된 배선 기판과, 상기 배선 기판의 상기 프레임 형상 패턴 상에 몰드 성형된 열경화성 수지로 된 프레임 형상의 몰드부를 구비하는 것을 특징으로 하고 있다.
금속으로 된 프레임 형상 패턴을 개재시킴으로써, 수지 기체와 몰드부간의 밀착성이 양호하고, 기밀성이 우수하다. 구리층으로 된 프레임 형상 패턴으로 하면, 밀착성이 더 향상된다. 또한, 리드 프레임을 사용하지 않으므로, 댐-바 제거, 수지 플러시의 제거 공정도 불필요하게 된다.
홀로부터 일부가 돌출하여 상기 배선 패턴에 전기적으로 접속된 외부 접속용 범프를 형성하면, 외부 기판으로의 표면 실장을 용이하게 할 수 있는 패키지를 제공할 수 있다.
또한, 본 발명에 관한 반도체 장치용 패키지에서는, 수지 기체의 한쪽 면에 배선 패턴 및 칩 탑재부가 형성되는 동시에, 상기 배선 패턴 및 칩 탑재부를 둘러싼 열경화성 수지로 된 프레임 형상 패턴이 형성되고, 상기 배선 패턴에 대응하는 부위의 수지 기체에 홀이 개구된 배선 기판과, 상기 배선 기판의 상기 프레임 형상 패턴 상에 몰드 성형된 열경화성 수지로 된 프레임 형상의 몰드부를 구비하는 것을 특징으로 하고 있다.
홀로부터 일부가 돌출하여 상기 배선 패턴에 전기적으로 접속된 외부 접속용 범프를 설치하면, 외부 기판으로의 표면 실장을 용이하게 할 수 있는 패키지를 제공할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부 도면에 의거하여 상세히 설명한다.
도 1은 반도체 장치용 패키지(30)의 일 예를 나타낸 단면도이다.
32는 배선 기판이다.
배선 기판(32)은 폴리이미드 수지 필름 등의 수지 기체(35)의 한쪽 면 상에, 구리층으로 된 칩 탑재부(36), 배선 패턴(37), 또한 이 칩 탑재부(36) 및 배선 패턴(37)을 둘러싸서 형성된 구리층으로 된 금속층 또는 열경화성 수지층으로 된 프레임 형상 패턴(38)을 갖는다. 또한 수지 기체(35)를 관통하여 형성된 홀에 도전성 수지 등의 도전성 재료가 충전된 비어(40), 이 비어(40)을 통하여 배선 패턴(37)과 전기적으로 접속된, 수지 기체(35)의 다른 쪽 면에 형성된 배선 패턴(41) 및 이 배선 패턴(41)의 단부에 랜드 형상으로 형성된 단자(41a)를 갖는다.
단자(41a)에는 필요에 따라서 외부 접속용 땜납 범프 등의 범프(42)가 형성된다. 또한 43은 수지 기체(35)의 다른 쪽 면을 덮어서 형성된 솔더 리지스트층이다.
배선 기판(32)은 1 층의 것을 예시했지만, 다층인 것으로 형성하여도 좋다.
또한, 칩 탑재부(36)는 반드시 구리층이 아니어도 좋고, 수지 기판(35)의 표면의 부위 그 자체이어도 좋다.
다음에 45는 열경화성 수지로 된 몰드부이다.
몰드부(45)는 상기 배선 기판(32)을 성형 금속에 인서트하여, 프레임 형상 패턴(38) 상에 인젝션 법 또는 트랜스퍼 법에 의해 몰드 성형함으로써, 도시한 바와 같은 프레임 형상으로 형성된다. 특히, 몰드부(45)는 수지 기체(35) 및 프레임 형상 패턴(38)의 측부를 포위하여 몰드 성형되어 있고, 패키지의 측부로부터 습기가 들어오는 것을 방지하고 있다.
도 3에 나타낸 바와 같은 금속층 또는 열경화성 수지로 된 프레임 형상 패턴(38)을 개재시킴으로써, 열경화성 수지제의 몰드부(45)와 수지 기체(35)의 밀착성은 극히 양호하다.
프레임 형상 패턴(38)이 금속층인 경우, 프레임 형상 패턴(38)과 수지 기체(35)간은 수지 기체(35)에 금속박을 붙인 폴리이미드 필름의 2 층(금속박과 폴리이미드 필름이 작접 접착) 또는 3 층(금속박과 폴리이미드 필름이 접착층에 의해 접착)인 것, 또는 프린트 기판을 사용함으로써 밀착성, 따라서 기밀성은 근본적으로 양호하다. 프레임 형상 패턴(38)과 몰드부(45)간은 프레임 형상 패턴(38)에 금속층 또는 열경화성 수지로 된 것을 사용함으로써 양자간의 밀착성이 극히 양호해지는 것이 판명되었다.
특히 금속층을 구리층으로 하면, 그 구리층과 열경화성 수지로 된 몰드부(45)와의 밀착성은 극히 양호하게 된다.
프레임 형상 패턴(38)이 구리층으로 된 때는 구리의 표면에 산화막이 형성되고, 이 산화막의 존재가 양호한 밀착성을 생기게 하는 것으로 생각된다.
또한, 몰드부(45)를 열경화성 수지제의 것으로 한 경우에는 양호한 기밀성이 얻어지지 않았다.
프레임 형상 패턴(38)이 열경화성 수지층으로 된 경우에는 역시 수지로 된 수지 기체(35)와의 사이의 밀착성(접착성)은 양호하고, 같은 열경화성 수지(예컨대 에폭시 수지)로 된 몰드부(45)와의 사이의 밀착성(접착성)도 극히 양호하다.
열경화성 수지층으로 된 프레임 형상 패턴(38)은 열경화성 수지를 수지 기체(35) 상에 프레임 형상으로 도포함으로써 형성할 수 있다. 이 경우, 몰드부(45)가 열경화될 때의 열에 의해 프레임 형상 패턴(38)도 동시에 경화되는 것이다. 또한, 열경화성 수지를 수지 기체(35) 상에 프레임 형상으로 도포할 때, 상기 프레임 형상 패턴(38)에 자외선(UV)을 조사함으로써, 열경화성 수지를 활성화할 수 있고, 이것에 의해 양자간의 밀착성을 더 향상시킬 수 있다.
또한, 프레임 형상 패턴(38)은 반드시 연속한 패턴이 아니어도 된다. 즉, 수지 기체(35)와 몰드부(45)간에 개재하여 양자간의 밀착성을 향상시킬 수 있을 만큼의 면적을 갖는 패턴이면 불연속이어도 좋다.
배선 기판(32)은 공지의 방법에 의해 형성할 수 있다.
도 2a ∼ 도 2d는 그 제조 공정의 일 예를 나타낸다.
먼저, 편면에 금속박을 붙인 폴리이미드 수지 필름(35)의 소요 장소에 레이저광을 조사하여 홀(40a)을 형성하고, 이 홀(40a) 내에 도전성 재료를 충전하여 비어(40)를 형성한다(도 2a). 또한, 금속박을 급전층으로 하여 Ni, Cu, Sn 또는 Pb-Sn 등의 도금에 의해 비어(40)를 형성하여도 좋다.
다음에, 포토리소그래피법에 의해 금속박을 에칭 가공하여, 칩 탑재부(36), 배선 패턴(37) 및 프레임 형상 패턴(38)을 형성한다(도 2b). 도 3은 이 경우의 패턴의 일 예를 나타낸 평면도이다.
또한, 칩 탑재부(36), 배선 패턴(37) 및 프레임 형상 패턴(38)은 도금에 의한 공지의 애디티브 법으로 형성하여도 좋다.
다음에, 폴리이미드 수지 필름(35)의 다른 쪽 면에 금속층을 형성한다. 이 금속층은 금속박을 접착하여 형성하여도 좋고, 무전해 도금, 그리고 전해 도금을 행하는 애디티브 법에 의해 소요 두께의 금속층으로 형성하여도 좋다.
이 금속층을 상기와 마찬가지로 하여 에칭 가공하고, 배선 패턴(41) 및 랜드 형상의 단자(41a)를 형성한다.
또한, 프레임 형상 패턴(38)을 열경화성 수지로 형성할 때는 적당한 공정 중에서, 폴리이미드 수지 필름(35)의 주연부에 열경화성 수지를 도포하는 공정과, 필요에 따라서 이 열경화성 수지에 자외선(UV)광을 조사하는 공정을 두도록 한다.
또한, 도 2에서는 1 층만의 배선 기판(32)의 예를 나타냈지만, 공지의 빌드업 법 등에 의해 다층으로 형성할 수도 있다. 이 경우에 있어서도 최상층(한쪽 면)에 칩 탑재부(36), 배선 패턴(37), 프레임 형상 패턴(38)을 형성하고, 최하층(다른 쪽 면)에 배선 패턴(37)과 전기적으로 접속하는 배선 패턴(41) 및 단자(41a)를 형성하도록 한다.
상기와 같이 하여 형성한 배선 기판(32)을 금형 내에 인서트하고, 프레임 형상 패턴(38) 상에 인젝션 법 또는 트랜스퍼 법에 의해 열경화성 수지에 의한 몰드부(45)를 몰드 성형하여 패키지로서 완성한다.
또한, 바람직하게는 단자(41a)의 부위를 제외한 폴리이미드 수지 필름(35)의 다른 쪽 면에 솔더 리지스트를 도포하여 경화함으로써 보호층(49)을 형성한다.
또한, 단자(41a)에 땜납 볼 등으로 된 범프를 형성하여 패키지로 하여도 좋다.
상기 패키지(30)의 칩 탑재부(36) 상에 반도체 칩(46)을 탑재하고, 반도체 칩(46)과 배선 패턴(37)을 와이어(47)로 전기적으로 접속하고, 덮개(48)로 칩 탑재부(36)를 덮어서 반도체 칩(46)을 봉지함으로써, 반도체 장치로 완성할 수 있다. 덮개(48)는 수지제 또는 투명 유리제의 것을 사용하고, 접착제에 의해 몰드부(45)에 접합된다.
또한, 몰드부(45) 내에 파팅 수지(도시하지 않음)를 충전하여 반도체 칩을 봉지하도록 하여도 좋다. 상기에서는 단체의 패키지의 제조 방법으로 설명하였지만, 시트재를 사용하여 복수 개의 패턴이 이어진 배선 기판(32)을 먼저 제조하고, 이 상태에서 몰드부(45)를 몰드 성형하고, 최종적으로 단체의 패키지로 절단하여도 좋고, 롤 형상으로 감긴 후프(hoop)재를 사용하여 연속적으로 배선 기판의 제조 및 몰드부의 몰드 성형을 하여도 좋다.
도 4는 칩 탑재부(36), 배선 패턴(37), 프레임 형상 패턴(38)의 다른 패턴의 예를 나타낸다.
이 패턴에서는 배선 패턴(37)의 영역 내에도 프레임 형상 패턴(38)이 형성되어 있다. 파선은 몰드부(45)가 형성되는 영역으로서, 와이어 본딩부를 제외한 배선 패턴(37) 상에도 몰드부(45)가 형성되는 것을 나타내고 있다. 이와 같은 패턴으로 형성함으로써 몰드부(45)를 내측으로 가지고 올 수 있으므로, 패키지의 소형화가 도모된다. 배선 패턴(37)의 배치의 자유도도 커진다.
도 5는 칩 탑재부(36), 배선 패턴(37), 프레임 형상 패턴(38)의 또 다른 패턴을 나타낸다.
이 패턴에서는 프레임 형상 패턴(38)의 내연부에 노치(50)를 형성하고, 이 노치(50) 내에 일부 또는 전부의 배선 패턴(37)의 외연부의 부분이 진입하도록 패턴 형성하고 있다. 이 경우에도 몰드부(45)를 내측으로 가지고 올 수 있으므로 패키지의 소형화가 도모된다. 또한, 배선 패턴(37)의 배치의 자유도도 커진다.
도 6a ∼ 도 6d는 도 1에 나타낸 패키지(30)의 또 다른 제조 방법을 나타낸다.
본 제조 방법에서는 양면에 금속박을 붙인 수지 기체(35)(도 6a)를 사용한다.
먼저, 한쪽 면의 금속박을 포토리소그래피에 의해 에칭 가공하여 칩 탑재부(36), 배선 패턴(37), 프레임 형상 패턴(38)로 형성한다. 프레임 형상 패턴(38)은 열경화성 수지의 패턴으로 하여도 좋다. 칩 탑재부(36)는 직접 수지 기체(35)의 표면으로 하여도 좋다. 또한, 다른 쪽 면의 금속박을 마찬가지로 포토리소그래피에 의해 에칭 가공하여 단자(41a)를 갖는 배선 패턴(41)을 형성한다(도 6b). 그 때, 양면의 배선 패턴(37, 41)을 전기적으로 접속하는 부위가 되는 배선 패턴(41)의 부위에는 홀(40a)이 형성되도록 에칭한다.
다음에, 레이저 또는 에칭에 의해 수지 기체(35)에도 홀(40a)을 형성하고, 이 홀(40a) 내에 도전성 수지를 충전하여 비어(40)를 형성하고, 양면의 배선 패턴(37, 41)을 전기적으로 접속한다(도 6c).
다음에, 프레임 형상 패턴(38) 상에 상기와 마찬가지로 하여 열경화성 수지로 된 몰드부(45)를 몰드 성형하여 패키지로 하여 완성한다.
더 바람직하게는, 단자(41a)의 부위를 제외한 수지 기체(35)의 다른 쪽 면에 솔더 리지스트를 도포하고, 경화하여 보호막으로 하여도 좋다(도 6d).
또한, 단자(41a)에는 땜납 볼 등으로 된 범프를 형성하여 패키지로 하여도 좋다.
본 공정에서도 시트재를 사용하여 복수 개의 패키지를 동시에 형성하도록 하여도 좋고, 후프재를 사용하여 연속적으로 배선 기판을 제조하고 또한 연속하여 몰드 성형을 행하도록 할 수도 있다.
도 7은 패키지(30)의 또 다른 실시예를 나타낸다.
도 1에 나타낸 것과 동일 부재는 동일 부호를 붙이고, 설명을 생략한다.
본 실시예에서는 수지 기체(35)에 형성된 홀(40a) 내에 배선 패턴(37)의 일부가 노출하도록 되어 패키지(30)로 완성된다.
홀(40a)로부터 일부가 돌추하도록 하여 배선 패턴(37)에 땜납 볼(42)을 직접 접속하여 범프를 형성한 패키지로 하여도 좋다.
도 8은 도 7에 나타낸 패키지(30)의 제조 공정을 나타낸다.
먼저, 편면에 금속막(구리박 등)을 붙인 수지 기체(35)에 레이저나 에칭에 의해 홀(40a)을 형성한다(도 8a).
다음에, 포토리소그래피에 의해 금속박을 에칭하여 칩 탑재부(36), 배선 패턴(37), 프레임 형상 패턴(38)을 형성하고, 배선 기판(32)으로 형성한다(도 8b). 프레임 형상 패턴(38)은 열경화성 수지에 의한 패키지로 하여도 좋다. 칩 탑재부(36)는 직접 수지 기체(35) 상으로 하여도 좋다.
또한, 수지 기체에 미리 프레스 등에 의해 홀을 형성한 후, 수지 기체에 금속박을 붙이고 다음에 패턴닝을 행하여 배선 기판으로 형성하도록 하여도 좋다(도시하지 않음).
다음에, 상기와 마찬가지로 하여 프레임 형상 패턴(38) 상에 열경화성 수지에 의한 몰드부(45)를 몰드 성형하여 패키지로 완성한다(도 8c). 또한 필요에 따라서 범프를 형성한다.
본 공정에서도 시트재를 사용하여 복수 개의 패키지를 동시에 형성하도록 하여도 좋고, 후프재를 사용하여 연속적으로 배선 기판을 제조하고 또한 연속하여 몰드 성형을 행하도록 할 수도 있다.
도 9는 본 발명의 패키지(30)의 또 다른 실시예를 나타낸다. 도 1의 것과 동일 부재는 동일한 부호를 붙이고, 설명을 생략한다. 본 실시예에서는 배선 기판(32)의 주위 상면에만 몰드부(45)가 형성된 것으로 배선 기판(32)의 측면 또는 저면에는 상기 몰드부(45)는 형성되어 있지 않다. 이 실시예는 패키지(30)의 측면에서 몰드부(45)와 배선 기판(32)간의 경계를 통한 습기의 침입 문제를 그다지 고려하지 않아도 좋은 경우에 적용 가능하다.
도 10은 본 발명의 패키지(30)의 또 다른 실시예를 나타낸 것으로, 도 1의 것과 동일한 부재는 동일 부호를 붙이고, 설명을 생략한다. 본 실시예에서는 배선 기판(32)의 주위 상면 및 측면뿐만 아니라, 단자(41a)의 부분을 제외하고 배선 기판(32)의 저면까지 형성되어 있다. 이 저면부의 몰드부의 부분(45a)에 의해 배선 기판(32)으로의 투습을 가일층 방지할 수 있는 동시에 솔더 리지스트층(43)의 형성 공정을 생략할 수 있다.
이상 본 발명에 관한 바람직한 실시예를 들어서 여러 가지 설명했지만, 본 발명은 이 실시예에 한정되는 것은 아니고, 발명의 정신을 일탈하지 않는 범위 내에서 많은 변형과 변경을 행할 수 있음은 물론이다.
본 발명은 열경화성 수지 또는 금속으로 된 프레임 형상 패턴을 개재시킴으로써, 수지 기체와 몰드부간의 밀착성이 양호하고, 기밀성이 우수하다. 구리층으로 된 프레임 형상 패턴으로 하면, 밀착성이 더 향상된다. 또한, 리드 프레임을 사용하지 않으므로, 댐-바 제거, 수지 플러시의 제거 공정도 불필요하게 된다. 상기 단자에 외부 접속용 범프를 형성하면 외부 기판으로의 표면 실장을 용이하게 할 수 있는 패키지를 제공할 수 있다.

Claims (19)

  1. 몰드부를 갖는 반도체 장치용 패키지로서,
    한쪽 면 및 그 한쪽 면의 반대측에 다른 쪽 면을 갖는 수지 기체와,
    상기 수지 기체의 한쪽 면 상에 형성된 배선 패턴 및 칩 탑재부와, 이들의 배선 패턴 및 칩 탑재부를 둘러싼 금속으로 된 프레임 형상 패턴과,
    상기 수지 기체의 다른 쪽 면 상에 형성된, 상기 배선 패턴에 전기적으로 접속된 복수의 단자와,
    상기 수지 기체의 프레임 형상 패턴 상에 몰드 성형된 열경화성 수지로 된 몰드부를 구비한 것을 특징으로 하는 반도체 장치용 패키지.
  2. 제 1 항에 있어서,
    상기 수지 기체 및 상기 프레임 형상 패턴은 측면을 가지며, 상기 몰드부는 상기 측면도 포위하도록 형성되어 있는 것을 특징으로 하는 반도체 장치용 패키지.
  3. 제 1 항에 있어서,
    상기 수지 기체는 거의 직사각형으로 형성되고, 상기 프레임 형상 패턴 및 상기 몰드부는 수지 기체의 거의 직사각형의 외주를 따라서 거의 직사각형의 프레임 형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치용 패키지.
  4. 제 1 항에 있어서,
    상기 단자는 상기 수지 기체를 관통하도록 설치된 도체 비어를 통하여 상기 배선 패턴에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치용 패키지.
  5. 제 1 항에 있어서,
    상기 단자 상에 외부 접속용 범프가 형성되어 있는 것을 특징으로 하는 반도체 장치용 패키지.
  6. 수지 기체의 한쪽 면에 배선 패턴, 칩 탑재부, 및 상기 배선 패턴 및 칩 탑재부를 둘러싼 금속으로 된 프레임 형상 패턴을 형성하는 공정과,
    상기 수지 기체의 상기 한쪽 면의 반대측의 다른 쪽 면에 상기 배선 패턴과 전기적으로 접속하는 복수의 단자를 형성하는 공정과,
    상기 프레임 형상 패턴 상에 열경화성 수지로 된 프레임 형상의 몰드부를 인젝션 또는 트랜스퍼에 의해 몰드 성형하는 공정을 구비한 것을 특징으로 하는 반도체 장치용 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 단자에 외부 접속용 범프를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치용 패키지의 제조 방법.
  8. 몰드부를 갖는 반도체 장치용 패키지로서,
    한쪽 면 및 상기 한쪽 면의 반대측에 다른 쪽 면을 갖는 수지 기체와,
    상기 수지 기체의 한쪽 면 상에 형성된 배선 패턴 및 칩 탑재부와,
    상기 수지 기체의 한쪽 면 상에 형성된, 상기 배선 패턴 및 칩 탑재부를 둘러싼 열경화성 수지로 된 프레임 형상 패턴과,
    상기 수지 기체의 다른 쪽 면 상에 형성된, 상기 배선 패턴에 전기적으로 접속된 복수의 단자와,
    상기 수지 기체의 프레임 형상 패턴 상에 몰드 성형된 열경화성 수지로 된 몰드부를 구비한 것을 특징으로 하는 반도체 장치용 패키지.
  9. 제 8 항에 있어서,
    상기 수지 기체 및 상기 프레임 형상 패턴은 측면을 가지며, 상기 몰드부는 상기 측면도 포위하도록 형성되어 있는 것을 특징으로 하는 반도체 장치용 패키지.
  10. 제 8 항에 있어서,
    상기 수지 기체는 거의 직사각형으로 형성되고, 상기 프레임 형상 패턴 및 상기 몰드부는 수지 기체의 거의 직사각형의 외주를 따라서 거의 직사각형의 프레임 형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치용 패키지.
  11. 제 1 항에 있어서,
    상기 단자는 상기 수지 기체를 관통하도록 설치된 도체 비어를 통하여 상기 배선 패턴에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치용 패키지.
  12. 제 8 항에 있어서,
    상기 단자 상에 외부 접속용 범프가 형성되어 있는 것을 특징으로 하는 반도체 장치용 패키지
  13. 수지 기체의 한쪽 면에 배선 패턴 및 칩 탑재부를 형성하는 공정과,
    상기 수지 기체의 한쪽 면에 상기 배선 패턴 및 칩 탑재부를 둘러싸고 열경화성 수지로 된 프레임 형상 패턴을 형성하는 공정과,
    상기 수지 기체의 상기 한쪽 면과는 반대측의 다른 쪽 면에 상기 배선 패턴과 전기적으로 접속하는 복수의 단자를 형성하는 공정과,
    상기 프레임 형상 패턴 상에 열경화성 수지로 된 프레임 형상의 몰드부를 인젝션 또는 트랜스퍼에 의해 몰드 성형하는 공정을 구비한 것을 특징으로 하는 반도체 장치용 패키지의제조 방법.
  14. 제 13 항에 있어서,
    상기 단자에 외부 접속용 범프를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치용 패키지의 제조 방법.
  15. 제 14 항에 있어서,
    상기 열경화성 수지로 된 프레임 형상 패턴에 자외선(UV)을 조사하는 공정을 포함하는 것을 특징으로 하는 반도체 장치용 패키지의 제조 방법.
  16. 몰드부를 갖는 반도체 장치용 패키지로서,
    한쪽 면 및 상기 한쪽 면의 반대측에 다른 쪽 면을 갖는 수지 기체와,
    상기 수지 기체의 한쪽 면 상에 형성된 배선 패턴 및 칩 탑재부와,
    상기 수지 기체의 한쪽 면 상에 형성된, 상기 배선 패턴 및 칩 탑재부를 둘러싼 열경화성 수지로 된 프레임 형상 패턴과,
    상기 수지 기체의 프레임 형상 패턴 상에 몰드 성형된 열경화성 수지로 되어 있는 몰드부를 구비하며,
    상기 수지 기체에는 상기 배선 패턴에 대응하는 부위에 홀이 개구되어 있는 것을 특징으로 하는 반도체 장치용 패키지.
  17. 제 16 항에 있어서,
    상기 수지 기체 및 상기 프레임 형상 패턴은 측면을 가지며, 상기 몰드부는 상기 측면도 포위하도록 형성되어 있는 것을 특징으로 하는 반도체 장치용 패키지.
  18. 제 16 항에 있어서,
    상기 수지 기체는 거의 직사각형으로 형성되고, 상기 프레임 형상 패턴 ``및 상기 몰드부는 수지 기체의 거의 직사각형의 외주를 따라서 거의 직사각형의 프레임 형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치용 패키지.
  19. 제 16 항에 있어서,
    상기 홀로부터 일부가 돌출하여 상기 배선 패턴에 전기적으로 접속되어 있는 외부 접속용 범프를 갖는 것을 특징으로 하는 반도체 장치용 패키지.
KR1019990002832A 1998-01-30 1999-01-29 프레임 형상의 몰드부를 갖는 반도체 장치용 패키지 및 그 제조 방법 KR19990068199A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1948998 1998-01-30
JP98-19489 1998-01-30

Publications (1)

Publication Number Publication Date
KR19990068199A true KR19990068199A (ko) 1999-08-25

Family

ID=12000781

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990002832A KR19990068199A (ko) 1998-01-30 1999-01-29 프레임 형상의 몰드부를 갖는 반도체 장치용 패키지 및 그 제조 방법

Country Status (2)

Country Link
US (1) US6097101A (ko)
KR (1) KR19990068199A (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3171176B2 (ja) * 1998-12-15 2001-05-28 日本電気株式会社 半導体装置およびボール・グリッド・アレイ製造方法
JP3521325B2 (ja) * 1999-07-30 2004-04-19 シャープ株式会社 樹脂封止型半導体装置の製造方法
JP3919398B2 (ja) * 1999-10-27 2007-05-23 三菱電機株式会社 半導体モジュール
US7015072B2 (en) 2001-07-11 2006-03-21 Asat Limited Method of manufacturing an enhanced thermal dissipation integrated circuit package
US6734552B2 (en) 2001-07-11 2004-05-11 Asat Limited Enhanced thermal dissipation integrated circuit package
US20030178719A1 (en) * 2002-03-22 2003-09-25 Combs Edward G. Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package
US20050046016A1 (en) * 2003-09-03 2005-03-03 Ken Gilleo Electronic package with insert conductor array
US9502624B2 (en) 2006-05-18 2016-11-22 Nichia Corporation Resin molding, surface mounted light emitting apparatus and methods for manufacturing the same
JP5380774B2 (ja) * 2006-12-28 2014-01-08 日亜化学工業株式会社 表面実装型側面発光装置及びその製造方法
CN101414565B (zh) 2007-10-16 2012-07-04 飞思卡尔半导体(中国)有限公司 形成预成型引线框的方法
US8390112B2 (en) * 2008-09-30 2013-03-05 Intel Corporation Underfill process and materials for singulated heat spreader stiffener for thin core panel processing
CN101692441B (zh) * 2009-04-16 2012-04-11 旭丽电子(广州)有限公司 一种印刷电路板封装结构
JP2017188621A (ja) * 2016-04-08 2017-10-12 クラスターテクノロジー株式会社 半導体素子実装パッケージおよびその製造方法、ならびに当該パッケージ製造のための基板プレート
JP7063718B2 (ja) 2018-05-17 2022-05-09 エイブリック株式会社 プリモールド基板とその製造方法および中空型半導体装置とその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2772739B2 (ja) * 1991-06-20 1998-07-09 いわき電子株式会社 リードレスパッケージの外部電極構造及びその製造方法
JP3337820B2 (ja) * 1994-05-12 2002-10-28 古河電気工業株式会社 半導体素子パッケージ
JP3541491B2 (ja) * 1994-06-22 2004-07-14 セイコーエプソン株式会社 電子部品
FR2723257B1 (fr) * 1994-07-26 1997-01-24 Sgs Thomson Microelectronics Boitier bga de circuit integre
DE69621983T2 (de) * 1995-04-07 2002-11-21 Shinko Electric Ind Co Struktur und Verfahren zur Montage eines Halbleiterchips
US5940271A (en) * 1997-05-02 1999-08-17 Lsi Logic Corporation Stiffener with integrated heat sink attachment
US6011304A (en) * 1997-05-05 2000-01-04 Lsi Logic Corporation Stiffener ring attachment with holes and removable snap-in heat sink or heat spreader/lid

Also Published As

Publication number Publication date
US6097101A (en) 2000-08-01

Similar Documents

Publication Publication Date Title
US5635671A (en) Mold runner removal from a substrate-based packaged electronic device
US6486562B1 (en) Circuit device with bonding strength improved and method of manufacturing the same
US6395579B2 (en) Controlling packaging encapsulant leakage
US6700188B2 (en) Low-pin-count chip package having concave die pad and/or connections pads
KR0152901B1 (ko) 플라스틱 반도체 패키지 및 그 제조방법
US5717252A (en) Solder-ball connected semiconductor device with a recessed chip mounting area
US5650593A (en) Thermally enhanced chip carrier package
JP3170199B2 (ja) 半導体装置及びその製造方法及び基板フレーム
US5827999A (en) Homogeneous chip carrier package
JP2000058711A (ja) Cspのbga構造を備えた半導体パッケージ
JP2003017518A (ja) 混成集積回路装置の製造方法
JP4919103B2 (ja) ランドグリッドアレイ半導体装置パッケージ、同パッケージを含む組み立て体、および製造方法
KR19990068199A (ko) 프레임 형상의 몰드부를 갖는 반도체 장치용 패키지 및 그 제조 방법
JPH10284525A (ja) 半導体装置の製造方法
KR0141952B1 (ko) 반도체 패키지 및 그 제조방법
JP3542297B2 (ja) 半導体装置用パッケージおよびその製造方法
KR101674537B1 (ko) 리드프레임 제조방법과 그에 따른 리드프레임 및 반도체 패키지 제조방법과 그에 따른 반도체 패키지
JP3879823B2 (ja) 薄型半導体装置のモールド方法及びそのモールド金型
US6372553B1 (en) Disposable mold runner gate for substrate based electronic packages
US5984699A (en) Method of fabricating a semiconductor device
JPH0936155A (ja) 半導体装置の製造方法
JP2000243875A (ja) 半導体装置
KR20010061784A (ko) 칩 스캐일 패키지 및 그의 제조 방법
JP3212527B2 (ja) 光照射窓を有するbga型中空半導体パッケージ
KR100520443B1 (ko) 칩스케일패키지및그제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application