JPH09213859A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH09213859A
JPH09213859A JP1990296A JP1990296A JPH09213859A JP H09213859 A JPH09213859 A JP H09213859A JP 1990296 A JP1990296 A JP 1990296A JP 1990296 A JP1990296 A JP 1990296A JP H09213859 A JPH09213859 A JP H09213859A
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semiconductor chip
lead
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bent
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JP1990296A
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Osatake Yamagata
修武 山方
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Toshiba Corp
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Abstract

(57)【要約】 【課題】装置全体の外形を大きくしないよう改善した半
導体装置の製造方法を提供することを目的とする。 【解決手段】本発明の半導体装置の製造方法は、複数の
リード部分を有するフレームを準備し、前記フレームの
複数のリード部分を一回の押圧で折曲して立ち上げ、先
端が対向する一対のリードを複数対、同時に形成し、折
曲され立ち上げられた一対のリード毎の夫々対向する先
端上に一個の半導体チップを粘着性テープを介して載置
し、前記半導体チップに設けられる電極パッドと前記一
対のリードの夫々との間を電極ワイヤを用いて電気的接
続を行い、少なくとも前記チップを載置する前記一対の
リードの先端及び電極ワイヤを含み前記チップをモール
ドし、モールドされたチップ毎にリードを切断する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、LOC(LEAD O
N CHIP)構造の半導体装置の製造方法に係り、特に複数
の半導体チップを連続して載置するためのリードフレー
ムに対し一回の金型による押圧工程により複数の半導体
チップの個々に対応する一対のリードの折曲工程を一括
して実行できる半導体装置の製造方法に関する。
【0002】
【従来の技術】従来のLOC構造の半導体装置の一般的
構成は、図8に示される。半導体チップ1上に粘着性テ
ープ3を介して一対のリード2が接着される。一対のリ
ード2の夫々と半導体チップ1上に設けられる電極パッ
ド5は、電極ワイヤ4を介して電気的に接続される。次
いで樹脂によって全体が封止されモールド体6が形成さ
れる。
【0003】その後、リード2の折曲工程と切断工程と
が行われ、この一対のリード2の夫々と、図示されてい
ないプリント基板との接続が行われる。一般的にチップ
1の真上又は真下に位置するプリント基板とリード2と
を接続するに適するように、モールド体6からの導出部
分からリード2を折り曲げ、その先端部をモールド体6
の真上又は真下に置く。
【0004】上記工程は、従来、図9乃至図12に示す
ように複数種の金型を用いて4工程で行っていた。即
ち、第1工程として図9に示すように、第1の押圧金型
20と第2の曲げ金型21とを用いてリード2の先端が
曲げられる。
【0005】次の第2工程で、図10に示すように第3
の押圧金型22と第4の曲げ金型23とを用いてリード
2に対し、モールド体6の長手方向の水平位置から下方
向に30°及び60°の曲げを順次行う。
【0006】続いて、第3の工程で、図11に示すよう
に第5の曲げ金型24を用いてリード2の90°の曲げ
を行う。最後の第4の工程で、図12に示すように第6
の成型金型25を用いてモールド体6の真上又は真下に
リード2の先端が位置するように曲げ込む。
【0007】上記第1乃至第4工程は、各半導体チップ
毎に行われ、夫々リードフレームから切断された後、プ
リント基板に接続される。上述した従来の工程は、リー
ド2の曲げを行う工程として少なくとも4工程を必要と
している。
【0008】更に、リード2は、半導体チップ1の長手
方向の線上にあるモールド体6の長手方向に延長するよ
うにように設けられているため、曲げられたときにリー
ド2の幅分だけモールド体6の外側にリード2が位置
し、装置全体の外形を大きくしてしまうという欠点が指
摘されていた。
【0009】
【発明が解決しようとする課題】この発明は、上記欠点
を改善し、複数の半導体チップを連結するリードフレー
ムに対し一回の金型による押圧工程により複数の半導体
チップ毎のリードの曲げ工程を一括して実行できると共
に、半導体チップの配線面上のモールド外にリードを延
出し、リードの切断箇所をモールド体の長手幅内に納め
ることができるようにすることで装置全体の外形を大き
くしないよう改善した半導体装置の製造方法を提供する
ことを目的とする。
【0010】
【課題を解決するための手段】上記目的を達成する為、
本発明の半導体装置の製造方法は、複数のリード部分を
有するフレームを準備する工程と、前記フレームの複数
のリード部分を一回の押圧で折曲して立ち上げ、先端が
対向する一対のリードを複数対、同時に形成する工程
と、折曲され立ち上げられた一対のリード毎の夫々対向
する先端上に一個の半導体チップを粘着性テープを介し
て載置する工程と、前記半導体チップに設けられる電極
パッドと前記一対のリードの夫々との間を電極ワイヤを
用いて電気的接続を行う工程と、少なくとも前記半導体
チップを載置する前記一対のリードの先端及び電極ワイ
ヤを含み前記半導体チップをモールドする工程と、モー
ルドされた半導体チップ毎にリードを切断する工程と、
より構成される。
【0011】
【発明の実施の形態】図1及び図2は、本発明の半導体
装置の製造方法によって完成した半導体装置の断面構造
を示し、図1は、チップ1の配線面上にのみモールド体
6を形成した構成例を示し、一対のリード2は、粘着性
テープ3を介して半導体チップ1に接着される。一対の
リード2は、電極ワイヤ4を介してチップ1上の電極パ
ッド5に電気的に接続される。
【0012】一対のリード2の両先端を導出するように
して、半導体チップ1の配線面上にのみポッティングに
より例えば、熱硬化型エポキシ系樹脂を供給することに
よりモールド体6が形成され、半導体チップ1の配線面
及び電極ワイヤ4が保護される。
【0013】図2は、半導体チップ1の両面に対し熱硬
化型エポキシ系樹脂を射出成型し、金型で挟み込んでモ
ールド体6が形成される断面構造を示す。構成部分を示
す参照番号は、図1と同様であり説明は省略する。
【0014】図1及び図2に示す、半導体チップ1の配
線面上から視た平面図を図3に示す。複数の並設された
電極パッド5は、電極ワイヤ4を介して交互に左右のリ
ード2に接続される。
【0015】次に、図1乃至図3に示す半導体装置の製
造方法である、この発明の第一の実施の形態を図4乃至
図7を参照して説明する。この発明のリードフレーム1
1は、図4に示すように複数のリード2が並設され1フ
レーム群12を構成し、更に、フレーム群13、14が
並設され、複数連のフレーム群を形成する。通常8連か
10連設けられる。
【0016】各フレーム群において、複数対のリード2
が各対毎に夫々のリード2の先端が所定の間隔をおいて
対向するよう構成される。図5は、一対の金型7、8
が、リードフレーム11を挟むようにして上面、下面の
位置で対峙されることを示す。
【0017】一対の金型7、8は、嵌合自在な凸部9と
凹部10とが対向していて、図4においては、リードフ
レーム11の下方に、金型8と、その凸部9が示されて
いる。
【0018】次に、図6に示すように金型8の凸部9を
押上げれば、一対のリード2は、途中で折曲され、先端
は、水平面上に対向した状態で位置が定まる。金型7、
8を外した後、図7に示すように、一対のリード2の対
向する先端上に粘着性テープ3を介してチップ1が接着
される。
【0019】
【発明の効果】上述したように、金型8の一回の押上げ
動作によって、複数連のフレーム群における夫々のリー
ド2が、一斉に折曲され対向する一対の先端部が複数同
時に形成され、それらの上に、チップ1が夫々接着され
るので、従来の工程に比べ、チップ毎に行っていたリー
ド2の曲げ工程数を一回に減らすことができ、製造工程
を簡略化できる。半導体チップ1の接着後、図1若しく
は図2に示すように熱硬化型エポキシ系樹脂を用いてモ
ールド体6を形成する。
【0020】又、モールド体6が形成された後の半導体
装置の構造は、一対のリード2が、モールド体6の長手
方向に延長するように設けられずに、チップ1の配線面
上のモールド体の外平面にリード2を延出しているの
で、リード2の切断箇所を、チップ1の長手方向幅内に
納めることができ、装置全体の外形を大きくせずに済
む。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法によって完成さ
れた半導体装置の断面構造の一例を示す。
【図2】本発明の半導体装置の製造方法によって完成さ
れた半導体装置の断面構造の他の例を示す。
【図3】図1及び図2に示すチップの配線面上から視た
平面図。
【図4】リードフレーム11の下方に、凸部9を有する
金型8が配置されることを示す図。
【図5】図4のV−V線に沿って断面し、上部の金型7
をも含み、矢視した図。
【図6】下方の金型8を押上げ、リードを折曲する工程
を示す図。
【図7】折曲された一対のリード2の先端に半導体チッ
プ1を搭載した状態を示す側面図。
【図8】従来のLOC構造の半導体装置の一般的構成を
示す部分的断面図。
【図9】従来の複数種の金型を用いてリード2の折曲加
工を行う際の第1の工程図。
【図10】図9に示す第1の工程に続く第2の工程を示
す図。
【図11】図10に示す第2の工程に続く第3の工程を
示す図。
【図12】図11に示す第3の工程に続く第4の工程を
示す図。
【符号の説明】
1…半導体チップ、2…リード、3…粘着性テープ、4
…電極ワイヤ、5…電極パッド、6…モールド体

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】複数のリード部分を有するフレームを準備
    する工程と、前記フレームの複数のリード部分を一回の
    押圧で折曲して立ち上げ、先端が対向する一対のリード
    を複数対、同時に形成する工程と、折曲され立ち上げら
    れた一対のリード毎の夫々対向する先端上に一個の半導
    体チップを粘着性テープを介して載置する工程と、前記
    半導体チップに設けられる電極パッドと前記一対のリー
    ドの夫々との間を電極ワイヤを用いて電気的接続を行う
    工程と、少なくとも前記半導体チップを載置する前記一
    対のリードの先端及び電極ワイヤを含み前記半導体チッ
    プをモールドする工程と、モールドされた半導体チップ
    毎にリードを切断する工程と、より成る半導体装置の製
    造方法。
JP1990296A 1996-02-06 1996-02-06 半導体装置の製造方法 Pending JPH09213859A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003510835A (ja) * 1999-08-19 2003-03-18 マイクロン・テクノロジー・インコーポレーテッド 機械的に予備形成された電導性リードを提供するための装置および方法
CN110394407A (zh) * 2019-08-27 2019-11-01 南京信息职业技术学院 一种半导体二极管制造用引脚折弯装置及其使用方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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