TWI663663B - 電子封裝構件及其製作方法 - Google Patents

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Abstract

本發明披露一種電子封裝構件，包含一電子元件；一導線架，包圍電子元件的至少一側壁表面；一成型模料，包覆導線架及電子元件；以及一金屬屏蔽層，順形地覆蓋成型模料並與導線架電性連接。導線架包含用來容納電子元件的至少一開口。電子元件的下部設置於開口中，並且電子元件的底面從開口顯露出來。

Description

電子封裝構件及其製作方法
本發明係有關於包括諸如零散式被動型的電子元件的電子封裝構件。更特定言之，本發明係有關於一種用於製作具有防電磁干擾金屬屏蔽層的無基板式電子封裝構件的結構和方法。
如本領域中已知的，電子封裝構件通常包括一封裝基板(或印刷電路板)、一電子元件及一成型模料，其中電子元件機械性且電性連接在封裝基板(或印刷電路板)上，成型模料包覆電子元件和封裝基板。
上述成型模料可以保護電子元件及電子元件與封裝基板之間的電性連接結構不受機械應力和環境因子的損害。電子封裝構件通常還需要一射頻(RF)屏蔽殼體，以保護電子元件不受電磁干擾(EMI)。
上述電子元件通常利用焊料及表面安裝技術(SMT)接合到封裝基板上。封裝基板通常包括介電層以及諸如銅走線的金屬層。通常，上述RF屏蔽殼體係電性連接到封裝基板的其中一金屬層。
然而，上述電子封裝構件有一些缺點。例如，在回流焊接製程(reflow soldering process)或濕度敏感度(MSL)測試期間，電子元件和封裝基板之間的焊料可能被熔化，並且焊料的體積可能改變，這可能對電子元件造成額外的應力，導致焊料擠出、封裝材料的分層、電子元件斷裂或接合損壞。
除了需要提升小型化電子封裝構件的結構強度之外，如何在電子封裝構件的底部導入EMI保護件，以避免由電子封裝構件底部的EMI干擾也是當前需要解決的問題之一。
本發明一方面，提出一種電子封裝構件，包含一電子元件；一導線架，包圍電子元件的至少一側壁表面；一成型模料，包覆導線架及電子元件；以及一金屬屏蔽層，順形地覆蓋成型模料並與導線架電性連接。導線架包含用來容納電子元件的至少一開口。電子元件的下部設置於開口中，並且電子元件的底面從開口顯露出來。
本發明另一方面，提出一種製作電子封裝構件的方法。首先，提供一載板，其上設有一離型膜；接著，於離型膜上設置一導線架；然後於離型膜上設置一電子元件，其中導線架圍繞電子元件，且導線架包含用來容納電子元件的至少一開口，其中電子元件的下部設置於開口中，並且電子元件的底面從開口顯露出來；隨後進行一封裝製程，形成一成型模料，包覆電子元件及導線架；再去除載板及離型膜；最後，於該成型模料上鍍上一金屬屏蔽層。
本發明另一方面，提出一種電子封裝構件，包含一電子元件；一導 線架，包圍電子元件的至少一側壁表面，其中導線架包含用來容納電子元件的至少一開口，其中電子元件的下部設置於開口中，並且電子元件的底面從開口顯露出來；一成型模料，包覆導線架及電子元件；一重分佈層結構，設置在成型模料上及電子元件的底面上，其中重分佈層結構包含至少一介電層及至少一金屬層；以及一金屬屏蔽層，順形地覆蓋成型模料並與重分佈層結構的金屬層電性連接。
10‧‧‧載板
12‧‧‧離型膜
14‧‧‧導線架
201~205‧‧‧開口
21~25‧‧‧電子元件
21a~25a‧‧‧電極
30‧‧‧成型模料
14a‧‧‧外圍側壁
21b‧‧‧凹入溝槽
23b‧‧‧凹入溝槽
TS‧‧‧頂面
BS‧‧‧底面
SS‧‧‧側壁面
1‧‧‧電子封裝構件
40‧‧‧金屬屏蔽層
70‧‧‧積體電路晶片
221‧‧‧腔
510‧‧‧介電層
510a‧‧‧通孔
520‧‧‧金屬層
520a‧‧‧電鍍的導電通孔
522‧‧‧接地跡線
520b‧‧‧電鍍的導電通孔
530‧‧‧防焊層
530a‧‧‧防焊層開口
60‧‧‧焊料凸塊
50‧‧‧RDL結構
524‧‧‧引腳墊
523‧‧‧接地墊
900‧‧‧切割道
90‧‧‧切割線
2‧‧‧電子封裝構件
522a‧‧‧側壁表面
附圖包括對本發明的實施例提供進一步的理解，及被併入且構成說明書中的一部份。圖式說明一些本發明的實施例，並與說明書一起用於解釋其原理。
第1圖至第4圖是根據本發明一實施例所繪示的用於製作電子封裝構件的方法的透視圖；第5圖是沿第4圖中的線I-I'截取的示意性剖面圖；以及第6圖至第12圖是根據本發明的另一實施例所繪示的用於製作電子封裝構件的方法的示意圖，第12圖繪示了RDL走線圖案中的引腳墊和接地墊的示例性佈局(layout)圖以及五個電子元件的相對位置。
於下文中，係加以陳述本發明之具體實施方式，該些具體實施方式可參考相對應的圖式，俾使該些圖式構成實施方式之一部分。同時也藉由說明， 揭露本發明可據以施行之方式。該等實施例已被清楚地描述足夠的細節，俾使該技術領域中具有通常技術者可據以實施本發明。其他實施例亦可被加以施行，且對於其結構上所做之改變仍屬本發明所涵蓋之範疇。
因此，下文的細節描述將不被視為一種限定，且本發明所涵蓋之範疇僅被所附之申請專利範圍以及其同意義的涵蓋範圍。
本發明之一或多個實施例將參照附圖描述，其中，相似元件符號始終用以表示相似元件，且其中闡述的結構未必按比例所繪製。術語“晶粒”、“晶片”、“半導體晶片”及“半導體晶粒”於本說明書中可互換使用。
請參考第1圖至第5圖。第1圖至第4圖是根據本發明一實施例所繪示的用於製作電子封裝構件的方法的透視圖。第5圖是沿第4圖中的線I-I'截取的示意性剖面圖。
如第1圖所示，首先，提供一載板10。載板10可以包括金屬、玻璃或矽，但不限於此。根據本發明一實施例，當從上方俯視時，載板10具有矩形形狀。離型膜12可以形成或設置在載板10的頂面上。例如，離型膜12可以包括黏著劑或介電材質，但不限於此。
隨後，在離型膜12的頂面上設置一導線架14。導線架14可以是金屬導線架，且可以包括開口201~205。每個開口201~205顯露出離型膜12的頂面的一部分。各個開口201~205係用於容納一電子元件。根據本發明另一實施例，導線架14可以僅包括一個開口，此唯一的開口同時容納多個電子元件。
如第2圖所示，複數個電子元件21~25，諸如零散式被動型的電子元件，分別設置在開口201~205內，且位於離型膜12暴露的頂面上。例如，被動型的電子元件21~25可以包括電容、扼流器(choke)、電感或電阻。各個電子元件21~25的下部設置於各個開口201~205中。電子元件21~25包括分別位於各個電子元件21~25底部的電極21a~25a。電極21a~25a係直接接觸離型膜12暴露的頂面。
根據本發明一實施例，導線架14包圍各個電子元件21~25。在一些實施例中，當從上方俯視時，一些導線架開口可以沿著模組的邊緣具有非連續性側邊結構，例如U形導線架開口，使得模組的內部應力可以在模組的邊緣被釋放(U形導線架開口的側邊開口端)，因此可以避免模組破裂。將電極設置在各個電子元件21~25的側壁及底部，且電極從電子元件21~25的側壁延伸至底部的情況下，導線架14的側壁不直接接觸電子元件21~25的非接地型電極或各個電子元件21~25，使得導線架14不電性連接至非接地型電極或各個電子元件21~25的電極。藉由提供這樣的配置(即，導線架不電性連接至電子元件的電極)，可以實現更好的屏蔽效果。然而，在一些實施例中，導線架14可以電性連接至電子元件21~25的接地電極。根據本發明的實施例，電子元件21~25的電極21a~25a可以是具有焊接界面的銅電極，例如鍍鎳、銅錫合金及/或錫。根據本發明的實施例，導線架14是諸如銅的金屬層，其底面與電子元件21~25的電極21a~25a設於共平面。
如第3圖所示，然後進行一封裝製程，將成型模料30包覆電子元件21~25、導線架14以及電子元件21~25和導線架14之間且在開口201~205中的間 隙。根據本發明的實施例，封裝製程可包括，但不限於，轉注封裝製程(transfer molding process)或壓縮封裝製程(compression molding process)。根據本發明的實施例，導線架14的外圍側壁14a係暴露出來的，且未被成型模料30覆蓋。
如第4圖及第5圖所示，在形成成型模料30之後，去除載板10和離型膜12。各個電子元件21~25的底面從各個開口201~205顯露出來。導線架14的底面也被顯露出來。隨後，在成型模料30的外表面上以及導線架14暴露的外圍側壁14a上塗覆順形的金屬屏蔽層40，從而形成電子封裝構件1。根據本發明的實施例，金屬屏蔽層40可以包括銅、銀或任何導電金屬。
電子封裝構件1可以在其底面包括一凹入溝槽。凹入溝槽位於電子元件的正下方。在第5圖中，繪示了兩個凹入溝槽21b和23b。凹入溝槽21b和23b分別位於電子元件21和23的正下方。根據本實施例，凹入溝槽21b和23b未被成型模料30填入或填滿。當用於模製產品中而將本發明的電子封裝構件1二次封裝時，二次封裝的成型模料可以容易地填入凹槽21b和23b，避免模製產品內有空隙和封裝製作失敗。
在第5圖中，各個電子元件21~25包括一頂面TS、與頂面TS相對的一底面BS，以及在頂面TS與底面BS之間延伸的四個側壁面SS。各個電子元件21~25還包括分別設置在各個電子元件21~25的底面BS上的兩個電極21a~25a。在一些實施例中，電極22a-25a可以從電子元件的底面BS延伸到側壁面SS。
成型模料30覆蓋頂面TS和四個側壁面SS，但不覆蓋各個電子元件21~25的底面BS。凹入溝槽(在剖面圖中僅可見凹入溝槽21b、23b)位於各個電 子元件21~25的底面BS的兩個電極之間。
根據本發明的實施例，電子封裝構件1中的電子元件21~25的電極21a~25a直接作為電子封裝構件1的引腳墊(pin 0ut pads)，直接連至一電路板或一系統板上的接墊。導線架14可以是一金屬塊或者是印刷電路板(PCB)的形式。在導線架是由一單體式金屬塊製成的情況下，可以降低生產成本。在導線架是由一單體式金屬塊製成的情況下，可以提升電子封構件1的散熱性能。此外，在電子元件21~25的下方不需要封裝基板。
本發明電子封裝構件的電子元件，例如耐應力等級較低的電感(易碎電子元件)，位於導線架的開口處，且其對應的電極未焊接至導線架，所以產生的應力等級較低。換句話說，在導線架的開口處的電子元件的電極上的焊料未被密封在成型模料30的內部，使對應產生的應力等級較低。因此，本發明的電子封裝構件1被加熱和焊接至系統板時不會因為產生的應力等級較大而導致元件破裂和斷裂。此外，本發明可以減小電子封裝構件的整體高度。
根據本發明的實施例，導線架14可以電性連接至系統板或主機板的接地平面，且金屬屏蔽層40因此接地而能夠提供電磁干擾(EMI)屏蔽。導線架14不僅可以避免EMI在電子封裝構件下方的干擾，而且可以增加電子封裝構件的結構強度，且適用於電子封裝構件的小型化。
請參考第6圖至第11圖。第6圖至第11圖是根據本發明的另一實施例所繪示用於製作電子封裝構件的方法的示意圖，其中相似的元件符號表示相似的區域、層、通孔、焊墊、跡線或元件。根據本發明的實施例，電子封裝構件 可以是系統級封裝構件(SiP)或功率模組，其包括諸如功率控制單元(PCU)的積體電路晶片。
如第6圖所示，同樣地，首先，提供一載板10。接著，複數個電子元件21~23，諸如零散式被動型的電子元件，被設置在離型膜12的頂面上。電子元件21~23包括分別位於各個電子元件21~23底部的電極21a~23a。電極21a~23a直接接觸離型膜12暴露的頂面。根據本發明的實施例，可選擇性地將具有開口的導線架14設置在離型膜12或載板10的頂面上。導線架14可以具有用於與導線架14的側壁電性連接的外圍側壁14a。
可選擇性地將積體電路晶片70設置在離型膜12上。根據本發明的實施例，積體電路晶片70可以是覆晶晶片(flip chip)，且各個積體電路晶片70可以直接設置在電子元件22下方。例如，電子元件22可以是扼流器，而積體電路晶片70可以是功率控制單元(PCU)。電子元件22蓋住積體電路晶片70。電子元件22可以包括腔221，用以將各個積體電路晶片70容納在電子元件22下方的腔221內。
根據本發明一實施例，各個積體電路晶片70具有主動面，直接面向下且朝向離型膜12。根據本發明一實施例，各個積體電路晶片70具有被動面，與主動面相對，且該被動面可以與電子元件22的底面直接接觸。
根據本發明另一實施例，各個積體電路晶片70可以透過諸如銀漿料等的導熱材料與電子元件22的底面接觸。應理解的是，具有特定功能的附加元件，例如，半導體晶片或晶粒，可以被設置在電子元件21~23之間的離型膜12 上。這樣做是有利的，因為可以提高裝置的散熱性能。
如第7圖所示，接著進行一封裝製程，利用成型模料30包覆電子元件21~23和導線架14。根據本發明的實施例，導線架14的外圍側壁14a係暴露出來的，且未被成型模料30覆蓋。
如第8圖所示，在形成成型模料30之後，去除載板10和離型膜12。各個電子元件21~23的底面和成型模料30的底面被顯露出來。然後在各個電子元件21~23的底面和成型模料30的底面上形成諸如重建膜(build-up film)的介電層510，可以是貼合或塗佈的方式形成。根據本發明的實施例，介電層510可以包含聚合物(polymer)或環氧樹脂(epoxy resin)，但不限於此。
隨後，在介電層510中形成複數個通孔510a(空心且不導電)。通孔510a分別顯露出電極21a~23a。根據本發明的實施例，通孔510a可以使用雷射燒蝕、蝕刻或本領域已知的任何合適的方法形成。在併入積體電路晶片70的情況下，各個積體電路晶片70的主動面上的輸入/輸出(I/O)墊可以通過對應的通孔510a被顯露出來。
如第9圖所示，在介電層510中形成通孔510a之後，在介電層510上和通孔510a中形成金屬層520，例如重分佈層(RDL,re-distribution layer)跡線圖案。金屬層520可以經由電鍍的導電通孔520a分別電性連接至電極21a~23a。根據本發明的實施例，金屬層520可以包含接地跡線和焊墊。金屬層520可以包括沿著各個電子封裝構件的周邊形成的接地跡線522。在併入導線架14的情況下，導線架14可以藉由電鍍的導電通孔520b電性連接至金屬層520的接地跡線522。
金屬層520可以使用本領域已知的方法形成。例如，在介電層510的整個表面上和通孔510a內沉積阻障層(barrier layer)和晶種層(seed layer)。在晶種層上形成光阻層圖案，藉由光阻層圖案的開口界定金屬層520。然後進行一電鍍製程以在光阻層圖案的開口中形成金屬層520。接著，去除光阻層圖案和阻障層和晶種層或其下部。
在形成金屬層520之後，可以在金屬層520和介電層510上形成防焊層530。防焊層530可以包括複數個防焊層開口530a，其暴露金屬層520的一部分(引腳墊)，然後在防焊層開口530a內形成焊料凸塊60。根據本發明的實施例，介電層510、金屬層520和防焊層530構成RDL結構50，其中包含接地跡線522、接地墊和引腳墊以及電鍍的導電通孔520a。而導孔(via)除了包含電鍍的導電通孔520a(through via)外，更可以包含盲導孔(Blind via)與埋導孔(Buried via)。
請參考第12圖，其繪示金屬層520中引腳墊524與接地墊523的佈局示意圖以及五個電子元件21~25的相對位置，還繪示了電子元件21~25的電極21a~25a的相對位置。如第12圖所示，接地跡線522沿著電子封裝構件的周邊形成。第12圖繪示接地墊523、電鍍的導電通孔520a和引腳墊524的示例性佈置。電子封裝構件藉由沿著切割道900內的切割線90切割而彼此分離。
如第10圖所示，可以進行一單一模組化的分割製程(singulation process)，包括但不限於，一切割製程，以將各個電子封裝構件2彼此分離為單獨的一個結構。切割製程包括使用刀片或切割鋸片沿著切割道切割成多個單獨的模組(電子封裝構件)。根據本發明的實施例，接地跡線522的側壁表面522a從RDL 結構50的側邊顯露出來。根據本發明的實施例，電子封裝構件更可以包含導線架14，且同時具有導線架14及RDL結構50的情況下，RDL結構50可以設置在導線架14及電子元件21~25的底面，導線架14的外圍側壁14a被顯露出來且不被成型模料30覆蓋，其中導線架14與電子元件21~25之間的構結關係相似於第10圖。
如第11圖所示，隨後，在成型模料30和RDL結構50的側邊上塗覆順形的金屬屏蔽層40。根據本發明的實施例，金屬屏蔽層40可以包括銅、銀或任何合適的導電材料。根據本發明的實施例，金屬屏蔽層40直接接觸接地跡線522的側壁表面522a。根據本發明的實施例，在同時具有導線架14及RDL結構50的情況下，金屬屏蔽層40也直接接觸導線架14的外圍側壁14a。
如前所述，現有技術存在一些缺點。例如，在回流焊接製程或濕度敏感度(MSL)測試期間，電子元件和封裝基板之間的焊料可能被熔化，並且焊料的體積可能改變，這可能對電子元件造成額外的應力，導致焊料擠出、封裝材料的分層、電子元件斷裂或接合損壞。
除了需要提升小型化電子封裝構件的結構強度之外，如何在電子封裝構件的底部導入EMI保護件，以避免由電子封裝構件底部的EMI干擾也是當前需要解決的問題之一。本發明的電子封裝構件能夠解決上述現有技術中的至少一個問題。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (20)

  1. 一種電子封裝構件，包含：一電子元件，其中該電子元件包括一頂面、與該頂面相對的一底面，以及在該頂面與該底面之間延伸的四個側壁面，其中該電子元件還包括至少一設置於該底面上的電極，該電極係作為該電子封裝構件的一引腳墊，用以被直接焊接至該電子封裝構件之外的電路板或系統板上的接墊；一導線架，包圍該電子元件的至少一該側壁表面，其中該導線架包含用來容納該電子元件的至少一開口，其中該電子元件的下部設置於該開口中，並且該電子元件的該底面從該開口顯露出來，其中該導線架的一頂面不與該電子元件的該頂面齊平；一成型模料，包覆該導線架的該頂面及一內表面以及該電子元件，其中該電子元件的該電極、該成型模料之一底面以及該導線架之一底面實質上共平面並同時自該電子封裝構件的一底面顯露出來；以及一金屬屏蔽層，順形地覆蓋該成型模料並與該導線架電性連接。
  2. 如申請專利範圍第1項所述的電子封裝構件，其中該導線架連續環繞包圍該電子元件。
  3. 如申請專利範圍第1項所述的電子封裝構件，其中該導線架未直接電性連接至設於該開口內的該電子元件的該電極。
  4. 如申請專利範圍第1項所述的電子封裝構件，其中該導線架係為一金屬層。
  5. 如申請專利範圍第1項所述的電子封裝構件，其中該成型模料覆蓋該電子元件的該頂面及該四個側壁面，但不覆蓋該電子元件的該底面以及設置在該電子元件之該底面上的該電極。
  6. 如申請專利範圍第1項所述的電子封裝構件，其中該電子元件包含兩該電極，以及一凹入溝槽，設於該電子元件正下方的該底面且位於兩該電極之間。
  7. 如申請專利範圍第6項所述的電子封裝構件，其中該凹入溝槽為一空隙且未被該成型模料填入或填滿。
  8. 如申請專利範圍第1項所述的電子封裝構件，其中該成型模料包覆該導線架，但未覆蓋該導線架的一側壁，其中該金屬屏蔽層直接接觸該導線架的該側壁。
  9. 如申請專利範圍第8項所述的電子封裝構件，其中該導線架的該側壁為連接該導線架之該頂面與該底面之一筆直側壁，並且完全與該金屬屏蔽層直接接觸。
  10. 如申請專利範圍第1項所述的電子封裝構件，其中該電子元件為一電感元件。
  11. 如申請專利範圍第1項所述的電子封裝構件，其中該導線架係作為該電子封裝構件的一接地電極，用以被直接焊接至該電子封裝構件之外的電路板或系統板上的接地墊。
  12. 一種製作電子封裝構件的方法，包含：提供一載板，其上設有一離型膜；於該離型膜上設置一導線架；於該離型膜上設置一電子元件，其中該導線架圍繞該電子元件，且其中該導線架包含用來容納該電子元件的至少一開口，其中該電子元件的下部設置於該開口中，並且該電子元件的一底面從該開口顯露出來，其中該導線架的一頂面不與該電子元件的一頂面齊平；進行一封裝製程，形成一成型模料，包覆該電子元件及該導線架的該頂面及一內表面；去除該載板及該離型膜以顯露出該電子元件的該底面、該成型模料之一底面以及該導線架之一底面，其中該電子元件的該底面、該成型模料之該底面以及該導線架之該底面實質上共平面；以及於該成型模料上形成一金屬屏蔽層。
  13. 如申請專利範圍第12項所述的製作電子封裝構件的方法，其中該金屬屏蔽層直接接觸該導線架的一側壁。
  14. 如申請專利範圍第12項所述的製作電子封裝構件的方法，其中另包含：於該電子元件及該成型模料上形成一重分佈層結構，其中該重分佈層結構包含至少一介電層及至少一金屬層。
  15. 如申請專利範圍第14項所述的製作電子封裝構件的方法，其中該金屬屏蔽層直接接觸該重分佈層結構的該金屬層。
  16. 如申請專利範圍第14項所述的製作電子封裝構件的方法，其中該重分佈層結構另包含至少一導電通孔，該導線架通過該導電通孔電連接至該金屬層。
  17. 如申請專利範圍第12項所述的製作電子封裝構件的方法，其中另包含：於該離型膜上設置一積體電路晶片，其中該電子元件蓋住該積體電路晶片。
  18. 如申請專利範圍第17項所述的製作電子封裝構件的方法，其中該電子元件直接接觸該積體電路晶片。
  19. 如申請專利範圍第14項所述的製作電子封裝構件的方法，其中另包含：於該重分佈層結構底部的接墊上形成複數個焊料凸塊。
  20. 如申請專利範圍第12項所述的電子封裝構件，其中該電子元件為一電感元件。
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