CN107230663B - 具有减小的应力的半导体封装件 - Google Patents

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Abstract

提供了一种半导体封装件，所述半导体封装件包括：下封装件；金属层，位于下封装件上；接地构件，位于金属层上，结合到金属层；以及上封装件，位于下封装件上。上封装件包括位于第一绝缘图案上的接地图案。第一绝缘图案位于上封装件的底表面上，并具有暴露接地图案的孔。接地构件在孔内部延伸并结合到接地图案。

Description

具有减小的应力的半导体封装件
本申请要求于2016年3月24日提交的第10-2016-0035442号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体，更具体地，涉及一种包括下半导体芯片和上半导体芯片的半导体封装件。
背景技术
越来越多的电子工业电子产品被制造为更轻、小型化、高速、多功能、高性能，并且在低成本下具有高可靠性。半导体封装件被设计为以适合在电子产品中使用的形式来实现半导体芯片。由于半导体封装件尺寸缩小，因此半导体封装件的翘曲越来越成为一个问题。另外，需要各种研究来增强半导体封装件的可靠性。
发明内容
本发明构思的实施例提供了一种能够消除或减小应力的半导体装置。
在一方面，本发明构思针对一种半导体封装件，所述半导体封装件包括：下封装件；金属层，位于下封装件上；接地构件，位于结合到其的金属层上；以及上封装件，位于下封装件上。上封装件包括位于第一绝缘图案上的接地图案。第一绝缘图案位于上封装件的底表面上，并具有暴露接地图案的孔。接地构件在孔内部延伸并结合到接地图案。
在另一方面，本发明构思针对一种半导体封装件，所述半导体封装件包括：下封装件，包括下基底和下半导体芯片；虚设凸起，位于下基底上，虚设凸起与下半导体芯片隔开；金属层，位于下半导体芯片和虚设凸起上；导电图案，置于虚设凸起与金属层之间并结合到虚设凸起和金属层；凸起，在下基底上与金属层隔开；以及上封装件，位于下封装件上，上封装件结合到凸起。
在另一方面，本发明构思针对一种半导体封装件，所述半导体封装件包括：第一封装件，包括位于具有第一信号图案和第一接地图案的第一基底上的第一半导体；第二封装件，包括位于具有第二信号图案和第二接地图案的第二基底上的第二半导体。金属屏蔽件位于第一封装件与第二封装件之间，并使用粘合剂附着到第一封装件。金属屏蔽件电连接到接地电位。
附图说明
通过以下结合附图对实施例的描述，本总体发明构思的这些和/或其它方面和优点将变得明显且更容易理解，在附图中：
图1A是根据本发明构思的实施例的半导体封装件的平面图。
图1B是沿线I-II截取的图1A的剖视图。
图1C是根据本发明构思的实施例的半导体封装件的平面图。
图2A至图2C是示出根据本发明构思的实施例的半导体封装件的制造状态的沿线I-II截取的图1A的剖视图。
图3A是根据本发明构思的实施例的半导体封装件的平面图。
图3B是沿线III-IV截取的图3A的剖视图。
图4A至图4C是示出根据本发明构思的实施例的半导体封装件的制造状态的沿图3A的线III-IV截取的剖视图。
具体实施方式
现在将详细地参照附图中示出其示例的本总体发明构思的实施例，其中，同样的附图标记始终表示同样的元件。为了解释本总体发明构思，在下面通过参照附图描述实施例。
图1A是根据本发明构思的示例性实施例的半导体封装件的平面图。图1B是沿线I-II截取的图1A的剖视图。参照图1A和图1B，半导体封装件1可以包括下封装件100、金属层200和上封装件300。例如，下封装件100和上封装件300可以以层叠封装(POP)构造来组装。下封装件100可以包括下基底110、下半导体芯片(例如，集成电路)120和用来包封下半导体芯片120的下成型层130。下基底110可以是印刷电路板(PCB)、硅基底或再分布层。下基底110可以包括绝缘层111、下接地图案115g和下信号图案115s。下图案115g和115s可以设置在绝缘层111之间。下图案115g和115s可以包括金属。下接地图案115g可以与下信号图案115s绝缘。
多个端子105g和105s可以设置在下基底110的底表面上。端子105g和105s可以包括导电材料并且具有焊球的形状。端子105g和105s可以包括接地端子105g和信号端子105s。接地端子105g可以结合到下接地图案115g。信号端子105s可以结合到下信号图案115s。信号端子105s可以与接地端子105g绝缘。如这里使用的短语“电连接/结合到”意味着“直接连接/结合到”或者“通过其它导电元件间接连接/结合到”。
下半导体芯片120可以安装在下基底110的顶表面上。下半导体芯片120可以包括集成电路(例如，逻辑电路)。多个下插件125g和125s可以设置在下基底110与下半导体芯片120之间。下插件125g和125s可以包括诸如金属的导电材料并且具有焊料凸起或焊料柱的形状。例如，在焊料凸起回流工艺中，焊料凸起可以具有在焊料回流之后变成柱状形状的基本上圆的或椭圆的剖面。下插件125g和125s可以包括下接地插件125g和下信号插件125s。当操作下半导体芯片120时，从下半导体芯片120产生的电信号可以通过下信号插件125s和下信号图案115s传输到信号端子105s。同样地，外部电信号可以通过信号端子105s、下信号图案115s和下信号插件125s传输到下半导体芯片120。可以通过下接地插件125g、下接地图案115g和接地端子105g将下半导体芯片120接地。
下成型层130可以与下基底110的顶表面接触并覆盖下半导体芯片120的侧壁和凸起250g和250s的侧壁。下成型层130还可以包括在下基底110与下半导体芯片120之间的间隙中。下成型层130可以包括诸如环氧成型化合物的绝缘聚合物材料。可选择地，底填充层(未示出)还可以设置在下基底110与下半导体芯片120之间的间隙中。在一些实施例中，下成型层130气密性地密封下半导体芯片120阻止湿气进入半导体封装件1的操作环境。
凸起250g和250s可以设置在下基底110上。凸起250g和250s可以与下半导体芯片120横向地隔开。例如，凸起250g和250s可以在第一方向D1和第二方向D2中的一个或两个方向上与下半导体芯片120隔开。第一方向D1可以平行于下基底110的顶表面延伸。第二方向D2可以平行于下基底110的顶表面延伸并与第一方向D1正交。如这里使用的短语“横向地设置”可以意味着“平行于第一方向D1和第二方向D2中的一个或两个方向设置”。凸起250g和250s可以包括诸如金属的导电材料。凸起250g和250s可以包括接地凸起250g和信号凸起250s。接地凸起250g可以在第一方向D1和第二方向D2中的一个或两个方向上与信号凸起250s隔开，并与信号凸起250s电绝缘。接地凸起250g可以通过下接地图案115g电连接到接地端子105g。信号凸起250s可以通过下信号图案115s电连接到信号端子105s。
金属层200可以设置在下半导体芯片120上。金属层200还可以延伸到下成型层130上。金属层200可以与凸起250g和250s横向地隔开。在一个实施例中，金属层200与凸起250g和250s之间的空间足以防止它们之间的电传导。金属层200可以具有在大约10μm至大约100μm的范围内的厚度。金属层200可以防止或减少在制造半导体封装件1或操作下半导体芯片120时可能发生的下封装件100的翘曲。例如，下半导体芯片120的制造或操作会在半导体封装件1的不同区域中导致热差应力(differential thermal stress)，热差应力会使半导体封装件1物理地变形或翘曲。如果金属层200具有小于大约10μm的厚度，则金属层200会很难防止下封装件100的翘曲。如果金属层200具有大于大约100μm的厚度，则半导体封装件1会具有过大的厚度。在各种实施例中，金属层200可以包括铜或铝。在各种实施例中，金属层200的过大的厚度会需要极大的凸起250s和250g，也将需要凸起250s与250g之间的增大的空间。
粘合层201可以置于下半导体芯片120与金属层200之间。金属层200可以使用粘合层201粘合到下半导体芯片120。粘合层201可以延伸到下成型层130上。在一个示例中，粘合层201可以包括非导电膜(NCF)。在另一个实施例中，粘合层201可以包括热界面材料(TIM)。金属层200和热界面材料可以具有比下成型层130和空气中的每个的导热率大的导热率。在此情况下，当操作半导体封装件1时，通过粘合层201和金属层200从下半导体芯片120排出热。因此，下半导体芯片120可以具有增强的操作可靠性。
上封装件300可以设置在下封装件100上且金属层200置于其间。上封装件300可以包括上基底310、上半导体芯片320和上成型层330。上基底310可以是印刷电路板(PCB)或再分布层。上基底310可以包括第一绝缘图案311、第二绝缘图案312、第三绝缘图案313、第四绝缘图案314、上接地图案315g和上信号图案315s。第一绝缘图案311可以设置在上封装件300的底表面300b上。绝缘图案311-314的数量不限于附图中示出的绝缘图案。在其它实施例中，绝缘图案的数量可以小于四个或大于四个。上接地图案315g和上信号图案315s可以置于绝缘图案311-314之间。上接地图案315g可以包括彼此电连接的导电层、过孔和焊盘。如图1A中所示，上接地图案315g可以包括如在平面图中观察的多边形形状的导电层。然而，上接地图案315g可以具有各种平面形状和平面区域。上接地图案315g可以结合到接地凸起250g。上信号图案315s可以包括彼此电连接的线、过孔和焊盘。上接地图案315g可以与上信号图案315s绝缘。上信号图案315s可以结合到信号凸起250s。
上半导体芯片320可以安装在上基底310上。上半导体芯片320可以包括集成电路(例如，存储电路)。多个上插件325g和325s可以设置在上基底310与上半导体芯片320之间的间隙中。上插件325g和325s可以具有凸起、焊球或柱的形状。在另一个实施例(未示出)中，上插件325g和325s可以是设置在上半导体芯片320的顶表面上的键合引线。上插件325g和325s可以包括金属。上插件325g和325s可以包括上接地插件325g和上信号插件325s。上接地插件325g可以结合到上接地图案315g，上信号插件325s可以结合到上信号图案315s。上接地插件325g可以与上信号插件325s电绝缘。上成型层330可以设置在上基底310上并覆盖上半导体芯片320。在各种实施例中，上成型层330气密性地密封上半导体芯片320以使其在半导体封装件1的操作环境中免受湿气的影响。
接地构件210可以设置在金属层200与上基底310之间。接地构件210可以包括导电粘合材料。例如，接地构件210可以包括聚合物和分散在聚合物中的导电颗粒。导电颗粒可以包括铜或铝。如图1A中所示，接地构件210可以具有矩形平面形状。接地构件210的平面形状和数量可以不限于附图中示出的平面形状和数量，而是具有多种修改。例如，接地构件210可以具有圆形、椭圆形或多边形的平面形状。接地构件210可以结合到金属层200。接地构件210可以在第一绝缘图案311内部延伸并因此结合到上接地图案315g。接地构件210可以防止半导体封装件1受到由金属层200处的静电放电(ESD)造成的电损坏。例如，如果不将金属层200接地，则电荷会累积在金属层200上。当金属层200已经累计一定数量的电荷时，电荷会从金属层200移动到半导体芯片120和320中的电路图案、基底110和310中的图案115g、115s、315g和315s、插件125g、125s、325g和325s或其它导电组件中，这会对这些组件造成损坏。例如，累积在金属层200上的电荷会通过电容耦合将电荷诱导到上述元件中。在另一个示例中，电荷会通过隧穿转移到上述元件。在一些实施例中，金属层200可以通过接地构件210、上接地图案315g、接地凸起250g和下接地图案115g电连接到接地端子105g。可以将金属层200接地，使得半导体封装件1可以具有增强的可靠性。
金属层200可以吸收从半导体封装件1产生的电场或磁场(或者电场和磁场两者)以屏蔽半导体芯片120和320以及相关的连接件而使它们免受电磁干扰(EMI)。因为将金属层200接地，所以金属层200可以具有改善的EMI屏蔽特性。
图1C是根据本发明构思的实施例的半导体封装件的平面图。在下面的实施例的描述中，为了避免重复，将省略与上述实施例中的特征相同特征的解释。
与图1B一起参照图1C，半导体封装件2可以包括下封装件100、凸起250g和250s以及上封装件300。金属层200可以设置在下半导体芯片120上。金属层200可以使用粘合层201粘合到下半导体芯片120。金属层200可以防止下封装件100翘曲。
在各种实施例中，接地构件210可以被设置为单个实例或多个实例。接地构件210可以被设置为在平面图中与金属层200叠置。接地构件210可以具有闭环的形状。接地构件210的实例的平面形状和数量可以不限于附图中示出的平面形状和数量，而是可以具有多种修改。如图1B中所示，接地构件210可以设置在金属层200与上基底310之间，并可以结合到金属层200和上基底310的上接地图案315g。
图2A至图2C是示出根据本发明构思的实施例的半导体封装件的制造状态的沿线I-II截取的图1A的剖视图。在下面的实施例的描述中，为了避免重复，将省略与上述实施例中的特征相同特征的解释。
参照图2A，可以设置下封装件100。可以在下基底110的底表面上形成多个端子105g和105s。可以在下基底110上安装下半导体芯片120。可以在下基底110上形成多个下焊料251g和251s。下接地焊料251g可以结合到下接地图案115g，下信号焊料251s可以结合到下信号图案115s。可以在下基底110上设置下成型层130以覆盖下半导体芯片120。可以执行钻孔工艺以部分地去除下成型层130来暴露下焊料251g和251s的顶表面。
可以在下半导体芯片120上设置金属层200。金属层200可以使用粘合层201粘合到下半导体芯片120。金属层200和粘合层201的解释可以与参照图1A和图1B描述的解释基本上相同。可以在暴露下焊料251g和251s之前或之后形成金属层200。
参照图2B，可以设置上封装件300。上封装件300可以包括上基底310、上半导体芯片320和上成型层330。可以将第一绝缘图案311图案化以在第一绝缘图案311中形成第一孔311a、第二孔311b和第三孔311c。与第二绝缘图案312、第三绝缘图案313和第四绝缘图案314相比，第一绝缘图案311可以与上半导体芯片320进一步隔开。可以使第一孔311a至第三孔311c彼此隔开。第一孔311a可以暴露上信号图案315s。第二孔311b和第三孔311c可以暴露上接地图案315g。可以通过单个工艺步骤形成第一孔至第三孔311a-311c。
参照图2C，可以在上基底310上形成接地构件210以及多个上焊料253g和253s。例如，上信号焊料253s可以形成在第一孔311a中并结合到上信号图案315s。上接地焊料253g可以形成在第二孔311b中并结合到上接地图案315g。可以在第三孔311c中设置导电粘合材料并因此可以形成接地构件210。接地构件210可以结合到上接地图案315g。导电粘合材料可以包括聚合物和聚合物内的金属颗粒。
再次与图1B一起参照图2A和图2C，可以将图2C的上封装件300设置在图2A的下封装件100上。在该步骤，上接地焊料253g可以与下接地焊料251g对准，上信号焊料253s可以与下信号焊料251s对准。接地构件210可以设置在金属层200上。
在另一个实施例中，在图2C的步骤，接地构件210可以不形成在第三孔311c中。在此情况下，可以在金属层200上形成接地构件210。之后，第三孔311c可以与接地构件210对准，因此，可以在下封装件100上设置上封装件300。
可以焊接上接地焊料253g和下接地焊料251g以形成接地凸起250g。可以焊接上信号焊料253s和下信号焊料251s以形成信号凸起250s。可以通过单个工艺(例如，回流工艺)来形成接地凸起250g和信号凸起250s。因此，上封装件300可以电连接到下封装件100。可以通过到目前为止所描述的工艺来制造半导体封装件1。
图3A是根据本发明构思的示例性实施例的半导体封装件的平面图。图3B是沿线III-IV截取的图3A的剖视图。参照图3A和图3B，半导体封装件3可以包括下封装件100、金属层200和上封装件300。下半导体芯片120可以通过下信号插件125s和下信号图案115s电连接到信号端子105s。可以通过下接地插件125g、下接地图案115g和接地端子105g将下半导体芯片120接地。接地端子105g可以与信号端子105s绝缘。
上封装件300可以设置在下封装件100上。上封装件300可以包括上基底310、上半导体芯片320和上成型层330。上接地插件325g可以结合到上接地图案315g，上信号插件325s可以结合到上信号图案315s。
多个凸起250g和250s可以设置在下基底110上。接地凸起250g可以与信号凸起250s横向地隔开并且绝缘。接地凸起250g可以结合到下接地图案115g，信号凸起250s可以结合到下信号图案115s。凸起250g的顶表面250gu和凸起250s的顶表面250su可以具有比下成型层130的顶表面130u的水平高的水平。
金属层200可以设置在下半导体芯片120和下成型层130上。金属层200可以被设置为与凸起250g和250s横向地隔开。金属层200可以防止或减少下封装件100的翘曲。粘合层201可以置于下半导体芯片120与金属层200之间。粘合层201可以包括与参照图1A和图1B描述的材料基本上相同的材料。
虚设凸起220可以设置在下基底110与金属层200之间。在一些实施例中，一个或更多个虚设凸起220可以是不用来将上封装件300电连接到下封装件100的凸起。其它实施例包括导电和非导电的虚设凸起220的组合。如在如同图3A中所示的平面图中观察的，虚设凸起220可以与金属层200叠置。虚设凸起220可以与凸起250g和250s横向地隔开。下半导体芯片120与虚设凸起220之间的距离可以小于下半导体芯片120与凸起250g和250s中的一个之间的距离。如在平面图中观察的，虚设凸起220可以设置在下半导体芯片120与凸起250g和250s之间。如图3B中所示，虚设凸起220可以具有比下成型层130的顶表面130u低的顶表面220u。虚设凸起220可以结合到下接地图案115g并与下信号图案115s绝缘。在各种实施例中，虚设凸起220可以包括铜或铝。
导电图案230可以设置在下成型层130内的虚设凸起220上。下成型层130可以具有暴露虚设凸起220的顶表面220u的第一开口131。导电图案230可以设置在第一开口131中。导电图案230可以结合到虚设凸起220和金属层200。导电图案230可以包括导电粘合材料(例如，其中包含金属颗粒的聚合物)。可以通过导电图案230、虚设凸起220、下接地图案115g和接地端子105g将金属层200接地。在一些实施例中，虚设凸起220和导电图案230可以防止由金属层200的静电放电(ESD)导致的对半导体封装件3的电损坏。虚设凸起220和导电图案230可以允许金属层200具有增强的EMI屏蔽特性。
图4A至图4C是示出根据本发明构思的实施例的半导体封装件的制造状态的沿线III-IV截取的图3A的剖视图。在下面的实施例的描述中，为了避免重复，将省略与上述实施例中的特征相同特征的解释。
参照图4A，可以提供上封装件300。上封装件300可以包括上基底310、上半导体芯片320和上成型层330。可以在上基底310的底表面上形成上信号焊料253s和上接地焊料253g，并且上信号焊料253s结合到上信号图案315s，上接地焊料253g结合到上接地图案315g。可以在上基底310上安装上半导体芯片320。可以在上基底310的顶表面上形成上接地插件325g和上信号插件325s，并且上接地插件325g结合到上接地图案315g，上信号插件325s结合到上信号图案315s。
参照图4B，可以设置下封装件100。例如，可以在下基底110上安装下半导体芯片120。可以在下基底110上形成虚设凸起220、下接地焊料251g和下信号焊料251s。可以通过用来形成下接地焊料251g和下信号焊料251s的相同的单个工艺来形成虚设凸起220。虚设凸起220可以包括与下焊料251g和251s的材料基本上相同的材料，并且也可以具有与下焊料251g和251s的形状基本上相同的形状。虚设凸起220和下接地焊料251g可以结合到下接地图案115g。下信号焊料251s可以结合到下信号图案115s。可以在下基底110上形成下成型层130以覆盖虚设凸起220、下焊料251g和251s以及下半导体芯片120的侧表面。可以进行钻孔工艺以在下成型层130中形成第一开口131、第二开口132和第三开口133。第一开口131至第三开口133可以暴露虚设凸起220的相应的顶表面220u、下接地焊料251g的顶表面以及下信号焊料251s的顶表面。第一开口131可以与第二开口132和第三开口133分离。可以通过用来形成第二开口132和第三开口133的相同的单个工艺来形成第一开口131。
参照图4C，可以在下基底110上设置导电图案230和金属层200。例如，导电粘合材料可以填充第一开口131，因此，可以形成导电图案230。导电图案230可以结合到虚设凸起220，并与下焊料251g和251s隔开。可以在下半导体芯片120和导电图案230上设置金属层200。金属层200可以通过粘合层201粘合到下半导体芯片120。粘合层201可以不延伸到导电图案230或虚设凸起220上。
再次与图3B一起参照图4A和图4C，可以在图4C的下封装件100上设置图4A的上封装件300。在该步骤，上接地焊料253g可以与下接地焊料251g对准，上信号焊料253s可以与下信号焊料251s对准。上焊料253g和253s可以与下焊料251g和251s焊接，因此，可以形成多个凸起250g和250s。因此，上封装件300可以电连接到下封装件100。可以通过到目前为止所描述的工艺来制造半导体封装件3。
根据本发明构思，在下半导体芯片上设置金属层以防止或减少下封装件的翘曲。将金属层接地以防止半导体封装件被由静电放电(ESD)导致的电损坏所损坏。
尽管已经示出并描述了本总体发明构思的一些实施例，本领域技术人员将领会的是，在不脱离其范围限定在权利要求及其等同物的总体发明构思的原理和精神的情况下，可以在这些实施例中做出改变。

Claims (17)

1.一种半导体封装件，所述半导体封装件包括：
下封装件；
金属层，位于下封装件上；
粘合层，置于下封装件与金属层之间，其中，金属层使用粘合层附着到下封装件；
接地构件，位于金属层上，结合到金属层；以及
上封装件，位于下封装件上，上封装件包括位于第一绝缘图案上的接地图案；
其中，第一绝缘图案位于上封装件的底表面上，并具有暴露接地图案的孔，
其中，接地构件在孔内部延伸并结合到接地图案，
其中，金属层具有在10μm至100μm的范围内的厚度。
2.根据权利要求1所述的半导体封装件，其中，上封装件还包括：
信号图案，位于第一绝缘图案上，信号图案与接地图案和接地构件绝缘；以及
第二绝缘图案，位于信号图案和接地图案上。
3.根据权利要求2所述的半导体封装件，其中，
下封装件包括下基底和安装在下基底上的下半导体芯片，
上封装件还包括位于第二绝缘图案上的上半导体芯片。
4.根据权利要求3所述的半导体封装件，所述半导体封装件还包括置于下基底与上封装件之间的凸起，凸起与金属层隔开。
5.根据权利要求4所述的半导体封装件，其中，凸起包括：
接地凸起，结合到接地图案；以及
信号凸起，结合到信号图案。
6.根据权利要求1所述的半导体封装件，其中，接地构件包括导电粘合材料，
其中，接地构件的侧壁至少部分地与孔的侧壁分隔开。
7.一种半导体封装件，所述半导体封装件包括：
下封装件，包括下基底和下半导体芯片；
虚设凸起，位于下基底上，虚设凸起与下半导体芯片隔开；
金属层，位于下半导体芯片和虚设凸起上；
粘合层，位于下半导体芯片与金属层之间，其中，金属层使用粘合层附着到下封装件；
导电图案，置于虚设凸起与金属层之间并结合到虚设凸起和金属层；
凸起，在下基底上与金属层隔开；以及
上封装件，位于下封装件上，上封装件结合到凸起，
其中，金属层具有在10μm至100μm的范围内的厚度。
8.根据权利要求7所述的半导体封装件，所述半导体封装件还包括覆盖位于下基底上的下半导体芯片的侧壁的下成型层，下成型层包括暴露虚设凸起的开口。
9.根据权利要求8所述的半导体封装件，其中，导电图案位于开口中。
10.根据权利要求8所述的半导体封装件，其中，导电图案包括包含金属颗粒的聚合物。
11.根据权利要求7所述的半导体封装件，其中，虚设凸起位于下半导体芯片与凸起之间。
12.根据权利要求7所述的半导体封装件，其中，所述下基底包括：
接地图案，电连接到虚设凸起；以及
信号图案，与虚设凸起和金属层绝缘。
13.根据权利要求12所述的半导体封装件，其中，所述凸起包括：
接地凸起，结合到接地图案；以及
信号凸起，结合到信号图案。
14.一种半导体封装件，所述半导体封装件包括：
第一封装件，包括位于第一基底上的第一半导体，第一基底具有第一信号图案和第一接地图案；
第二封装件，包括位于第二基底上的第二半导体，第二基底具有第二信号图案和第二接地图案；以及
金属屏蔽件，位于第一封装件与第二封装件之间，并使用粘合剂附着到第二封装件，金属屏蔽件电连接到接地电位，
其中，金属屏蔽件通过第一封装件与金属屏蔽件之间的接地构件电连接到第一接地图案，
其中，金属屏蔽件具有在10μm至100μm的范围内的厚度。
15.根据权利要求14所述的半导体封装件，其中，接地构件包括第二导电粘合剂。
16.根据权利要求14所述的半导体封装件，其中，第一接地图案使用接地凸起连接到第二接地图案，第一信号图案使用信号凸起连接到第二信号图案，接地凸起位于金属屏蔽件与信号凸起之间。
17.一种半导体封装件，所述半导体封装件包括：
第一封装件，包括位于第一基底上的第一半导体，第一基底具有第一信号图案和第一接地图案；
第二封装件，包括位于第二基底上的第二半导体，第二基底具有第二信号图案和第二接地图案；以及
金属屏蔽件，位于第一封装件与第二封装件之间，并使用粘合剂附着到第二封装件，金属屏蔽件电连接到接地电位，
其中，金属屏蔽件通过连接到凸起的导电粘合剂电连接到第二接地图案，凸起连接到第二接地图案，
其中，金属屏蔽件具有在10μm至100μm的范围内的厚度。
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