CN114242683A - 半导体封装件 - Google Patents

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bump
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秦正起
姜圭浩
宋乺智
姜芸炳
崔朱逸
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Samsung Electronics Co Ltd
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Abstract

一种半导体封装件可包括：再分布衬底，其具有彼此相对的第一表面和第二表面；半导体芯片，其位于再分布衬底的第一表面上；以及焊料图案，其位于再分布衬底的第二表面上。再分布衬底可包括：底部突块图案，其耦接至焊料图案；第一再分布图案，其位于底部突块图案上，第一再分布图案包括第一穿通部分和第一导线部分；以及第一种子图案，其位于底部突块图案与第一再分布图案之间并且位于第一穿通部分的侧表面和第一导线部分的底表面上。第一种子图案的底表面可以位于比底部突块图案的顶表面更低的水平处。

Description

半导体封装件
相关申请的交叉引用
该专利申请要求于2020年9月9日在韩国知识产权局提交的韩国专利申请No.10-2020-0115500的优先权，该申请的全部内容以引用方式全文并入本文中。
技术领域
本公开涉及一种半导体封装件，具体地，涉及一种包括再分布衬底的半导体封装件及其制造方法。
背景技术
半导体封装件是一种半导体芯片被配置为用作电子产品的一部分的结构。通常，半导体封装件包括印刷电路板(PCB)和安装在PCB上的半导体芯片，并且半导体封装件通过接合线或接合凸块电连接至PCB。根据电子工业的发展，进行了许多研究以提高半导体封装件的可靠性。
发明内容
本发明构思的示例实施例提供了一种具有提高的可靠性和耐久性的半导体封装件及其制造方法。
根据本发明构思的示例实施例，一种半导体封装件可包括：再分布衬底，其具有彼此相对的第一表面和第二表面；半导体芯片，其位于再分布衬底的第一表面上；以及焊料图案，其位于再分布衬底的第二表面上。再分布衬底可包括：底部突块图案，其耦接至焊料图案；第一再分布图案，其位于底部突块图案上，第一再分布图案包括第一穿通部分和第一导线部分；以及第一种子图案，其位于底部突块图案与第一再分布图案之间并且位于第一穿通部分的侧表面和第一导线部分的底表面上。第一种子图案的底表面可以位于比底部突块图案的顶表面更低的水平处。
根据本发明构思的示例实施例，一种半导体封装件可包括：再分布衬底和再分布衬底的第一表面上的半导体芯片。再分布衬底可包括：第一再分布图案，其包括第一穿通部分和第一导线部分；第二再分布图案，其位于第一再分布图案上，第二再分布图案包括第二穿通部分和第二导线部分；以及种子图案，其位于第一再分布图案与第二再分布图案之间。种子图案的底表面可以位于第一再分布图案中。种子图案可包括：上部，其位于第二穿通部分的侧表面和第二导线部分的底表面上；第一下部，其位于第一再分布图案与第二穿通部分的中心区的底表面之间；以及第二下部，其位于第一再分布图案中以及第一下部与上部之间。种子图案的第二下部的厚度可小于种子图案的在第二导线部分的底表面上的厚度。
根据本发明构思的示例实施例，一种半导体封装件可包括：再分布衬底，其具有彼此相对的第一表面和第二表面；半导体芯片，其位于再分布衬底的第一表面上；以及焊料图案，其位于再分布衬底的第二表面上。再分布衬底可包括：底部突块图案，其耦接至焊料图案；第一再分布图案，其位于底部突块图案上，第一再分布图案可包括第一穿通部分和第一导线部分；第一种子图案，其位于底部突块图案与第一再分布图案之间；第二再分布图案，其位于第一再分布图案上，第二再分布图案包括第二穿通部分和第二导线部分；第二种子图案，其位于第一再分布图案与第二再分布图案之间；第三再分布图案，其位于第二再分布图案上，第三再分布图案包括第三穿通部分和第三导线部分；第三种子图案，其位于第二再分布图案与第三再分布图案之间；以及接合焊盘，其电连接至第三再分布图案。第一种子图案的底表面可以位于底部突块图案中。第二种子图案的底表面可以位于第一再分布图案中。第三种子图案的底表面可以位于第二再分布图案中。第一种子图案可包括：上部，其位于第一穿通部分的侧表面和第一导线部分的底表面上；第一下部，其位于底部突块图案与第一穿通部分的中心区的底表面之间；以及第二下部，其位于底部突块图案中并且位于第一下部与上部之间。第二种子图案可包括：上部，其位于第二穿通部分的侧表面和第二导线部分的底表面上；第一下部，其位于第一再分布图案与第二穿通部分的中心区的底表面之间；以及第二下部，其位于第一再分布图案中并且位于第二种子图案的第一下部与上部之间。第三种子图案可包括：上部，其位于第三穿通部分的侧表面和第三导线部分的底表面上；第一下部，其位于第二再分布图案与第三穿通部分的中心区的底表面之间；以及第二下部，其位于第二再分布图案中并且位于第三种子图案的第一下部与上部之间。第一种子图案的在第一导线部分的底表面上的第一厚度可大于第一种子图案的第二下部的第二厚度。第二种子图案的在第二导线部分的底表面上的第三厚度可大于第二种子图案的第二下部的第四厚度。第三种子图案的在第三导线部分的底表面上的第五厚度可大于第三种子图案的第二下部的第六厚度。
附图说明
从下面结合附图的简单描述中将更清楚地理解示例实施例。附图表示本文所述的非限制性示例实施例。
图1A是示出根据本发明构思的示例实施例的半导体封装件的剖视图。
图1B是示出图1A的部分I的放大剖视图。
图1C是示出图1B的部分II的放大剖视图。
图1D是示出再分布图案的典型示例的剖视图。
图1E是示出图1B的部分III的放大剖视图。
图1F是示出图1A的部分IV的放大剖视图。
图2A是示出根据本发明构思的示例实施例的底部突块图案、第一种子图案和第一再分布图案的剖视图。
图2B是示出根据本发明构思的示例实施例的第一再分布图案、第二种子图案和第二再分布图案的剖视图。
图3A是示出根据本发明构思的示例实施例的底部突块图案、第一种子图案和第一再分布图案的剖视图。
图3B是示出根据本发明构思的示例实施例的第一再分布图案、第二种子图案和第二再分布图案的剖视图。
图4A是示出根据本发明构思的示例实施例的再分布衬底的剖视图。
图4B是示出根据本发明构思的示例实施例的再分布衬底的剖视图。
图5A是示出根据本发明构思的示例实施例的半导体封装件的剖视图。
图5B是示出图5A的部分I的放大剖视图。
图6A是示出根据本发明构思的示例实施例的再分布衬底的剖视图。
图6B是示出根据本发明构思的示例实施例的再分布衬底的剖视图。
图7是示出根据本发明构思的示例实施例的半导体封装件的剖视图。
图8A至图8E、图8G和图8I至图8T是示出根据本发明构思的示例实施例的制造半导体封装件的方法的剖视图。
图8F是示出图8E的部分V的放大剖视图。
图8H是示出图8G的部分V的放大剖视图。
图9是示出根据本发明构思的示例实施例的半导体封装件的剖视图。
图10A是示出根据本发明构思的示例实施例的半导体封装件的剖视图。
图10B是示出图10A的部分VI的放大剖视图。
图11是示出根据本发明构思的示例实施例的半导体封装件的剖视图。
应该注意，这些附图旨在示出在特定示例实施例中利用的方法、结构和/或材料的一般特征以及旨在补充下面提供的撰写的说明。然而，这些附图不一定按照比例，并且可不准确反映任何给出的实施例的准确结构或性能特征，并且不应被解释为限定或限制示例实施例所包含的值的范围或特性。例如，为了清楚，可缩小或夸大分子、层、区和/或结构元件的相对厚度和定位。在各个附图中使用相似或相同的标号旨在表示存在相似或相同的元件或特征。
具体实施方式
现在将参照示出了示例实施例的附图更完全地描述本发明构思的示例实施例。
图1A是示出根据本发明构思的示例实施例的半导体封装件的剖视图。图1B是示出图1A的部分I的放大剖视图。图1C是示出图1B的部分II的放大剖视图。图1D是示出再分布图案的典型示例的剖视图。图1E是示出图1B的部分III的放大剖视图。图1F是示出图1A的部分IV的放大剖视图。
参照图1A、图1B、图1C、图1E和图1F，半导体封装件10可包括再分布衬底100、半导体芯片200和/或焊料图案500。再分布衬底100可具有彼此相对的第一表面和第二表面。再分布衬底100的第一表面可为顶表面，第二表面可为底表面。
焊料图案500可以设置在再分布衬底100的第二表面上。焊料图案500可以用作半导体封装件10的端子。焊料图案500可包括焊料球、焊料突块、焊料柱和/或它们的组合。焊料图案500可包括焊料材料。在本说明书中，焊料材料可包括锡、铋、铅、银或它们的合金。
再分布衬底100可包括底部突块图案160、第一再分布图案110、第二再分布图案120、第三再分布图案130、第四再分布图案140、接合焊盘150、第一种子图案115、第二种子图案125、第三种子图案135、第四种子图案145、焊盘种子图案155和/或绝缘层。绝缘层可包括顺序地堆叠的第一绝缘层至第五绝缘层101、102、103、104和105。
底部突块图案160可以设置在第一绝缘层101中。焊料图案500可以设置在底部突块图案160的底表面160b上。底部突块图案160可以用作焊料图案500的焊盘。底部突块图案160可以由至少一种金属材料(例如，铜)形成或者可以包括至少一种金属材料(例如，铜)。
第一绝缘层101可以设置在底部突块图案160的顶表面和侧表面上。第一绝缘层101可为最底下的绝缘层。底部突块图案160的底表面160b可以不被第一绝缘层101覆盖。如图1C所示，底部突块图案160的底表面160b可以位于比第一绝缘层101的底表面101b更高的水平处。在本说明书中，水平可表示竖直水平，并且可以在垂直于第一绝缘层101的底表面101b的方向上测量水平的差。另外，在没有附加限制的情况下，表达“竖直”可表示垂直于第一绝缘层101的底表面101b的方向。第一绝缘层101的底表面101b可以与再分布衬底100的底表面相对应。第一绝缘层101可以由有机材料(例如，光敏聚合物)形成或者可以包括有机材料(例如，光敏聚合物)。在本说明书中，光敏聚合物可包括例如光敏聚酰亚胺、聚苯并恶唑、苯酚基聚合物或苯并环丁烯基聚合物中的至少一种。
第一再分布图案110可以设置底部突块图案160上，并且可以电连接至底部突块图案160。第一再分布图案110可以设置在第一绝缘层101中和第一绝缘层101的顶表面上。第一再分布图案110可以由金属材料(例如，铜)形成，或者可以包括金属材料(例如，铜)。
第一再分布图案110可包括第一穿通部分110V和第一导线部分110W。第一穿通部分110V可以设置在第一绝缘层101中。第一穿通部分110V可以介于底部突块图案160与第一导线部分110W之间。在本说明书中，导电元件的穿通部分可为用于竖直连接的部分。第一穿通部分110V的宽度可小于底部突块图案160的底表面160b的宽度，但是本发明构思不限于该示例。
第一穿通部分110V可为延伸至底部突块图案160中的突出部分。如图1C所示，第一穿通部分110V的底表面110b可以位于比底部突块图案160的顶表面160a更低的水平处。第一穿通部分110V的底表面110b可包括具有不同斜度的部分。第一穿通部分110V可包括第一凸部分111，第一凸部分111可以与第一穿通部分110V的下部相对应。第一凸部分111可以设置在底部突块图案160中。例如，第一穿通部分110V的底表面110b可具有下凸形状。当在平面图中观看时，第一穿通部分110V的底表面110b可具有中心区和边缘区。第一穿通部分110V的边缘区可以介于中心区与第一凸部分111的侧表面之间。当在平面图中观看时，第一穿通部分110V的边缘区可设为包围中心区。第一凸部分111的中心区可以朝着底部突块图案160的底表面160b突出。例如，第一穿通部分110V的中心区的底表面110b可以位于比边缘区的底表面110b更低的水平处。第一穿通部分110V的第一凸部分111可以横向突出。例如，在底部突块图案160的顶表面160a处，第一凸部分111的宽度可以大于第一穿通部分110V的宽度。可以在第一穿通部分110V的底表面110b与底部突块图案160的顶表面160a之间的位置处测量第一凸部分111的宽度。
第一导线部分110W可以设置第一穿通部分110V上并且可连接至第一穿通部分110V，并且在它们之间没有界限。第一导线部分110W的宽度或长度可大于第一穿通部分110V的宽度或长度。第一导线部分110W可延伸以覆盖第一绝缘层101的顶表面的一部分，并且可具有在第一方向上延伸的纵向轴。第一方向可平行于第一绝缘层101的底表面101b。例如，第一导线部分110W的顶表面可基本平行于第一绝缘层101的底表面101b。
第一种子图案115可以介于底部突块图案160与第一再分布图案110之间以及介于第一绝缘层101与第一再分布图案110之间。第一种子图案115可以直接接触底部突块图案160和第一再分布图案110。第一种子图案115可以不延伸至第一导线部分110W的侧表面上。第一种子图案115可以由至少一种导电材料(例如，铜、钛及它们的合金)形成或者包括至少一种导电材料(例如，铜、钛及它们的合金)。第一种子图案115可以用作势垒层，并且可以减少或防止第一再分布图案110中的材料扩散。
第一种子图案115的底表面115b可以设置在底部突块图案160中。例如，第一种子图案115的底表面115b可以位于比底部突块图案160的顶表面160a更低的水平处。第一种子图案115的底表面115b可具有下凸形状。然而，第一种子图案115的底表面115b的形状可以不限于该示例。
第一种子图案115可包括第一下部1151、第二下部1152和上部1155。第一种子图案115的上部1155可以位于比底部突块图案160的顶表面160a更高的水平处。第一种子图案115的上部1155可以介于第一穿通部分110V的侧表面与第一绝缘层101之间以及介于第一导线部分110W的底表面110d与第一绝缘层101之间。第一种子图案115的上部1155可具有第一厚度T11。可以在第一导线部分110W的底表面110d与第一绝缘层101之间测量第一厚度T11。第一厚度T11可以在
Figure BDA0003224370380000081
至
Figure BDA0003224370380000082
的范围内。第一种子图案115的第一下部1151和第二下部1152中的每一个可以介于底部突块图案160与第一再分布图案110之间。第一种子图案115的第一下部1151和第二下部1152可以覆盖第一凸部分111。第一种子图案115的第一下部1151可以设置在第一穿通部分110V的中心区的底表面上。第一种子图案115的第二下部1152可以介于第一下部1151与上部1155之间。第一种子图案115的第二下部1152可以设置在第一穿通部分110V的边缘区的底表面110b上。第一种子图案115的第二下部1152的底表面115b可以位于比第一下部1151的底表面115b更高的水平处。第一种子图案115的第二下部1152可具有第二厚度T12。第二厚度T12可为小于第一厚度T11。例如，第二厚度T12可为第一厚度T11的30％至80％。例如，第二厚度T12可以在
Figure BDA0003224370380000083
至
Figure BDA0003224370380000084
的范围内。
图1D是示出第一再分布图案的常规示例的剖视图。
参照图1D，第一种子图案115A可以设置在底部突块图案160上，第一再分布图案110可以不突出至底部突块图案160中。第一种子图案115A的底表面115bb可为平坦的。例如，第一种子图案115A的底表面115bb可平行于第一方向。如果在第一种子图案115A与底部突块图案160之间施加应力，则在第一种子图案115A与底部突块图案160之间可以出现裂痕Cr。当半导体封装件的操作重复或者半导体封装件被制造时可能出现应力。第一种子图案115A的底表面115bb可具有平坦形状，并且可平行于第一方向，并且裂痕Cr可沿着第一种子图案115A的底表面115bb与底部突块图案160的顶表面160a之间的界限快速和容易地传播。在一些示例实施例中，第一种子图案115A和第一再分布图案110可与底部突块图案160分离。
返回参照图1C，由于第一种子图案115和第一穿通部分110V设置在底部突块图案160中，第一种子图案115与底部突块图案160之间的接触面积可增大。因此，第一种子图案115可更稳健地接合至底部突块图案160，并且可以减少或者防止出现裂痕。第一再分布图案110与底部突块图案160之间的接合强度可提高。裂纹难以从一个方向上的表面传播至相反方向上的表面。第一种子图案115的底表面115b可包括具有不同斜度的部分。因此，即使在第一种子图案115与底部突块图案160之间形成裂痕，也可以减少或防止裂痕传播。半导体封装件10的可靠性和/或耐久性可提高。在第二厚度T12为第一厚度T11的30％至80％的示例实施例中，能够更有效地减少或防止在第一种子图案115与底部突块图案160之间出现裂痕和裂痕的传播。
如图1A和图1B所示，第二绝缘层102可以设置在第一绝缘层101上，以覆盖第一再分布图案110。例如，第二绝缘层102可以覆盖第一导线部分110W的侧表面和顶表面。第二绝缘层102可包括与第一绝缘层101相同的材料。例如，第二绝缘层102可包括光敏聚合物。可以将第二绝缘层102和第一绝缘层101设置为在它们之间没有明显界限。
第二再分布图案120可以设置在第一再分布图案110上并且可以电连接至第一再分布图案110。第二再分布图案120可包括第二导线部分120W和第二穿通部分120V。第二穿通部分120V可以设置在第二绝缘层102中并且可以介于第一再分布图案110与第二导线部分120W之间。第二穿通部分120V可为延伸至第一再分布图案110中的突出部分。例如，如图1E所示，第二穿通部分120V的底表面120b可以位于比第一再分布图案110的顶表面110a更低的水平处。第一再分布图案110的顶表面110a可以与第一导线部分110W的顶表面相对应。第二穿通部分120V的底表面120b可包括具有不同斜度的部分。例如，第二穿通部分120V可包括第二凸部分121，第二凸部分121可以设置在第一再分布图案110中。第二凸部分121可以与第二穿通部分120V的下部相对应。第二穿通部分120V的底表面120b可具有下凸形状。当在平面图中观看时，第二穿通部分120V的底表面120b可具有中心区和边缘区。第二穿通部分120V的边缘区可以介于中心区与第二凸部分121的侧表面之间。第二穿通部分120V的中心区的底表面120b可以位于比边缘区的底表面120b更低的水平处。第二穿通部分120V的第二凸部分121还可以横向突出。例如，在第一再分布图案110的顶表面110a处，第二凸部分121的宽度可以大于第二穿通部分120V的宽度。可以在第二穿通部分120V的底表面120b与第一再分布图案110的顶表面110a之间的位置处测量第二凸部分121的宽度。
第二导线部分120W可以设置第二穿通部分120V上，并且可连接至第二穿通部分120V，并且在它们之间没有界限。第二导线部分120W的宽度或者长度可大于第二穿通部分120V的宽度或者长度。第二导线部分120W可延伸至第二绝缘层102的顶表面上。例如，第二导线部分120W的顶表面可平行于第一方向。
第二种子图案125可以介于第一再分布图案110与第二再分布图案120之间以及介于第二绝缘层102与第二再分布图案120之间。第二种子图案125可以直接接触第一再分布图案110和第二再分布图案120。第二种子图案125的底表面120b可以设置在第一再分布图案110中。例如，第二种子图案125的底表面120b可以位于比第一再分布图案110的顶表面110a更低的水平处。因此，第二种子图案125与第一再分布图案110之间的接触面积可增大。第二种子图案125和第二穿通部分120V可稳健地耦接至第一再分布图案110，并且可以减少或防止出现裂痕。第二种子图案125可以由至少一种导电材料(例如，铜、钛及它们的合金)形成，或者可以包括至少一种导电材料(例如，铜、钛及它们的合金)。第二种子图案125可以用作势垒层，并且可以减少或防止第二再分布图案120中的材料扩散。
第二种子图案125可包括第一下部1251、第二下部1252以及上部1255。第二种子图案125的上部1255可以位于比第一再分布图案110的顶表面110a更高的水平处。第二种子图案125的上部1255可以介于第二穿通部分120V的侧表面与第二绝缘层102之间以及介于第二导线部分120W的底表面120d与第二绝缘层102之间。在第二导线部分120W的底表面120d上，第二种子图案125的上部1255可具有第三厚度T13。例如，可以在第二导线部分120W的底表面120d与第二绝缘层102之间测量第三厚度T13。第三厚度T13可以在
Figure BDA0003224370380000111
至
Figure BDA0003224370380000112
的范围内。第二种子图案125的第一下部1251和第二下部1252可以介于第一再分布图案110与第二再分布图案120之间，并且可以覆盖第二凸部分121。第二种子图案125的第一下部1251可以设置在第二穿通部分120V的中心区的底表面120b上。第二种子图案125的第二下部1252可以介于第一下部1251与上部1255之间。第二种子图案125的第二下部1252可以设置在第二穿通部分120V的边缘区的底表面120b上。第二种子图案125的第二下部1252的底表面125b可以位于比第一下部1251的底表面125b更高的水平处。第二种子图案125的第二下部1252可具有第四厚度T14。第四厚度T14可小于第三厚度T13。例如，第四厚度T14可为第三厚度T13的30％至80％。例如，第四厚度T14可以在
Figure BDA0003224370380000113
至
Figure BDA0003224370380000114
的范围内。
第二种子图案125的底表面125b可包括具有不同斜度的部分。因此，即使在第二种子图案125与第一再分布图案110之间形成裂痕，也可以减少或防止裂痕传播。在第四厚度T14为第三厚度T13的30％至80％的示例实施例中，可以更有效地减少或防止裂痕在第二种子图案125与第一再分布图案110之间传播。半导体封装件10的可靠性和耐久性可提高。
如图1A和图1B所示，第三绝缘层103可以设置在第二绝缘层102上，以覆盖第二再分布图案120。例如，第三绝缘层103可以覆盖第二导线部分120W的侧表面和顶表面。例如，第三绝缘层103可包括光敏聚合物。第三绝缘层103可包括与第二绝缘层102相同的材料。可以将第三绝缘层103和第二绝缘层102设置为在它们之间无明显界限。
第三再分布图案130可以设置在第二再分布图案120上，并且可以电连接至第二再分布图案120。第三再分布图案130可包括第三导线部分130W和第三穿通部分130V。第三穿通部分130V可以设置在第三绝缘层103中，并且可以介于第二再分布图案120与第三导线部分130W之间。第三穿通部分130V可为延伸至第二再分布图案120中的突出部分。例如，如图1E所示，第三穿通部分130V的底表面130b可以位于比第二再分布图案120的顶表面更低的水平处。第二再分布图案120的顶表面可以与第二导线部分120W的顶表面相对应。第三穿通部分130V的形状可与图1C的第一穿通部分110V或者图1E的第二穿通部分120V相同或基本相同。例如，如图1F所示，第三穿通部分130V可包括第三凸部分131，第三凸部分131可以设置在第二再分布图案120中。第三凸部分131可以与第三穿通部分130V的下部相对应。第三穿通部分130V的中心区的底表面130b可以位于比边缘区的底表面130b更低的水平处。第三穿通部分130V的底表面130b可具有下凸形状。第三穿通部分130V的第三凸部分131还可以横向突出。
第三导线部分130W可以设置第三穿通部分130V上，并且可连接至第三穿通部分130V，并且在它们之间没有界限。第三导线部分130W的宽度可大于第三穿通部分130V的宽度。第三导线部分130W可延伸至第三绝缘层103的顶表面上。第三导线部分130W的顶表面可平行于第一方向。
第三种子图案135可以介于第二再分布图案120与第三再分布图案130之间以及介于第三绝缘层103与第三再分布图案130之间。第三种子图案135可以不延伸至第三导线部分130W的侧表面上。第三种子图案135的底表面135b可以设置在第二再分布图案120中。例如，第三种子图案135的底表面135b可以位于比第二再分布图案120的顶表面更低的水平处。因此，第三种子图案135与第二再分布图案120之间的接触面积可增大。因此，第三种子图案135可稳健地接合至第二再分布图案120，并且可以减少或防止在第三种子图案135与第二再分布图案120之间发生裂痕。第三种子图案135可以由至少一种导电材料(例如，铜、钛及它们的合金)形成或者可以包括至少一种导电材料(例如，铜、钛及它们的合金)。
第三种子图案135可包括第一下部1351、第二下部1352和上部1355。第三种子图案135的上部1355可以位于比第二再分布图案120的顶表面更高的水平处。第三种子图案135的上部1355可以介于第三穿通部分130V的侧表面与第三绝缘层103之间以及介于第三导线部分130W的底表面与第三绝缘层103之间。第三种子图案135的上部1355可在第三导线部分130W的底表面上具有第五厚度T15。第五厚度T15可为
Figure BDA0003224370380000131
至
Figure BDA0003224370380000132
第三种子图案135的第一下部1351和第二下部1352可以介于第二再分布图案120与第三再分布图案130之间。第三种子图案135的第一下部1351可以设置在第三穿通部分130V的中心区的底表面130b上。第三种子图案135的第二下部1352可以设置在第三穿通部分130V的边缘区的底表面130b上。第三种子图案135的第二下部1352可以介于第一下部1351与上部1355之间。第三种子图案135的底表面135b可包括具有不同斜度的部分。第三种子图案135的第二下部1352的底表面135b可以位于比第一下部1351的底表面135b更高的水平处。第三种子图案135的第二下部1352可具有第六厚度。第六厚度可小于第五厚度T15。例如，第六厚度可为第五厚度T15的30％至80％。例如，第六厚度T16可以在
Figure BDA0003224370380000133
至
Figure BDA0003224370380000134
的范围内。因此，可以减少或防止裂痕在第三种子图案135与第二再分布图案120之间传播。
第四绝缘层104可以设置在第三绝缘层103上，以覆盖第三再分布图案130。例如，第四绝缘层104可以覆盖第三导线部分130W的侧表面和顶表面。例如，第四绝缘层104可包括光敏聚合物。第四绝缘层104可以由与第三绝缘层103相同的材料形成或者可以包括与第三绝缘层103相同的材料。第四绝缘层104和第三绝缘层103可设置为在它们之间没有明显界限。
第四再分布图案140可以设置在第三再分布图案130上并且可以电连接至第三再分布图案130。第四再分布图案140可包括第四导线部分140W和第四穿通部分140V。第四穿通部分140V可以设置在第四绝缘层104中，并且可以介于第三再分布图案130与第四导线部分140W之间。第四穿通部分140V的形状可以与上述第一穿通部分110V(例如，见图1C)相同或相似。例如，第四穿通部分140V可为延伸至第三再分布图案130中的突出部分。如图1F所示，第四穿通部分140V的底表面140b可以位于比第三再分布图案130的顶表面更低的水平处。第四穿通部分140V可包括第四凸部分141，第四凸部分141可以设置在第三再分布图案130中。第四凸部分141可为第四穿通部分140V的下部。第四穿通部分140V的底表面140b可具有下凸形状。第四穿通部分140V的中心区的底表面140b可以位于比边缘区的底表面140b更低的水平处。第四穿通部分140V的第四凸部分141还可以横向突出。
第四导线部分140W可以设置第四穿通部分140V上，并且可连接至第四穿通部分140V，并且在它们之间没有任何界限。第四导线部分140W的宽度可以大于第四穿通部分140V的宽度。第四导线部分140W可延伸至第四绝缘层104的顶表面上。
第四种子图案145可以介于第三再分布图案130与第四再分布图案140之间以及介于第四绝缘层104与第四再分布图案140之间。第四种子图案145可以不延伸至第四导线部分140W的侧表面上。第四种子图案145的底表面145b可以设置在第三再分布图案130中。例如，第四种子图案145的底表面145b可以位于比第三再分布图案130的顶表面更低的水平处。因此，第四种子图案145与第三再分布图案130之间的接触面积可增大。第四种子图案145可稳健地接合至第三再分布图案130，并且可以减少或者防止在第四种子图案145与第三再分布图案130之间出现裂痕。第四种子图案145可以由至少一种导电材料(例如，铜、钛及它们的合金)形成，或者可以包括至少一种导电材料(例如，铜、钛及它们的合金)。
第四种子图案145可包括第一下部1451、第二下部1452和上部1455。第四种子图案145的上部1455可以位于比第三再分布图案130的顶表面更高的水平处。第四种子图案145的上部1455可以介于第四穿通部分140V的侧表面与第四绝缘层104之间以及介于第四导线部分140W的底表面与第四绝缘层104之间。第四种子图案145的上部1455可在第四导线部分140W的底表面上具有第七厚度T17。第七厚度T17可以在
Figure BDA0003224370380000141
至
Figure BDA0003224370380000142
的范围内。第四种子图案145的第一下部1451和第二下部1452可以介于第三再分布图案130与第四再分布图案140之间。第四种子图案145的第一下部1451可以设置在第四穿通部分140V的中心区的底表面140b上。第四种子图案145的第二下部1452可设置在第一下部1451与上部1455之间。第四种子图案145的第二下部1452可以设置在第四穿通部分140V的边缘区的底表面140b上。第四种子图案145的底表面145b可包括具有不同斜度的部分。第四种子图案145的第二下部1452的底表面145b可以位于比第一下部1451的底表面145b更高的水平处。第四种子图案145的第二下部1452可具有第八厚度。第八厚度可小于第七厚度T17。例如，第八厚度可为第七厚度T17的30％至80％。例如，第八厚度可以在
Figure BDA0003224370380000151
至
Figure BDA0003224370380000152
的范围内。因此，可以减少或防止裂痕在第四种子图案145与第三再分布图案130之间传播。
第五绝缘层105可以设置在第四绝缘层104上，以覆盖第四再分布图案140。例如，第五绝缘层105可以覆盖第四导线部分140W的侧表面和顶表面。例如，第五绝缘层105可以由光敏聚合物形成或者可以包括光敏聚合物。第五绝缘层105可以由与第四绝缘层104相同的材料形成或者可以包括与第四绝缘层104相同的材料。可以将第五绝缘层105和第四绝缘层104设置为在它们之间无明显界限。
接合焊盘150可以设置在第四再分布图案140上，并且可以电连接至第四再分布图案140。接合焊盘150可包括堆叠的第一导电层1501、第二导电层1502和/或第三导电层1503。第一导电层1501可以设置在第五绝缘层105中，并且可以突出至第四再分布图案140中。第一导电层1501可包括第五凸部分151，第五凸部分151可以设置在第四再分布图案140中。接合焊盘150的底表面150b可以位于比第四再分布图案140的顶表面更低的水平处。接合焊盘150的底表面150b可以与第一导电层1501的底表面相对应。接合焊盘150的底表面150b可具有下凸形状。例如，当在平面图中观看时，接合焊盘150的底表面150b可具有中心区和边缘区。接合焊盘150的中心区的底表面150b可以位于比接合焊盘150的边缘区的底表面150b更低的水平处。第一导电层1501的的第五凸部分151还可以横向突出。第一导电层1501可以由至少一种金属材料(例如，铜)形成或者可以包括至少一种金属材料(例如，铜)。
第二导电层1502可以设置在第一导电层1501上。第二导电层1502可以用作势垒层，并且可以减少或防止第一导电层1501中的金属材料扩散。第二导电层1502可以由与第一导电层1501类型不同的金属材料形成或者可以包括与第一导电层1501类型不同的金属材料。例如，第二导电层1502可以由镍形成或者包括镍。
第三导电层1503可以设置在第二导电层1502上。第三导电层1503可以用作保护层，并且可以减少或防止第一导电层1501损坏(例如，氧化)。第三导电层1503可包括与第一导电层1501和第二导电层1502不同的金属材料。例如，第三导电层1503可包括金(Au)。第三导电层1503可以直接接触接合突块250。与附图中所示的不同，可以省略第二导电层1502和第三导电层1503中的至少一个。
焊盘种子图案155可以介于第四再分布图案140与接合焊盘150之间以及介于第五绝缘层105与接合焊盘150之间。焊盘种子图案155的底表面155b可以设置在第四再分布图案140中。例如，焊盘种子图案155的底表面155b可以位于比第四再分布图案140的顶表面更低的水平处。因此，焊盘种子图案155与第四再分布图案140之间的接触面积可增大。焊盘种子图案155与第四再分布图案140之间的接合强度可提高。焊盘种子图案155可以由至少一种导电材料(例如，铜、钛及它们的合金)形成或者可以包括至少一种导电材料(例如，铜、钛及它们的合金)。
焊盘种子图案155可包括第一下部1551、第二下部1552和上部1555。焊盘种子图案155的上部1555可以位于比第四再分布图案140的顶表面更高的水平处。焊盘种子图案155的上部1555可以介于接合焊盘150与第五绝缘层105之间。焊盘种子图案155的上部1555可具有第九厚度T19，第九厚度T19可为在第五绝缘层105的顶表面上测量的值。第九厚度T19可以在
Figure BDA0003224370380000161
至
Figure BDA0003224370380000162
的范围内。
焊盘种子图案155的第一下部1551和第二下部1552可以介于第四再分布图案140与接合焊盘150之间。焊盘种子图案155的第一下部1551可以设置在接合焊盘150的中心区的底表面150b上。焊盘种子图案155的第二下部1552可以设置在接合焊盘150的边缘区的底表面150b上。焊盘种子图案155的第二下部1552可以介于第一下部1551与上部1555之间。焊盘种子图案155的底表面155b可包括具有不同斜度的部分。焊盘种子图案155的第二下部1552的底表面155b可以位于比第一下部1551的底表面155b更高的水平处。焊盘种子图案155的第二下部1552可具有第八厚度。第八厚度可小于第九厚度T19。例如，第八厚度可为第九厚度T19的30％至80％。因此，可以减少或防止裂痕在焊盘种子图案155与第四再分布图案140之间传播。
参照图1B，底部突块图案160可为值相对大的厚度T0，如图1B所示。例如，底部突块图案160的厚度T0可以大于第一导线部分110W的厚度T1、第二导线部分120W的厚度T2、第三导线部分130W的厚度T3和第四导线部分140W的厚度T4。因此，再分布衬底100的可靠性可提高。第一导线部分110W的厚度T1、第二导线部分120W的厚度T2、第三导线部分130W的厚度T3和第四导线部分140W的厚度T4中的每一个可以在约3μm至约5μm的范围内。
在底部突块图案160的厚度T0小于5μm的示例实施例中，半导体封装件10的可靠性可劣化。在底部突块图案160的厚度T0大于20μm的示例实施例中，难以减小半导体封装件10的大小。在示例实施例中，底部突块图案160的厚度T0可以在约5μm至约20μm的范围内。半导体封装件10可具有提高的可靠性和小的厚度。
如图1B所示，第一穿通部分至第四穿通部分101V、102V、103V和104V中的至少两个可以不彼此竖直重叠。例如，第一穿通部分至第四穿通部分101V、102V、103V和104V可具有交错的结构。因此，施加于第一穿通部分至第四穿通部分101V、102V、103V和104V上的外部应力可变弱。在将焊料图案500附着或将焊料图案500安装至封装件衬底上的处理中，外部应力可以被减小。
堆叠的绝缘层101、102、103、104和105的数量和再分布图案110、120、130和140的数量不限于示出的示例，而是可不同地改变。再分布衬底100还可包括上保护层(未示出)，上保护层可以覆盖第五绝缘层105和接合焊盘150。再分布衬底100还可包括下保护层(未示出)，下保护层还可覆盖第一绝缘层101的底表面101b。
半导体芯片200可以安装在再分布衬底100的第一表面上。如图1B所示，半导体芯片200可包括芯片焊盘205和集成电路217。芯片焊盘205可以在半导体芯片200的底表面上暴露出来。集成电路217可以设置在半导体芯片200中。集成电路217可包括存储器电路、逻辑电路和/或它们的组合。集成电路217可以通过内部连接线216电连接至芯片焊盘205。表达“元件耦接至或连接至芯片焊盘205”可表示元件耦接至或连接至半导体芯片200。表达“元件耦接至或连接至半导体芯片200”可表示元件耦接至或连接至半导体芯片200的集成电路。在下文中，为了简明起见，在图1B以外的所有附图中，将省略集成电路217和内部连接线216。
如图1A所示，半导体封装件10还可包括接合突块250。接合突块250可以设置在半导体芯片200的芯片焊盘205与再分布衬底100的接合焊盘150之间，并且可以电连接至芯片焊盘205和接合焊盘150。接合突块250可包括焊料、柱或突块中的至少一个。接合突块250可以由至少一种导电材料(例如，焊料材料)形成或者可以包括至少一种导电材料(例如，焊料材料)。半导体芯片200可以通过接合突块250电连接至再分布衬底100。在本说明书中，表达“元件电连接至再分布衬底100”表示元件电连接至第一再分布图案至第四再分布图案110、120、130和140中的至少一个。接合突块250的间距可小于焊料图案500的间距。
半导体封装件10还可包括模制层400。模制层400可以设置在再分布衬底100上，以覆盖半导体芯片200。模制层400可以覆盖绝缘层中的最上面的绝缘层。最上面的绝缘层可为第五绝缘层105。模制层400可延伸至半导体芯片200与再分布衬底100之间的间隙中，以密封接合突块250。模制层400可以由绝缘聚合物(例如，环氧模塑料)形成或可以包括绝缘聚合物(例如，环氧模塑料)。在示例实施例中，虽然未示出，但是还可将底部填充层设置在再分布衬底100与半导体芯片200之间的间隙中。
图2A是示出根据本发明构思的示例实施例的底部突块图案、第一种子图案和第一再分布图案并且与图1B中的部分II相对应的放大剖视图。
参照图2A，底部突块图案160、第一种子图案115和第一再分布图案110的布置和形状可与图1C中的布置和形状相同或基本相同。例如，第一再分布图案110的第一导线部分110W可包括第一凸部分111。第一种子图案115可包括第一下部1151、第二下部1152和上部1155。
然而，第一种子图案115的第二下部1152还可具有穿过其的孔。第一凸部分111可以延伸至第一种子图案115的第二下部1152的孔中，并且可直接接触底部突块图案160。因此，可进一步提高第一穿通部分110V与底部突块图案160之间的接合强度。
第一种子图案115的第二下部1152的第二厚度可小于上部1155的第一厚度T11。例如，第二厚度可为第一厚度T11的30％至80％。第二厚度可为第二下部1152的未形成孔的一部分的厚度。
图2B是示出根据本发明构思的示例实施例的第一再分布图案、第二种子图案和第二再分布图案并且与图1B的部分III相对应的放大剖视图。
参照图2B，第二再分布图案120的第二导线部分120W可包括第二凸部分121。第二种子图案125可包括第一下部1251、第二下部1252和上部1255。第二种子图案125的第二下部1252还可具有穿过其的孔。第二凸部分121可以延伸至第二种子图案125的第二下部1252的孔中，并且可直接接触第一再分布图案110。因此，可进一步提高第一再分布图案110与第二再分布图案120之间的接合强度。
第二种子图案125的第二下部1252的第四厚度可为上部1255的第三厚度T13的30％至80％。第四厚度可为第二下部1252的未形成孔的一部分的厚度。
返回参照图1F，虽然未示出，但第三种子图案135的第二下部1352还可具有孔。第三再分布图案130的第三凸部分131可延伸至第三种子图案135的第二下部1352的孔中，并且可与第二再分布图案120直接/在物理上接触。第四种子图案145的第二下部1452还可具有孔(未示出)。第四凸部分141可以延伸至第四种子图案145的第二下部1452的孔中，并且可直接物理接触第三再分布图案130。焊盘种子图案155的第二下部1552还可具有孔(未示出)。第五凸部分151可以延伸至焊盘种子图案155的第二下部1552的孔中，并且可直接物理接触第四再分布图案140。
图3A是示出根据本发明构思的示例实施例的底部突块图案、第一种子图案和第一再分布图案并且与图1B的部分II相对应的放大剖视图。
参照图3A，第一再分布图案110的第一穿通部分110V可包括第一凸部分111。第一凸部分111可具有下凸形状。然而，第一凸部分111可以不横向突出。在底部突块图案160的顶表面160a处，第一凸部分111的宽度可小于第一穿通部分110V的宽度。
图3B是示出根据本发明构思的示例实施例的第一再分布图案、第二种子图案和第二再分布图案并且与图1B的部分III相对应的放大剖视图。
参照图3B，第二再分布图案120的第二穿通部分120V可包括第二凸部分121。例如，第二凸部分121可具有下凸形状。然而，第二凸部分121可以不横向突出。在第一再分布图案110的顶表面110a处，第二凸部分121的宽度可小于第二穿通部分120V的宽度。
虽然未示出，但是第三再分布图案130的第三凸部分131、第四再分布图案140的第四凸部分141或者接合焊盘150的第五凸部分151可具有与图3A的第一凸部分111和图3B的第二凸部分121相同或基本相同的形状。
图4A是示出根据本发明构思的示例实施例的再分布衬底并且图1A的部分I相对应的放大剖视图。
参照图4A，再分布衬底100可包括底部突块图案160；第一再分布图案至第四再分布图案110、120、130和140；第一种子图案至第四种子图案115、125、135和145；焊盘种子图案155；以及接合焊盘150。
第一穿通部分至第四穿通部分110V、120V、130V和140V中的至少一个可以不延伸至底部突块图案160和第一再分布图案至第三再分布图案110、120和130中的对应的一个中。例如，第三种子图案135的底表面可以不设置在第二再分布图案120中。第三穿通部分130V的底表面和第三种子图案135的底表面可具有平坦形状。第四种子图案145的底表面可以不设置在第三再分布图案130中。第四穿通部分140V的底表面和第四种子图案145的底表面可具有平坦形状。然而，可以不同地改变第一穿通部分至第四穿通部分110V、120V、130V和140V有没有突起以及第一种子图案至第四种子图案115、125、135和145的底表面的位置。
图4B是示出根据本发明构思的示例实施例的再分布衬底并且与图1A的部分I相对应的放大剖视图。
参照图4B，再分布衬底100可包括底部突块图案160；第一再分布图案至第四再分布图案110、120、130和140；第一种子图案至第四种子图案115、125、135和145；焊盘种子图案155；以及接合焊盘150。
第一穿通部分110V的底表面可以设置在底部突块图案160中，并且可为平坦的。例如，第一穿通部分110V的底表面110b可基本上平行于第一方向。第一种子图案115的底表面可具有基本平坦的形状。第二穿通部分120V的底表面和第二种子图案125的底表面可以设置在第一再分布图案110中，并且可为平坦的。第三穿通部分130V的底表面和第三种子图案135的底表面可以设置在第二再分布图案120中，并且可为平坦的。第四穿通部分140V的底表面和第四种子图案145的底表面可以设置在第三再分布图案130中，并且可为平坦的。接合焊盘150的底表面和焊盘种子图案155的底表面可以设置在第四再分布图案140中，并且可为平坦的。
图5A是示出根据本发明构思的示例实施例的半导体封装件的剖视图。图5B是示出图5A的部分I的放大剖视图。
参照图5A和图5B，半导体封装件11可包括再分布衬底100、半导体芯片200和焊料图案500。再分布衬底100可包括底部突块图案160；第一再分布图案第四再分布图案110、120、130和140；第一种子图案至第四种子图案115、125、135和145；焊盘种子图案155；以及接合焊盘150。
第一穿通部分至第四穿通部分110V、120V、130V和140V可以堆叠在底部突块图案160上。例如，底部突块图案160可以与和底部突块图案160电连接的第一穿通部分至第四穿通部分110V、120V、130V和140V中的每一个竖直地重叠。第一穿通部分至第四穿通部分101V、102V、103V和104V可具有对齐的结构。因此，可更自由地设计第一导线部分至第四导线部分110W、120W、130W和140W的布置。
图6A是示出根据本发明构思的示例实施例的再分布衬底并且与图5A的部分I相对应的放大剖视图。
参照图6A，底部突块图案160的顶表面160a可具有圆顶形截面。底部突块图案160的中心区的顶表面160a可以位于比边缘区的顶表面160a更高的水平处。例如，底部突块图案160的顶表面160a可具有上凸形状。第一再分布图案110的至少一部分可具有圆顶形截面。例如，第一再分布图案110的中心区的顶表面110a可以位于比边缘区的顶表面110a更高的水平处。第一再分布图案110的顶表面110a可具有上凸形状。例如，第二再分布图案120的至少一部分可具有圆顶形截面，并且第二再分布图案120的顶表面120a可具有上凸形状。第三再分布图案130的至少一部分可具有圆顶形截面，并且第三再分布图案130的顶表面130a可具有上凸形状。第四再分布图案140的至少一部分可具有圆顶形截面，第四再分布图案140的顶表面140a可具有上凸形状。接合焊盘150的顶表面可具有平坦形状。作为另一示例，接合焊盘150的顶表面可具有上凸形状。
图6B是示出根据本发明构思的示例实施例的再分布衬底并且与图5A的部分I相对应的放大剖视图。
参照图6B，底部突块图案160的顶表面160a可具有凹陷形截面。底部突块图案160的中心区的顶表面160a可以位于比边缘区的顶表面160a更低的水平处。例如，底部突块图案160的顶表面160a可具有下凹形状。第一再分布图案110的至少一部分可具有凹陷形截面。例如，第一再分布图案110的顶表面110a可具有下凹形状。例如，第一再分布图案110的中心区的顶表面110a可以位于比边缘区的顶表面110a更低的水平处。第二再分布图案120的至少一部分可具有凹陷形截面，第二再分布图案120的顶表面120a可具有下凹形状。第三再分布图案130的至少一部分可具有凹陷形截面，第三再分布图案130的顶表面130a可具有下凹形状。第四再分布图案140至少一部分可具有凹陷形截面，第四再分布图案140的顶表面140a可具有下凹形状。接合焊盘150的顶表面可具有平坦形状。作为另一示例，接合焊盘150的顶表面可具有下凹形状。
图7是示出根据本发明构思的示例实施例的半导体封装件的剖视图。
参照图7，半导体封装件12可包括再分布衬底100’、半导体芯片200、模制层400和焊料图案500。焊料图案500、半导体芯片200和模制层400可以与先前示例实施例中的焊料图案500、半导体芯片200和模制层400相同或相似。然而，半导体封装件12可以不包括接合突块250。
再分布衬底100’可包括第一绝缘层至第五绝缘层101、102、103、104和105；第一再分布图案至第四再分布图案110、120、130和140；以及第一种子图案至第四种子图案115、125、135和145。然而，再分布衬底100’可以不包括接合焊盘150和焊盘种子图案155(例如，见图1B)，半导体芯片200可以直接接触再分布衬底100’的第一表面100a。例如，第五绝缘层105可直接物理接触半导体芯片200的底表面。
第四再分布图案140可以在没有接合突块的情况下电连接至半导体芯片200的芯片焊盘205。例如，第四种子图案145可以介于第四再分布图案140与芯片焊盘205之间，并且可以直接接触第四再分布图案140和芯片焊盘205。
与上述不同，第一穿通部分至第四穿通部分110V、120V、130V和140V可以分布设置在第一导线部分至第四导线部分110W、120W、130W和140W上中的对应的一个上。第一穿通部分110V的顶表面可以设置在第二再分布图案120中。第一穿通部分110V的上部的形状可为图1C的第一凸部分111的竖直对称地倒置的形状。例如，第一穿通部分110V的顶表面可具有上凸形状。第一种子图案115可以设置在第一穿通部分110V与第二再分布图案120之间，并且可在第一穿通部分110V的侧表面和第一导线部分110W的顶表面上延伸。第一种子图案115的在第一导线部分110W的顶表面上第一种子厚度可以大于第一种子图案115的第二种子厚度。第二种子厚度可为在第一穿通部分110V在第二再分布图案120中的边缘区的顶表面处的第一种子图案115的厚度。例如，第二种子厚度可为第一种子厚度的30％至80％。焊料图案500可以附着于第一再分布图案110的第一导线部分110W的底表面。第一导线部分110W可以用作焊料焊盘。
第二穿通部分120V的顶表面可以设置在第三再分布图案130中，并且可具有上凸形状。第二种子图案125可以设置在第二穿通部分120V与第三再分布图案130之间，并且可在第二穿通部分120V的侧表面和第二导线部分120W的顶表面上延伸。第二种子图案125的在第二导线部分120W的顶表面上的第三种子厚度可以大于第二种子图案125的在第三再分布图案130中以及在第二穿通部分120V的边缘区的顶表面上的第四种子厚度。第四种子厚度可为第三种子厚度的30％至80％。
第三穿通部分130V的顶表面可以设置在第四再分布图案140中并且可具有上凸形状。第三种子图案135可以设置在第三穿通部分130V与第四再分布图案140之间，并且可在第三穿通部分130V的侧表面和第三导线部分130W的顶表面上延伸。第三种子图案135的在第三导线部分130W的顶表面上的第五种子厚度可以大于第三种子图案135的在第四再分布图案140中并且在第三穿通部分130V的边缘区的顶表面上的第六种子厚度。第六种子厚度可为第五种子厚度的30％至80％。
再分布衬底100或100’的示例实施例可按照混合方式实施。例如，图1A至图1C、图1E和图1F的示例实施例，图2A的示例实施例，图2B的示例实施例，图3A的示例实施例，图3B的示例实施例，图4A的示例实施例，图4B的示例实施例，图5A和图5B的示例实施例，图6A的示例实施例，图6B的示例实施例，以及图7的示例实施例可按照混合方式实施。
下文中，可以描述根据本发明构思的示例实施例的制造半导体封装件的方法。
图8A至图8E、图8G和图8I至图8T是示出根据本发明构思的示例实施例的制造半导体封装件的方法的剖视图。图8F是示出图8E的部分V的放大剖视图。图8H是示出图8G的部分V的放大剖视图。为了简明的描述，先前描述的元件可以由相同的标号来标识，而不重复对其进行重叠描述。
参照图8A，底部突块种子层165Z、第一抗蚀图案191和底部突块图案160可形成在载体衬底900上。首先，可以制备载体衬底900和脱模层990。脱模层990可以附着于载体衬底900。底部突块种子层165Z可形成在载体衬底900上，以覆盖脱模层990。底部突块种子层165Z可通过沉积工艺形成。
第一抗蚀图案191可形成在底部突块种子层165Z的顶表面上。第一导向开口191X可以形成在第一抗蚀图案191中，以暴露出底部突块种子层165Z。在示例实施例中，在形成第一抗蚀图案191和第一导向开口191X的工艺中，可以不执行任何另外的固化工艺。因此，第一导向开口191X可以形成为其侧表面垂直于其底表面。第一抗蚀图案191可包括光致抗蚀剂材料。
底部突块图案160可以形成在第一导向开口191X中，以覆盖底部突块种子层165Z。可通过使用底部突块种子层165Z作为电极的电镀工艺形成底部突块图案160。可以执行电镀工艺，使得底部突块图案160不延伸至第一抗蚀图案191的顶表面上。因此，在形成底部突块图案160的工艺中，可以不需要单独的平面化工艺。由于第一导向开口191X的侧表面基本垂直于底表面，因此底部突块图案160的侧表面可基本垂直于底表面。
参照图8B，可以去除第一抗蚀图案191以暴露出底部突块种子层165Z的第一部分的顶表面和底部突块图案160的侧表面。可通过剥离工艺执行第一抗蚀图案191的去除。
顺序地参照图8B和图8C，底部突块种子层165Z可被图案化，以形成底部突块种子图案165。底部突块种子层165Z的图案化可包括：蚀刻底部突块种子层165Z的暴露的第一部分。因此，可以去除底部突块种子层165Z的第一部分，并且可以暴露出脱模层990的顶表面。在蚀刻工艺中，底部突块图案160可相对于底部突块种子层165Z具有蚀刻选择性。底部突块种子层165Z的第二部分可以设置底部突块图案160的底表面上。因此，底部突块种子层165Z的第二部分可以不通过蚀刻工艺被去除。在蚀刻工艺之后，底部突块种子层165Z的剩余的第二部分可以形成底部突块种子图案165。
参照图8D，第一绝缘层101可形成在脱模层990和底部突块图案160上，以覆盖底部突块图案160的顶表面160a和侧表面。可通过涂布工艺(例如，旋涂工艺或狭缝涂布工艺)执行第一绝缘层101的形成。
可以通过图案化第一绝缘层101在第一绝缘层101中形成第一开口101X。第一绝缘层101可通过曝光工艺和显影工艺被图案化。第一开口101X可以形成为暴露底部突块图案160的顶表面160a的至少一部分。第一浮渣101S可留在底部突块图案160的暴露的顶表面160a上。第一浮渣101S可包括第一绝缘层101的残余物或者工艺的残余物。作为示例，第一浮渣101S可包括光敏聚合物。
参照图8E和图8F，可通过对底部突块图案160的暴露的顶表面160a执行蚀刻工艺来形成凹陷部分160R。例如，蚀刻工艺可包括湿法蚀刻工艺。在示例实施例中，第一绝缘层101可相对于底部突块图案160具有蚀刻选择性。在湿法蚀刻工艺中，可以去除第一浮渣101S。因此，在蚀刻工艺之后，可以不留下第一浮渣101S。
凹陷部分160R可形成在底部突块图案160的顶表面160a上。凹陷部分160R可连接至第一开口101X。凹陷部分160R的中心区的底表面可以位于比边缘区的底表面更低的水平处。例如，凹陷部分160R的底表面可具有下凹形状。如图8F所示，凹陷部分160R可具有底切部分160U。例如，底切部分160U可为凹陷部分160R的横向扩展部分。凹陷部分160R的形状可以不限于示出的示例，而是可不同地改变。例如，可以不形成底切部分160U。
参照图8G和图8H，可形成第一种子层115Z、第二抗蚀图案192和第一再分布图案110。首先，第一种子层115Z可形成在底部突块图案160的顶表面160a、底部突块图案160的凹陷部分160R的内表面、第一开口101X的内侧表面和第一绝缘层101的顶表面上。可通过沉积工艺形成第一种子层115Z。第一种子层115Z可包括第一下部1151、第二下部1152和上部1155。第一下部1151、第二下部1152和上部1155可与先前参照图1C描述的第一种子图案115的第一下部1151、第二下部1152和上部1155相同。底切部分160U的内侧表面上的第一种子层115Z可以与第一种子层115Z的第一下部1151相对应。第一绝缘层101上的第一种子层115Z可以与第一种子层115Z的上部1155相对应。
底切部分160U的内侧表面上的第一种子层115Z的第二厚度T12可小于第一绝缘层101上的第一种子层115Z的第一厚度T11。例如，第二厚度T12可为第一厚度T11的30％至80％。
在图8D的第一浮渣101S留在底部突块图案160上的示例实施例中，底部突块图案160与第一种子层115Z之间的电阻可增大。根据本发明构思的示例实施例，由于在参照图8E和图8F描述的凹陷部分160R的形成工艺中去除了第一浮渣101S，所以底部突块图案160与第一种子层115Z之间的电气特性可提高。另外，第一种子层115Z可稳健地耦接至底部突块图案160。
第二抗蚀图案192可形成在第一种子层115Z上。第二抗蚀图案192的形成可包括：用光致抗蚀剂材料来涂布第一种子层115Z的顶表面。然后，可以通过图案化第二抗蚀图案192来形成第二导向开口192X。可通过曝光和显影工艺来执行第二抗蚀图案192的图案化。第二导向开口192X可以与第一开口101X和凹陷部分160R竖直地重叠。第二导向开口192X可以形成为其宽度大于与其相对应的第一开口101X的宽度。第二导向开口192X可以形成为暴露出第一种子层115Z。
可以通过执行第一种子层115Z被用作电极的电镀工艺来形成第一再分布图案110。第一再分布图案110可以形成在第一开口101X中，以覆盖第一种子层115Z。例如，第一再分布图案110可以填充第一开口101X。第一再分布图案110可以形成为填充第二导向开口192X的下方区，但是可以不在第二抗蚀图案192的顶表面上暴露。在形成第一再分布图案110期间，可以不执行单独的平面化工艺。因此，形成第一再分布图案110的工艺可简化。第一再分布图案110可包括第一穿通部分110V和第一导线部分110W。
参照图8I，可以去除第二抗蚀图案192，以暴露出第一种子层115Z的第一部分的顶表面。可以通过剥离工艺来执行第二抗蚀图案192的去除。
参照图8I和图8J，可以去除第一种子层115Z的暴露的第一部分，以形成第一种子图案115。可以通过蚀刻工艺执行第一种子层115Z的第一部分的去除。蚀刻工艺可为湿法蚀刻工艺。在蚀刻工艺中，第一再分布图案110可相对于第一种子层115Z具有蚀刻选择性。第一种子层115Z的第二部分可以设置在第一再分布图案110的底表面上，并且可以不暴露于蚀刻工艺。在蚀刻工艺之后，第一种子层115Z的第二部分可以形成第一种子图案115。
参照图8K，第二绝缘层102可形成在第一绝缘层101上，以覆盖第一绝缘层101和第一再分布图案110。可通过涂布工艺执行第二绝缘层102的形成。
可以通过经由曝光工艺和显影工艺图案化第二绝缘层102来形成第二开口102X。第二开口102X可以设置在第二绝缘层102中，以暴露出第一再分布图案110的一部分顶表面110a。在第一再分布图案110的顶表面110a的暴露的部分上可留下第二浮渣102S。第二浮渣102S可包括第二绝缘层102的残余物或者工艺的残余物。作为示例，第二浮渣102S可包括光敏聚合物。
参照图8L，可以通过对第一再分布图案110的暴露的顶表面110a执行蚀刻工艺来形成第一凹陷部分110R。例如，蚀刻工艺可包括湿法蚀刻工艺。在蚀刻工艺期间可以去除第二浮渣102S。
第一凹陷部分110R可形成在第一再分布图案110的顶表面110a上。第一凹陷部分110R可连接至第二开口102X。第一凹陷部分110R的中心区的底表面可以位于比边缘区的底表面更低的水平处。例如，第一凹陷部分110R的底表面可具有下凹形状。第一凹陷部分110R可具有第一底切部分110U。例如，第一底切部分110U可为第一凹陷部分110R的横向扩展部分。作为另一示例，可以不形成第一底切部分110U。
参照图8M，可形成第二种子层125Z、第三抗蚀图案193和第二再分布图案120。首先，第二种子层125Z可形成在第一再分布图案110的顶表面、第一再分布图案110的第一凹陷部分110R的内表面、第二开口102X的内侧表面和第二绝缘层102的顶表面上。可通过沉积工艺形成第二种子层125Z。
第一底切部分110U上的第二种子层125Z的第四厚度可小于第二绝缘层102上的第二种子层125Z的第三厚度。例如，第四厚度可为第三厚度的30％至80％。第一底切部分110U上的第二种子层125Z可以与图1E的第二种子图案125的第二下部1252相对应。第二绝缘层102上的第二种子层125Z可以与图1E的第二种子图案125的上部1255相对应。第一底切部分110U上的第二种子层125Z可表示覆盖第一底切部分110U的内侧表面的一部分第二种子层125Z。
作为形成第一凹陷部分110R的结果，在第一再分布图案110与第二种子层125Z之间可以不留下图8K的第二浮渣102S。因此，可以提高第一再分布图案110与第二种子层125Z之间的电气特性。第二种子层125Z可稳健地接合至第一再分布图案110。
参照图8N，可以去除第三抗蚀图案193，以暴露出第二种子层125Z的第一部分的顶表面。可通过剥离工艺执行第三抗蚀图案193的去除。可以通过经由蚀刻工艺去除第二种子层125Z的暴露的第一部分来形成第二种子图案125。第二种子层125Z的第二部分可以设置在第二再分布图案120的底表面上，并且可以不暴露于蚀刻工艺。在蚀刻工艺之后，第二种子层125Z的第二部分可以形成第二种子图案125。
参照图8O，第三绝缘层103、第三种子图案135和第三再分布图案130可形成在第二绝缘层102上。可通过与图8D至图8J的第一绝缘层101、第一种子图案115和第一再分布图案110的形成方法相同的方法分别形成第三绝缘层103、第三种子图案135和第三再分布图案130。例如，第三绝缘层103可以形成为具有暴露第二再分布图案120的顶表面120a的第三开口103X。可以对通过第三开口103X暴露的第二再分布图案120执行蚀刻工艺，以在第二再分布图案120的顶表面120a上形成第二凹陷部分120R。第二凹陷部分120R的底表面可具有下凹形状。第二凹陷部分120R还可具有第二底切部分120U。第二底切部分120U可为第二凹陷部分120R的横向扩展部分。
第三种子图案135和第三再分布图案130的形成可包括：在第二凹陷部分120R和第三开口103X中病在第三绝缘层103的顶表面上形成第三种子层(未示出)；使用第三种子层作为电极执行电镀工艺；以及蚀刻第三种子层的一部分。
作为电镀工艺的结果，第三再分布图案130可以形成在第三开口103X和第二凹陷部分120R中。第三再分布图案130可包括第三导线部分130W和第三穿通部分130V。通过蚀刻第三种子层，第三种子图案135可形成在第二再分布图案120与第三再分布图案130之间以及第三再分布图案130与第三绝缘层103之间。
参照图8P，可在第三绝缘层103上形成第四绝缘层104、第四种子图案145和第四再分布图案140。可通过与图8D至图8J的第一绝缘层101、第一种子图案115和第一再分布图案110的形成方法相同的方法分别形成第四绝缘层104、第四种子图案145和第四再分布图案140。例如，第四绝缘层104可以形成为具有暴露第三再分布图案130的顶表面的第四开口104X。可以对通过第四开口104X暴露的第三再分布图案130执行蚀刻工艺，以在第三再分布图案130的顶表面上形成第三凹陷部分130R。例如，第三凹陷部分130R的底表面可具有下凹形状。第三凹陷部分130R还可具有第三底切部分130U。第三底切部分130U可为第三凹陷部分130R的横向扩展部分。
第四种子图案145和第四再分布图案140的形成可包括：在第四开口104X和第三凹陷部分130R中以及在第四绝缘层104的顶表面上形成第四种子层(未示出)；使用第四种子层作为电极执行电镀工艺；以及蚀刻第四种子层的一部分。
作为电镀工艺的结果，第四再分布图案140可以形成在第四开口104X和第三凹陷部分130R中。第四再分布图案140可包括第四导线部分140W和第四穿通部分140V。通过蚀刻第四种子层，第四种子图案145可形成在第三再分布图案130与第四再分布图案140之间以及第四再分布图案140与第四绝缘层104之间。
参照图8Q，可在第四绝缘层104上形成第五绝缘层105、焊盘种子图案155和接合焊盘150。可通过与图8D至图8J的第一绝缘层101、第一种子图案115和第一再分布图案110的形成方法相同的方法分别形成第五绝缘层105、焊盘种子图案155和接合焊盘150。例如，第五绝缘层105可以形成为具有暴露第四再分布图案140的顶表面的第五开口105X。可以对通过第五开口105X暴露的第四再分布图案140执行蚀刻工艺，以在第四再分布图案140的顶表面上形成第四凹陷部分140R。例如，第四凹陷部分140R的底表面可具有下凹形状。第四凹陷部分140R还可具有第四底切部分140U。第四底切部分140U可为第四凹陷部分140R的横向扩展部分。
焊盘种子图案155和接合焊盘150的形成可包括：在第五开口105X和第四凹陷部分140R中以及在第五绝缘层105的顶表面上形成第三种子层(未示出)；使用焊盘种子层作为电极执行电镀工艺；以及蚀刻焊盘种子层的一部分。
作为电镀工艺的结果，接合焊盘150可以形成在第五开口105X和第四凹陷部分140R中。焊盘种子图案155可形成在第四再分布图案140与接合焊盘150之间以及接合焊盘150与第五绝缘层105之间。可通过上述方法制造再分布衬底100。
参照图8R，可以制备具有芯片焊盘205的半导体芯片200。半导体芯片200可以设置在第五绝缘层105上，使得芯片焊盘205与接合焊盘150对齐。接合突块250可形成在半导体芯片200与再分布衬底100之间。接合突块250可以耦接至芯片焊盘205和接合焊盘150。
可在第五绝缘层105上形成模制层400，以密封半导体芯片200。模制层400可进一步延伸至第五绝缘层105与半导体芯片200之间的间隙区中，以密封接合突块250。
参照图8S，可通过从第一绝缘层101去除脱模层990和载体衬底900暴露第一绝缘层101的底表面101b和底部突块种子图案165的底表面。可通过物理方法执行脱模层990和载体衬底900的去除。
顺序地参照图8S和图8T，可以去除底部突块种子图案165，以暴露出底部突块图案160的底表面160b。可通过蚀刻工艺执行底部突块种子图案165的去除。蚀刻工艺可为湿法蚀刻工艺。在蚀刻工艺之后可留下底部突块图案160和第一绝缘层101。由于去除了底部突块种子图案165，底部突块图案160的底表面160b可以位于比第一绝缘层101的底表面101b更高的水平处。
返回参照图1A和图1B，焊料图案500可形成在底部突块图案160的暴露的底表面160b上。焊料图案500的形成可包括：执行焊料球附着工艺。
焊料图案500与底部突块种子图案165(例如，见图8S)之间的接合强度可能相对弱。例如，焊料图案500与底部突块种子图案165之间的接合强度可比焊料图案500与底部突块图案160之间的接合强度更弱。根据本发明构思的示例实施例，由于去除了底部突块种子图案165，并且焊料图案500形成在底部突块图案160上，因此焊料图案500可以直接接触底部突块图案160。因此，焊料图案500可稳健地耦接至底部突块图案160。可通过上述工艺制造半导体封装件10。
为了简明起见，虽然示出并描述了仅制造一个半导体封装件10的方法，但是制造半导体封装件10的方法不限于这种芯片级制造。例如，可按照芯片级、面板级或晶片级制造半导体封装件10。
下文中，为了简明起见，在图9，图10A和图10B以及图11中，不再将接合焊盘150的第一导电层至第三导电层1501、1502和1503示为分离的元件。
图9是示出根据本发明构思的示例实施例的半导体封装件的剖视图。
参照图9，半导体封装件13可包括封装件衬底800、再分布衬底100、焊料图案500、第一半导体芯片210、芯片堆叠件2000、接合突块250和/或模制层400。再分布衬底100、焊料图案500和模制层400可与图1A至图1C、图1E和图1F的示例中的再分布衬底100、焊料图案500和模制层400相同或基本相同。接合突块250可包括第一接合突块251和第二接合突块252。
封装件衬底800可包括印刷电路板。封装件衬底800可包括金属线820和金属焊盘810。金属线820可以设置在封装件衬底800中。与封装件衬底800耦接可意指与金属线820耦接。金属焊盘810可以设置封装件衬底800的顶表面上并且可以电连接至金属线820。外耦接端子850可以设置封装件衬底800的底表面上，并且可以耦接至金属线820。外部电信号可通过外耦接端子850递送至金属线820。焊料球可以用作外耦接端子850。外耦接端子850可以由至少一种金属材料(例如，焊料)形成，或者可以包括至少一种金属材料(例如，焊料)。
再分布衬底100可以设置在封装件衬底800上。再分布衬底100可以用作插入衬底。焊料图案500可与封装件衬底800的金属焊盘810对齐，并且可以耦接至金属焊盘810。再分布衬底100可以通过焊料图案500电连接至封装件衬底800。
第一半导体芯片210可以安装在再分布衬底100的顶表面上。第一接合突块251可以介于第一半导体芯片210的芯片焊盘215与接合焊盘150之间。第一半导体芯片210可与图1A和图1B的半导体芯片200相同或基本相同，并且第一接合突块251的布置关系、功能和材料可与图1A和图1B的接合突块250相同或基本相同。第一接合突块251的间距可小于外耦接端子850的间距。
芯片堆叠件2000可以安装在再分布衬底100的顶表面上。芯片堆叠件2000可设置为与第一半导体芯片210横向间隔开。芯片堆叠件2000可包括顺序地堆叠的多个第二半导体芯片220。每一个第二半导体芯片220可以与图1A和图1B的半导体芯片200相同或相似。然而，第二半导体芯片220可为与第一半导体芯片210类型不同的半导体芯片。例如，第一半导体芯片210可为逻辑芯片、缓冲器芯片和片上系统(SOC)中的一种，并且每一个第二半导体芯片220可为逻辑芯片、存储器芯片、缓冲器芯片和片上系统(SOC)中的另一种。存储器芯片可包括高带宽存储器(HBM)芯片。例如，第二半导体芯片220中的最下面的第二半导体芯片220可为逻辑芯片，并且第二半导体芯片220中的其余的第二半导体芯片220可为HBM芯片。然而，第二半导体芯片220中的最下面的第二半导体芯片220可为与第一半导体芯片210类型不同的逻辑芯片。作为示例，第二半导体芯片220中的最下面的第二半导体芯片220可为控制器芯片，第一半导体芯片210可包括ASIC芯片或者应用处理器(AP)芯片。ASIC芯片可包括专用集成电路(ASIC)。
每一个第二半导体芯片220可包括下焊盘225、穿通电极227和上焊盘226。下焊盘225和上焊盘226可以分布设置在第二半导体芯片220的底表面和顶表面上。下焊盘225和上焊盘226中的至少一个可以电连接至第二半导体芯片220的集成电路。穿通电极227可以设置在第二半导体芯片220中，并且可以耦接至下焊盘225和上焊盘226。第二半导体芯片220中的最上面的第二半导体芯片220可包括下焊盘225，并且可以不包括穿通电极227和上焊盘226。插入件突块229可以介于邻近的一对第二半导体芯片220之间，并且可分别耦接至下焊盘225和上焊盘226。因此，多个第二半导体芯片220可以彼此电连接。插入件突块229可包括焊料、柱或突块。插入件突块229可以由至少一种金属材料形成或者可以包括至少一种金属材料。
作为另一示例，可以省略插入件突块229。在一些示例实施例中，彼此相对的邻近的第二半导体芯片220的下焊盘225和上焊盘226可以直接彼此接合。
第二接合突块252可以介于第二半导体芯片220中的最下面的第二半导体芯片220与再分布衬底100之间，并且可以耦接至第二半导体芯片220中的最下面的第二半导体芯片220的下焊盘225和与其对应的接合焊盘150。因此，第二半导体芯片220可以通过再分布衬底100电连接至第一半导体芯片210和焊料图案500。第二接合突块252的布置关系、功能和材料可与图1A和图1B的接合突块250的布置关系、功能和材料相同或基本相同。第二接合突块252的间距可小于外耦接端子850的间距。
在示例实施例中，可以提供多个芯片堆叠件2000。芯片堆叠件2000可以在横向上彼此间隔开。第一半导体芯片210可以介于芯片堆叠件2000之间。因此，第一半导体芯片210与芯片堆叠件2000之间的电路径的长度可减小。
第一底部填充层410可以设置在再分布衬底100与第一半导体芯片210之间的第一间隙区中，以密封第一接合突块251。第一底部填充层410可以由至少一种绝缘聚合物(例如，环氧基聚合物)形成，或者可以包括至少一种绝缘聚合物(例如，环氧基聚合物)。第二底部填充层420可以分别设置在再分布衬底100与芯片堆叠件2000之间的第二间隙区中，以密封对应的对应的第二接合突块252。第二底部填充层420可以由至少一种绝缘聚合物(例如，环氧基聚合物)形成或可以包括至少一种绝缘聚合物(例如，环氧基聚合物)。与附图中所示的不同，可以省略第二底部填充层420，并且第一底部填充层410可以延伸至第二间隙区之间的区中，以密封第一接合突块251和第二接合突块252。第三底部填充层430可以设置在邻近的第二半导体芯片220之间，以密封插入件突块229。第三底部填充层430可以由至少一种绝缘聚合物(例如，环氧基聚合物)形成或者可以包括至少一种绝缘聚合物(例如，环氧基聚合物)。
模制层400可以设置在再分布衬底100上，以覆盖第一半导体芯片210的侧表面和第二半导体芯片220的侧表面。模制层400可设为暴露第一半导体芯片210的顶表面和第二半导体芯片220中的最上面的第二半导体芯片220的顶表面。与附图中所示的不同，模制层400可以覆盖第一半导体芯片210的顶表面和第二半导体芯片220中的最上面的第二半导体芯片220的顶表面。作为另一示例，可以省略第一底部填充层410和第二底部填充层420，并且模制层400可以延伸至第一间隙区和第二间隙区中。
导电板770还可以设置在第一半导体芯片210的顶表面、芯片堆叠件2000的顶表面和模制层400的顶表面上。导电板770可进一步延伸至模制层400的侧表面上。导电板770可以保护第一半导体芯片210和芯片堆叠件2000免受外部环境的影响。例如，导电板770可为被配置为吸收外部的物理碰撞。导电板770可以由具有高导热性的材料形成或者可以包括具有高导热性的材料，并且可以用作散热器或散热片。例如，导电板770可用于快速消耗在半导体封装件13的操作期间再分布衬底100、第一半导体芯片210或第二半导体芯片220产生的热。导电板770可以由导电材料形成或者可以包括导电材料，并且可用作电磁波屏蔽层。例如，导电板770可用于减小或防止第一半导体芯片210与第二半导体芯片220之间的电磁干扰(EMI)问题。导电板770可通过再分布衬底100接地，在一些示例实施例中，可以减小或防止第一半导体芯片210或第二半导体芯片220被静电放电(ESD)现象损坏。
虽然未示出，但是可另外将第三半导体芯片安装在再分布衬底100上。与附图中所示的不同，可以省略模制层400。
可使用参照图7描述的再分布衬底100’制造半导体封装件13。在一些示例实施例中，可以省略接合突块250、第一底部填充层410和第二底部填充层420。再分布衬底100’与第一半导体芯片210和第二半导体芯片220之间的布置关系可与图7的再分布衬底100’与半导体芯片200之间的布置关系相同或基本相同。
图10A是示出根据本发明构思的示例实施例的半导体封装件的剖视图。图10B是示出图10A的部分VI的放大剖视图。
参照图10A和图10B，半导体封装件14可包括下半导体封装件20和上半导体封装件22。下半导体封装件20可包括再分布衬底100、焊料图案500、接合突块250、第一下半导体芯片210A、第二下半导体芯片220A、模制层400和导电结构310。再分布衬底100、焊料图案500和模制层400可与图1A至图1C、图1E和图1F的示例中的再分布衬底100、焊料图案500和模制层400相同或基本相同。
第二下半导体芯片220A可与第一下半导体芯片210A横向间隔开。第二下半导体芯片220A可为类型与第一下半导体芯片210A不同的半导体芯片200。例如，第一下半导体芯片210A可包括逻辑芯片、存储器芯片和功率管理芯片中的一个，第二下半导体芯片220A可为逻辑芯片、存储器芯片和功率管理芯片中的另一各。逻辑芯片可包括ASIC芯片或者应用处理器(AP)芯片。功率管理芯片可包括功率管理集成电路(PMIC)。作为示例，第一下半导体芯片210A可为功率管理芯片，第二下半导体芯片220A可为ACIS芯片。第一下半导体芯片210A和第二下半导体芯片220A中的每一个可以与参照图1A和图1B描述的半导体芯片200相似。与附图中所示的不同，可以省略第一下半导体芯片210A和第二下半导体芯片220A中的至少一个。作为另一示例，可以在再分布衬底100的顶表面上另外安装第三半导体芯片(未示出)。
接合突块250可包括第一接合突块251A和第二接合突块252A。第一接合突块251A可以与参照图9描述的第一接合突块251相似，第二接合突块252A可以与参照图9描述的第二接合突块252相似。第一下半导体芯片210A的芯片焊盘215A可以通过第一接合突块251A电连接至再分布衬底100。第二下半导体芯片220A的芯片焊盘225A可以通过第二接合突块252A电连接至再分布衬底100。因此，第二下半导体芯片220A可以通过再分布衬底100电连接至第一下半导体芯片210A。
导电结构310可以设置在再分布衬底100的顶表面上，并且可以耦接至与其相对应的接合焊盘150。导电结构310可与第一下半导体芯片210A和第二下半导体芯片220A横向间隔开。当在平面图中观看时，导电结构310可以设置再分布衬底100的边缘区上。在示例实施例中，可以在再分布衬底100上设置金属柱，以形成导电结构310。换句话说，导电结构310可为金属柱。导电结构310可以电连接至再分布衬底100。例如，导电结构310可以通过再分布衬底100电连接至第一下半导体芯片210A、第二下半导体芯片220A或焊料图案500。导电结构310可以由至少一种金属材料(例如，铜)形成或者可以包括至少一种金属材料(例如，铜)。
模制层400可以设置在再分布衬底100的顶表面上，以覆盖第一下半导体芯片210A和第二下半导体芯片220A。模制层400可以密封导电结构310的侧表面。模制层400的侧表面可与再分布衬底100的侧表面对齐。模制层400可设为暴露导电结构310的顶表面310a。
下半导体封装件20还可包括上再分布层600。上再分布层600可以设置模制层400的顶表面上。上再分布层600可包括上绝缘层601、第一上再分布图案610、第二上再分布图案620、第一上种子图案615、第二上种子图案625、接合种子图案655和上接合焊盘650。上绝缘层601可以堆叠在模制层400上。上绝缘层601可包括光敏聚合物。
第一上再分布图案610和第二上再分布图案620中的每一个可以由金属材料(例如，铜)形成或者包括金属材料(例如，铜)。第一上再分布图案610可以电连接至导电结构310的顶表面310a。第一上再分布图案610可包括设置在上绝缘层601中的最下面的上绝缘层601的穿通部分，以及设置在上绝缘层601中的最下面的上绝缘层601上的导线部分。第一上种子图案615可设置在第一上再分布图案610下方。第一上种子图案615可以介于导电结构310的顶表面310a与第一上再分布图案610之间。第一上种子图案615可以由至少一种导电材料(例如，铜、钛及其合金)形成或者可以包括至少一种导电材料(例如，铜、钛及其合金)。
第二上再分布图案620可包括穿通图案620V和布线图案620W。穿通图案620V可以设置在对应的上绝缘层601中。穿通图案620V的下部可包括第六凸部分621，并且第六凸部分621可以与穿通图案620V的下部相对应。第六凸部分621可以设置在第一上再分布图案610中。第六凸部分621的形状可以与第一凸部分111(例如，见图1C)或第二凸部分121(例如，见图1E)的形状相同或相似。穿通图案620V的中心区的底表面620b可以位于比边缘区的底表面620b更低的水平处。穿通图案620V的底表面620b可具有下凸形状。第六凸部分621可以进一步横向突出。
布线图案620W可以设置穿通图案620V上，并且可连接至穿通图案620V，并且在它们之间无任何界限。布线图案620W可延伸，以覆盖对应的上绝缘层601的一部分。布线图案620W的宽度可大于穿通图案620V的宽度。
第二上种子图案625可以介于第一上再分布图案610与第二上再分布图案620之间。第二上种子图案625的底表面625b可以设置在第一上再分布图案610中。例如，第二上种子图案625的底表面625b可以位于比第一上再分布图案610的顶表面610a更低的水平处。第二上种子图案625可以由至少一种导电材料(例如，铜、钛及它们的合金)形成或者可以包括至少一种导电材料(例如，铜、钛及它们的合金)。
第二上种子图案625的形状可以与上述第二种子图案125(例如，见图1E)的相同或相似。第二上种子图案625可包括第一下部、第二下部和上部。第二上种子图案625的上部可以位于比第一上再分布图案610的顶表面610a更高的水平处。第二上种子图案625的上部可以介于穿通图案620V的侧表面和与第二上种子图案625相对应的上绝缘层601之间以及介于布线图案620W的底表面与上绝缘层601之间。在布线图案620W的底表面上，第二上种子图案625的上部可具有第十一厚度T61。第十一厚度T61可以在
Figure BDA0003224370380000391
至
Figure BDA0003224370380000392
的范围内。第二上种子图案625的第一下部和第二下部可以介于第一上再分布图案610与第二上再分布图案620之间。第二上种子图案625的第一下部可以设置在穿通图案620V的中心区的底表面620b上。第二上种子图案625的第二下部可以介于第一下部与上部之间。第二上种子图案625的第二下部的底表面625b可以位于比第一下部的底表面625b更高的水平处。第二上种子图案625的第二下部可具有第十厚度T62。第十厚度T62可小于第十一厚度T61。例如，第十厚度T62可以在第十一厚度T61的30％至80％的范围内。例如，第十厚度T62可以在
Figure BDA0003224370380000393
至
Figure BDA0003224370380000394
的范围内。
上接合焊盘650可以设置在上绝缘层601中的最顶端的层上，并且可以耦接至第二上再分布图案620。上接合焊盘650可以设置在上绝缘层601中的最顶端的层中和上绝缘层601中的最顶端的层上。上接合焊盘650可包括第七凸部分651，并且第七凸部分651可以设置在第二上再分布图案620中。第七凸部分651的形状可以与先前参照图1F描述的第五凸部分151的形状相同或相似。第七凸部分651的中心区的底表面650b可以位于比边缘区的底表面650b更低的水平处。第七凸部分651的底表面650b可具有下凸形状。第七凸部分651的底表面650b可以与上接合焊盘650的底表面相对应。第七凸部分651还可以横向突出。
接合种子图案655可以介于上接合焊盘650与第二上再分布图案620之间。接合种子图案655的底表面655b可以设置在第二上再分布图案620中。例如，接合种子图案655的底表面655b可以位于比第二上再分布图案620的顶表面620a更低的水平处。接合种子图案655可以由至少一种导电材料(例如，铜、钛及它们的合金)形成或者可以包括至少一种导电材料(例如，铜、钛及它们的合金)。
接合种子图案655可在上绝缘层601中的最顶端的层的顶表面与接合种子图案655之间具有第十三厚度T71。第十三厚度T71可以在
Figure BDA0003224370380000401
至
Figure BDA0003224370380000402
的范围内。第七凸部分651的边缘区上的接合种子图案655可具有第十二厚度T72。第十二厚度T72可小于第十三厚度T71。例如，第十二厚度T72可为第十三厚度T71的30％至80％。例如，第十二厚度T72可以在
Figure BDA0003224370380000403
至
Figure BDA0003224370380000404
的范围内。
如图10A所示，上接合焊盘650可以通过第一上再分布图案610和第二上再分布图案620以及导电结构310电连接至焊料图案500、第一下半导体芯片210A或第二下半导体芯片220A。由于设置了上再分布图案620，因此，上接合焊盘650可以不与导电结构310竖直地对齐。
作为另一示例，可使用参照图7描述的再分布衬底100’制造下半导体封装件20。在一些示例实施例中，可以省略接合突块250。另外，再分布衬底100’与第一下半导体芯片210A和第二下半导体芯片220A之间的布置关系可与图7的再分布衬底100’与半导体芯片200之间的布置关系相同或基本相同。
上半导体封装件22可以设置在下半导体封装件20上。例如，上半导体封装件22可以设置在上再分布层600上。上半导体封装件22可包括上衬底710、上半导体芯片720和上模制层730。上衬底710可为印刷电路板。作为另一示例，上衬底710可为再分布层。例如，可按照与参照参照图8A至图8T描述的再分布衬底100的制造方式相同的方式制造上衬底710。第一连接焊盘701和第二连接焊盘702可分别设置在上衬底710的底表面和顶表面上。互连线703可以设置在上衬底710中，并且可以耦接至第一连接焊盘701和第二连接焊盘702。在图10A中，示意性地示出了互连线703，并且互连线703的形状和布置可以不同地改变。第一连接焊盘701、第二连接焊盘702和互连线703可以由导电材料(例如，金属材料)形成，或者可以包括导电材料(例如，金属材料)。
上半导体芯片720可以设置在上衬底710上。上半导体芯片720可包括集成电路(未示出)，集成电路可包括存储器电路、逻辑电路或者它们的组合。上半导体芯片720可为类型与第一下半导体芯片210A和第二下半导体芯片220A不同的半导体芯片200。例如，上半导体芯片720可为存储器芯片。突块端子715可以介于上衬底710与上半导体芯片720之间，并且可以耦接至第二连接焊盘702和上半导体芯片720的芯片焊盘725。上半导体芯片720可以通过突块端子715和互连线703电连接至第一连接焊盘701。与附图中所示的不同，可以省略突块端子715，芯片焊盘725可直接接合至第二连接焊盘702。
上模制层730可以设置在上衬底710上，以覆盖上半导体芯片720。上模制层730可以由至少一种绝缘聚合物(例如，环氧基聚合物)形成或者可以包括至少一种绝缘聚合物(例如，环氧基聚合物)。
上半导体封装件22还可包括散热结构790。散热结构790可包括散热器、散热片或热界面材料(TIM)层。散热结构790可以由例如至少一种金属材料形成可以包括至少一种金属材料。散热结构790可以设置在上模制层730的顶表面上。散热结构790可进一步延伸，以覆盖上模制层730的侧表面的至少一部分。
半导体封装件14还可包括连接端子550。连接端子550可以介于上接合焊盘650与第一连接焊盘701之间，并且可以耦接至上接合焊盘650和第一连接焊盘701。因此，上半导体封装件22可以通过连接端子550电连接至第一下半导体芯片210A、第二下半导体芯片220A和焊料图案500。上半导体封装件22的电连接可表示与上半导体芯片720中的集成电路的电连接。连接端子550可包括焊料、突块或它们的组合。连接端子550可以由至少一种焊料形成或者可以包括至少一种焊料。
作为另一示例，可以省略上衬底710，并且连接端子550可直接耦接至上半导体芯片720的芯片焊盘725。在一些示例实施例中，上模制层730可以直接接触上再分布层600的顶表面。作为其它示例，可以省略上衬底710和连接端子550，并且上半导体芯片720的芯片焊盘725可直接耦接至上接合焊盘650。
图11是示出根据本发明构思的示例实施例的半导体封装件的剖视图。
参照图11，半导体封装件15可包括下半导体封装件21和上半导体封装件22。下半导体封装件21可包括再分布衬底100、焊料图案500、接合突块250、连接突块255、第一下半导体芯片210A，第二下半导体芯片220A、模制层400和连接衬底300。再分布衬底100、焊料图案500、接合突块250和模制层400可以与图1A至图1C、图1E和图1F的先前示例实施例中的再分布衬底100、焊料图案500、接合突块250和模制层400相同或相似。第一下半导体芯片210A和第二下半导体芯片220A可与参照图10A描述的第一下半导体芯片210A和第二下半导体芯片220A相同或基本相同。接合突块250可包括第一接合突块251A和第二接合突块252A。第一接合突块251A和第二接合突块252A可与参照图10A描述的第一接合突块251A和第二接合突块252A相同或基本相同。
半导体封装件15还可包括第一底部填充图案411和第二底部填充图案412。第一底部填充图案411可以设置在再分布衬底100与第一下半导体芯片210A之间的第一间隙区中。第一底部填充图案411可设为密封第一接合突块251A。第二底部填充图案412可以设置在再分布衬底100与第二下半导体芯片220A之间的第二间隙区中，以密封第二接合突块252A。
连接衬底300可以设置在再分布衬底100上。连接衬底300可具有衬底孔390，该衬底孔390被设置为穿过连接衬底300。作为示例，连接衬底300可被制造为具有从顶表面至底表面穿过印刷电路板的衬底孔390。当在平面图中观看时，衬底孔390可与再分布衬底100的中心部分重叠。第一下半导体芯片210A和第二下半导体芯片220A可以设置在连接衬底300的衬底孔390中。第一下半导体芯片210A和第二下半导体芯片220A可设为与连接衬底300的内侧表面间隔开。
连接衬底300可包括基础层320和导电结构310。基础层320可包括单层或多层。基础层320可以由至少一种绝缘材料形成或者可以包括至少一种绝缘材料。例如，基础层320可以由碳基材料、陶瓷或聚合物中的至少一种形成或者可以包括碳基材料、陶瓷或聚合物中的至少一种。导电结构310可以设置在基础层320中。连接衬底300还可包括第一焊盘311和第二焊盘312。第一焊盘311可以设置在导电结构310的底表面上。第二焊盘312可以设置在导电结构310的顶表面上。第二焊盘312可以通过导电结构310电连接至第一焊盘311。例如，导电结构310、第一焊盘311和第二焊盘312可以由铜、铝、钨、钛、钽、铁或它们的合金中的至少一个形成或者可以包括铜、铝、钨、钛、钽、铁或它们的合金中的至少一个。
连接突块255可以介于再分布衬底100与连接衬底300之间。连接突块255可以介于第一焊盘311和与连接突块255相对应的接合焊盘150之间，并且可以耦接至第一焊盘311和对应的接合焊盘150。导电结构310可以通过连接突块255电连接至再分布衬底100。连接突块255可包括焊料球、焊料突块或焊料柱中的至少一个。连接突块255可以由至少一种金属材料形成或者可以包括至少一种金属材料。第三底部填充图案431可以设置在再分布衬底100与连接衬底300之间，以密封连接突块255。第三底部填充图案431可以由绝缘聚合物形成或者可以包括绝缘聚合物。
模制层400可以设置在第一下半导体芯片210A、第二下半导体芯片220A和连接衬底300上。模制层400可以介于第一下半导体芯片210A与第二下半导体芯片220A之间，基于第一下半导体芯片210A与连接衬底300之间，以及介于第二下半导体芯片220A与连接衬底300之间。在示例实施例中，可以通过将粘合绝缘膜附着至连接衬底300的顶表面、第一下半导体芯片210A的顶表面和第二下半导体芯片220A的顶表面以及第一下半导体芯片210A的侧表面和第二下半导体芯片220A的侧表面来形成模制层400。例如，味之素(Ajinomoto)堆积薄膜(ABF)可以用作粘合绝缘膜。作为另一示例，模制层400可以由至少一种绝缘聚合物(例如，环氧基聚合物)形成或者可以包括至少一种绝缘聚合物(例如，环氧基聚合物)。作为另一示例，可以省略第一底部填充图案411和第二底部填充图案412，并且模制层400可进一步延伸至第一下半导体芯片210A的底表面和第二下半导体芯片220A的底表面上。在省略了第三底部填充图案431示例实施例中，模制层400可以延伸至再分布衬底100与连接衬底300之间的间隙中。
下半导体封装件21还可包括上再分布层600。上再分布层600可以设置在模制层400和连接衬底300上。上再分布层600可包括上绝缘层601、第一上再分布图案610和第二上再分布图案620、第一上种子图案615和第二上种子图案625、接合种子图案655和上接合焊盘650。上绝缘层601、第一上再分布图案610、第二上再分布图案620、第一上种子图案615、第二上种子图案625、接合种子图案655和上接合焊盘650可与先前参照图10A和图10B描述的示例实施例相同或基本相同。然而，第一上再分布图案610可以延伸至模制层400中。第一上种子图案615可以介于第一上再分布图案610与第二焊盘312之间以及介于第一上再分布图案610与模制层400之间。
作为另一示例，可使用参照图7描述的再分布衬底100’制造下半导体封装件21。在一些示例实施例中，可以省略接合突块250、连接突块255和第一底部填充图案至第三底部填充图案411、412和431。再分布衬底100’与第一下半导体芯片210A和第二下半导体芯片220A之间的布置关系可与图7的再分布衬底100’与半导体芯片200之间的排列关系相同或基本相同。
上半导体封装件22可以设置在下半导体封装件21上。例如，上半导体封装件22可以设置在上再分布层600上。上半导体封装件22可包括上衬底710、上半导体芯片720和上模制层730。上半导体封装件22和连接端子550可与参照图10A和图10B描述的上半导体封装件22和连接端子550相同或基本相同。例如，连接端子550可以介于下半导体封装件20与上半导体封装件22之间。上半导体封装件22还可包括散热结构790。
根据本发明构思的示例实施例，第一再分布图案的穿通部分可具有延伸至底部突块图案中的凸出形状。因此，第一再分布图案与底部突块图案之间的接合强度可增大。第二再分布图案的穿通部分可具有延伸至第一再分布图案中的凸出形状。因此，第一再分布图案与第二再分布图案之间的接合强度可增大。因此，可以提高半导体封装件的耐久性和可靠性。
虽然已经明确地显示和描述了本发明构思的示例实施例，但本领域的普通技术人员之一将理解，在不脱离所附权利要求的精神和范围的情况下，可以在本发明构思的示例实施例中进行形式和细节的变化。

Claims (20)

1.一种半导体封装件，包括：
再分布衬底，其具有彼此相对的第一表面和第二表面；
半导体芯片，其位于所述再分布衬底的第一表面上；以及
焊料图案，其位于所述再分布衬底的第二表面上，
其中，所述再分布衬底包括：
底部突块图案，其耦接至所述焊料图案；
第一再分布图案，其位于所述底部突块图案上，所述第一再分布图案包括第一穿通部分和第一导线部分；以及
第一种子图案，其位于所述底部突块图案与所述第一再分布图案之间并且位于所述第一穿通部分的侧表面和所述第一导线部分的底表面上，
其中，所述第一种子图案的底表面位于比所述底部突块图案的顶表面更低的水平处。
2.根据权利要求1所述的半导体封装件，其中，所述第一种子图案包括：
上部，其位于所述第一穿通部分的侧表面和所述第一导线部分的底表面上；
第一下部，其位于所述底部突块图案与所述第一穿通部分的中心区的底表面之间；以及
第二下部，其位于所述底部突块图案中并且位于所述第一下部与所述上部之间，
其中，所述第一种子图案在所述第一导线部分的底表面上具有第一厚度，
所述第一种子图案的第二下部具有第二厚度，并且
所述第二厚度小于所述第一厚度。
3.根据权利要求2所述的半导体封装件，其中，所述第二厚度为所述第一厚度的30％至80％。
4.根据权利要求2所述的半导体封装件，其中，所述第一厚度在
Figure FDA0003224370370000021
至
Figure FDA0003224370370000022
的范围内。
5.根据权利要求1所述的半导体封装件，其中，所述底部突块图案的厚度大于所述第一导线部分的厚度，并且
所述底部突块图案的底表面直接接触所述焊料图案。
6.根据权利要求1所述的半导体封装件，其中，所述第一穿通部分包括位于所述底部突块图案中的凸部分，并且所述凸部分的至少一部分直接接触所述底部突块图案。
7.根据权利要求1所述的半导体封装件，其中，所述底部突块图案的顶表面具有下凹形状。
8.根据权利要求7所述的半导体封装件，其中，所述再分布衬底还包括绝缘层，并且所述绝缘层接触所述底部突块图案的顶表面。
9.根据权利要求1所述的半导体封装件，其中，所述第一穿通部分的底表面位于比所述底部突块图案的顶表面更低的水平处，并且具有下凸形状。
10.根据权利要求1所述的半导体封装件，其中，所述再分布衬底还包括绝缘层，所述绝缘层覆盖所述底部突块图案的侧表面和顶表面并暴露所述底部突块图案的底表面，并且
所述底部突块图案的底表面位于比所述绝缘层的底表面更高的水平处。
11.一种半导体封装件，包括：
再分布衬底；以及
半导体芯片，其位于所述再分布衬底的第一表面上，
其中，所述再分布衬底包括：
第一再分布图案，其包括第一穿通部分和第一导线部分；
第二再分布图案，其位于所述第一再分布图案上，所述第二再分布图案包括第二穿通部分和第二导线部分；以及
种子图案，其位于所述第一再分布图案与所述第二再分布图案之间，
其中，所述种子图案的底表面位于所述第一再分布图案中，
其中，所述种子图案包括：
上部，其位于所述第二穿通部分的侧表面和所述第二导线部分的底表面上；
第一下部，其位于所述第一再分布图案与所述第二穿通部分的中心区的底表面之间；以及
第二下部，其位于所述第一再分布图案中并且位于所述第一下部与所述上部之间，
其中，所述种子图案的第二下部的厚度小于所述种子图案的在所述第二导线部分的底表面上的厚度。
12.根据权利要求11所述的半导体封装件，其中，所述种子图案的第二下部的厚度为所述种子图案的在所述第二导线部分的底表面上的厚度的30％至80％。
13.根据权利要求11所述的半导体封装件，还包括位于所述再分布衬底的第二表面上的焊料图案，
其中，所述第二表面与所述第一表面相对，
所述再分布衬底包括：
底部突块图案，其耦接至所述焊料图案；以及
下种子图案，其位于所述底部突块图案与所述第一再分布图案之间，以覆盖所述第一穿通部分的侧表面和所述第一导线部分的底表面，
其中，所述下种子图案的底表面位于比所述底部突块图案的顶表面更低的水平处。
14.根据权利要求13所述的半导体封装件，其中，所述第二穿通部分的下部位于所述第一再分布图案中，并且
所述第二穿通部分的下部的至少一部分直接接触所述第一再分布图案。
15.根据权利要求11所述的半导体封装件，其中，所述第二穿通部分还包括位于所述第一再分布图案中的凸部分，并且
所述凸部分的中心区的底表面位于比所述凸部分的边缘区的底表面更低的水平处。
16.根据权利要求11所述的半导体封装件，其中，所述种子图案的第一下部的底表面位于比所述种子图案的第二下部的底表面更低的水平处。
17.根据权利要求11所述的半导体封装件，其中，所述第一再分布图案的顶表面具有上凸形状。
18.一种半导体封装件，包括：
再分布衬底，其具有彼此相对的第一表面和第二表面；
半导体芯片，其位于所述再分布衬底的第一表面上；以及
焊料图案，其位于所述再分布衬底的第二表面上，
其中，所述再分布衬底包括：
底部突块图案，其耦接至所述焊料图案；
第一再分布图案，其位于所述底部突块图案上，所述第一再分布图案包括第一穿通部分和第一导线部分；
第一种子图案，其位于所述底部突块图案与所述第一再分布图案之间；
第二再分布图案，其位于所述第一再分布图案上，所述第二再分布图案包括第二穿通部分和第二导线部分；
第二种子图案，其位于所述第一再分布图案与所述第二再分布图案之间；
第三再分布图案，其位于所述第二再分布图案上，所述第三再分布图案包括第三穿通部分和第三导线部分；
第三种子图案，其位于所述第二再分布图案与所述第三再分布图案之间；以及
接合焊盘，其电连接至所述第三再分布图案，
其中，所述第一种子图案的底表面位于所述底部突块图案中，
所述第二种子图案的底表面位于所述第一再分布图案中，
所述第三种子图案的底表面位于所述第二再分布图案中，
所述第一种子图案包括：
上部，其位于所述第一穿通部分的侧表面和所述第一导线部分的底表面上；
第一下部，其位于所述底部突块图案与所述第一穿通部分的中心区的底表面之间；以及
第二下部，其位于所述底部突块图案中并且位于所述第一种子图案的第一下部和上部之间，
所述第二种子图案包括：
上部，其位于所述第二穿通部分的侧表面和所述第二导线部分的底表面上；
第一下部，其位于所述第一再分布图案与所述第二穿通部分的中心区的底表面之间；以及
第二下部，其位于所述第一再分布图案中并且位于所述第二种子图案的第一下部和上部之间，
所述第三种子图案包括：
上部，其位于所述第三穿通部分的侧表面和所述第三导线部分的底表面上；
第一下部，其位于所述第二再分布图案与所述第三穿通部分的中心区的底表面之间；以及
第二下部，其位于所述第二再分布图案中并且位于所述第三种子图案的第一下部和上部之间，
所述第一种子图案的在所述第一导线部分的底表面上的第一厚度大于所述第一种子图案的第二下部的第二厚度，
所述第二种子图案的在所述第二导线部分的底表面上的第三厚度大于所述第二种子图案的第二下部的第四厚度，并且
所述第三种子图案的在所述第三导线部分的底表面上的第五厚度大于所述第三种子图案的第二下部的第六厚度。
19.根据权利要求18所述的半导体封装件，其中，所述第二厚度为所述第一厚度的30％至80％，
所述第四厚度为所述第三厚度的30％至80％，并且
所述第六厚度为所述第五厚度的30％至80％。
20.根据权利要求18所述的半导体封装件，其中，所述再分布衬底还包括绝缘层，以覆盖所述底部突块图案的侧表面并暴露所述底部突块图案的底表面，
所述底部突块图案的底表面位于比所述绝缘层的底表面更高的水平处，并且
所述焊料图案直接接触底部所述突块图案的底表面。
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