KR20220033289A - 반도체 패키지 - Google Patents

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강규호
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강운병
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Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 재배선 기판; 상기 재배선 기판의 상기 제1 면 상에 배치된 반도체칩; 및 상기 재배선 기판의 상기 제2 면 상에 배치된 솔더 패턴을 포함하고, 상기 재배선 기판은: 상기 솔더 패턴과 접속하는 언더 범프 패턴; 상기 언더 범프 패턴 상에 배치되고, 제1 비아 부분 및 제1 배선 부분을 포함하는 제1 재배선 패턴; 및 상기 언더 범프 패턴 및 상기 제1 재배선 패턴 사이에 개재되고, 상기 제1 비아 부분의 측벽 및 상기 제1 배선 부분의 하면 상에 배치된 제1 씨드 패턴을 포함하되, 상기 제1 씨드 패턴의 바닥면은 상기 언더 범프 패턴의 상면보다 낮은 레벨에 배치될 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 및 내구성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 재배선 기판; 상기 재배선 기판의 상기 제1 면 상에 배치된 반도체칩; 및 상기 재배선 기판의 상기 제2 면 상에 배치된 솔더 패턴을 포함하고, 상기 재배선 기판은: 상기 솔더 패턴과 접속하는 언더 범프 패턴; 상기 언더 범프 패턴 상에 배치되고, 제1 비아 부분 및 제1 배선 부분을 포함하는 제1 재배선 패턴; 및 상기 언더 범프 패턴 및 상기 제1 재배선 패턴 사이에 개재되고, 상기 제1 비아 부분의 측벽 및 상기 제1 배선 부분의 하면 상에 배치된 제1 씨드 패턴을 포함하되, 상기 제1 씨드 패턴의 바닥면은 상기 언더 범프 패턴의 상면보다 낮은 레벨에 배치될 수 있다.
본 발명에 따르면, 제1 재배선 패턴의 비아 부분은 언더 범프 패턴 내로 돌출될 수 있다. 이에 따라, 제1 재배선 패턴 및 언더 범프 패턴 사이의 결합력이 향상될 수 있다. 제2 재배선 패턴의 비아 부분은 제1 재배선 패턴 내로 돌출될 수 있다. 제1 및 제2 재배선 패턴들 사이의 결합력이 향상될 수 있다. 이에 따라, 반도체 패키지의 내구성 및 신뢰성이 향상될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 1b는 도 1a의 Ⅰ영역을 확대 도시하였다.
도 1c는 도 1b의 Ⅱ영역을 확대 도시하였다.
도 1d는 일반적인 재배선 패턴의 예를 설명하기 위한 도면이다.
도 1e는 도 1b의 Ⅲ영역을 확대 도시하였다.
도 1f는 도 1a의 Ⅳ영역을 확대 도시하였다.
도 2a는 실시예들에 따른 언더 범프 패턴, 제1 씨드 패턴, 및 제1 재배선 패턴을 설명하기 위한 도면이다.
도 2b는 실시예들에 따른 제1 재배선 패턴, 제2 씨드 패턴, 및 제2 재배선 패턴을 설명하기 위한 도면이다.
도 3a는 실시예들에 따른 언더 범프 패턴, 제1 씨드 패턴, 및 제1 재배선 패턴을 설명하기 위한 도면이다.
도 3b는 실시예들에 따른 제1 재배선 패턴, 제2 씨드 패턴, 및 제2 재배선 패턴을 설명하기 위한 도면이다.
도 4a는 실시예들에 따른 재배선 기판을 설명하기 위한 도면이다.
도 4b는 실시예들에 따른 재배선 기판을 설명하기 위한 도면이다.
도 5a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다,
도 5b는 도 5a의 Ⅰ영역을 확대 도시했다.
도 6a는 실시예들에 따른 재배선 기판을 설명하기 위한 도면이다.
도 6b는 실시예들에 따른 재배선 기판을 설명하기 위한 도면이다.
도 7은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 8a 내지 도 8e, 도 8g, 및 도 8i 내지 도 8t는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 8f는 도 8e의 Ⅴ영역을 확대 도시하였다.
도 8h는 도 8g의 Ⅴ영역을 확대 도시하였다,
도 9는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 10a는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 10b는 도 10a의 Ⅵ 영역을 확대 도시했다.
도 11은 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 1b는 도 1a의 Ⅰ영역을 확대 도시하였다. 도 1c는 도 1b의 Ⅱ영역을 확대 도시하였다. 도 1d는 일반적인 재배선 패턴의 예를 설명하기 위한 도면이다. 도 1e는 도 1b의 Ⅲ영역을 확대 도시하였다. 도 1f는 도 1a의 Ⅳ영역을 확대 도시하였다.
도 1a, 도 1b, 도 1c, 도 1e, 및 도 1f를 참조하면, 반도체 패키지(10)는 재배선 기판(100), 반도체칩(200), 및 솔더 패턴들(500)을 포함할 수 있다. 재배선 기판(100)은 서로 대향하는 제1 면 및 제2 면을 가질 수 있다. 재배선 기판(100)의 제1 면은 상면이고, 제2 면은 하면일 수 있다.
솔더 패턴(500)이 재배선 기판(100)의 제2 면 상에 배치될 수 있다. 솔더 패턴(500)은 반도체 패키지(10)의 단자로 기능할 수 있다. 솔더 패턴(500)은 솔더볼, 범프, 필라, 및/또는 이들의 조합을 포함할 수 있다. 솔더 패턴(500)은 솔더 물질을 포함할 수 있다. 본 명세서에서 솔더 물질은 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다.
재배선 기판(100)은 언더 범프 패턴(160), 제1 재배선 패턴(110), 제2 재배선 패턴(120), 제3 재배선 패턴(130), 제4 재배선 패턴(140), 본딩 패드들(150), 제1 씨드 패턴(115), 제2 씨드 패턴(125), 제3 씨드 패턴(135), 제4 씨드 패턴(145), 패드 씨드 패턴(155), 및 절연층을 포함할 수 있다. 절연층은 적층된 제1 내지 제5 절연층들(101, 102, 103, 104, 105)을 포함할 수 있다.
언더 범프 패턴(160)이 제1 절연층(101) 내에 제공될 수 있다. 언더 범프 패턴(160)의 하면(160b) 상에 솔더 패턴(500)이 배치될 수 있다. 언더 범프 패턴(160)은 솔더 패턴(500)의 패드로 기능할 수 있다. 언더 범프 패턴(160)은 구리와 같은 금속 물질을 포함할 수 있다.
제1 절연층(101)이 언더 범프 패턴(160)의 상면과 측벽 상에 배치될 수 있다. 제1 절연층(101)은 최하부 절연층일 수 있다. 언더 범프 패턴(160)의 하면(160b)은 제1 절연층(101)에 의해 덮이지 않을 수 있다. 도 1c와 같이 언더 범프 패턴(160)의 하면(160b)은 제1 절연층(101)의 하면(101b)보다 더 높은 레벨에 배치될 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있고, 레벨 차이는 제1 절연층(101)의 하면(101b)과 수직한 방향에서 측정될 수 있다. 또한, 별도의 한정이 없는 한 수직적은 제1 절연층(101)의 하면(101b)과 수직한 것을 의미할 수 있다. 제1 절연층(101)의 하면(101b)은 재배선 기판(100)의 하면에 해당할 수 있다. 제1 절연층(101)은 예를 들어, 감광성 폴리머와 같은 유기 물질을 포함할 수 있다. 본 명세서에서, 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제1 재배선 패턴(110)이 언더 범프 패턴(160) 상에 제공되어, 언더 범프 패턴(160)과 전기적으로 연결될 수 있다. 제1 재배선 패턴(110)은 제1 절연층(101) 내에 및 제1 절연층(101)의 상면 상에 배치될 수 있다. 제1 재배선 패턴(110)은 구리와 같은 금속을 포함할 수 있다.
제1 재배선 패턴(110)은 제1 비아 부분(110V) 및 제1 배선 부분(110W)을 포함할 수 있다. 제1 비아 부분(110V)은 제1 절연층(101) 내에 배치될 수 있다. 제1 비아 부분(110V)은 언더 범프 패턴(160) 및 제1 배선 부분(110W) 사이에 배치될 수 있다. 본 명세서에서 어떤 도전 구성 요소의 비아 부분은 수직적 연결을 위한 부분일 수 있다. 제1 비아 부분(110V)의 너비는 언더 범프 패턴(160)의 하면(160b)의 너비보다 작을 수 있으나, 이에 제약되지 않는다.
제1 비아 부분(110V)은 언더 범프 패턴(160) 내로 돌출될 수 있다. 도 1c와 같이 제1 비아 부분(110V)의 바닥면(110b)은 언더 범프 패턴(160)의 상면(160a)보다 낮은 레벨에 배치될 수 있다. 제1 비아 부분(110V)의 바닥면(110b)은 서로 다른 기울기를 갖는 부분들을 포함할 수 있다. 제1 비아 부분(110V)은 제1 볼록부(111)를 포함하고, 제1 볼록부(111)는 제1 비아 부분(110V)의 하부에 해당할 수 있다. 제1 볼록부(111)는 언더 범프 패턴(160) 내에 제공될 수 있다. 예를 들어, 제1 비아 부분(110V)의 바닥면(110b)은 아래로 볼록할 수 있다. 제1 비아 부분(110V)의 바닥면(110b)은 평면적 관점에서 센터 영역 및 엣지 영역을 가질 수 있다. 제1 비아 부분(110V)의 엣지 영역은 센터 영역과 제1 볼록부(111)의 측벽 사이에 배치될 수 있다. 제1 비아 부분(110V)의 엣지 영역은 평면적 관점에서 센터 영역을 둘러쌀 수 있다. 제1 볼록부(111)의 센터 영역은 언더 범프 패턴(160)의 하면(160b)을 향해 돌출될 수 있다. 예를 들어, 제1 비아 부분(110V)의 센터 영역의 바닥면(110b)은 엣지 영역의 바닥면(110b)보다 더 낮은 레벨에 배치될 수 있다. 제1 비아 부분(110V)의 볼록부(111)는 옆으로 더 돌출될 수 있다. 예를 들어, 제1 볼록부(111)의 너비는 언더 범프 패턴(160)의 상면(160a)에서 제1 비아 부분(110V)의 너비보다 클 수 있다. 제1 볼록부(111)의 너비는 제1 비아 부분(110V)의 바닥면(110b) 및 언더 범프 패턴(160)의 상면(160a) 사이에서 측정될 수 있다.
제1 배선 부분(110W)은 제1 비아 부분(110V) 상에 제공되고, 제1 비아 부분(110V)과 경계면 없이 연결될 수 있다. 제1 배선 부분(110W)은 제1 비아 부분(110V)보다 더 큰 너비 또는 더 큰 길이를 가질 수 있다. 제1 배선 부분(110W)은 제1 절연층(101)의 상면 상으로 연장되고, 제1 방향으로 연장된 장축을 가질 수 있다. 제1 방향은 제1 절연층(101)의 하면(101b)과 나란할 수 있다. 예를 들어, 제1 배선 부분(110W)의 상면은 제1 절연층(101)의 하면(101b)과 실질적으로 나란할 수 있다.
제1 씨드 패턴(115)은 언더 범프 패턴(160)과 제1 재배선 패턴(110) 사이 그리고 제1 절연층(101)과 제1 재배선 패턴(110) 사이에 개재될 수 있다. 제1 씨드 패턴(115)은 언더 범프 패턴(160) 및 제1 재배선 패턴(110)과 직접 접촉할 수 있다. 제1 씨드 패턴(115)은 제1 배선 부분(110W)의 측벽 상으로 연장되지 않을 수 있다. 제1 씨드 패턴(115)은 예를 들어, 구리, 티타늄, 및 이들의 합금과 같은 도전 물질을 포함할 수 있다. 제1 씨드 패턴(115)은 배리어층으로 더 기능하여, 제1 재배선 패턴(110)에 포함된 물질의 확산을 방지할 수 있다.
제1 씨드 패턴(115)의 바닥면(115b)은 언더 범프 패턴(160) 내에 배치될 수 있다. 예를 들어, 제1 씨드 패턴(115)의 바닥면(115b)은 언더 범프 패턴(160)의 상면(160a)보다 낮은 레벨에 배치될 수 있다. 제1 씨드 패턴(115)의 바닥면(115b)은 아래로 볼록할 수 있다. 그러나, 제1 씨드 패턴(115)의 바닥면(115b)의 형상은 이에 제약되지 않는다.
제1 씨드 패턴(115)은 제1 하부(1151), 제2 하부(1152), 및 상부(1155)를 포함할 수 있다. 제1 씨드 패턴(115)의 상부(1155)는 언더 범프 패턴(160)의 상면(160a)보다 높은 레벨에 배치될 수 있다. 제1 씨드 패턴(115)의 상부(1155)는 제1 비아 부분(110V)의 측벽과 제1 절연층(101) 사이 및 제1 배선 부분(110W)의 하면(110d)과 제1 절연층(101) 사이에 개재될 수 있다. 제1 씨드 패턴(115)의 상부(1155)는 제1 두께(T11)를 가질 수 있다. 제1 두께(T11)는 제1 배선 부분(110W)의 하면(110d)과 제1 절연층(101) 사이에서 측정될 수 있다. 제1 두께(T11)는 200Å 내지 3000Å일 수 있다. 제1 씨드 패턴(115)의 제1 하부(1151) 및 제2 하부(1152) 각각은 언더 범프 패턴(160)과 제1 재배선 패턴(110) 사이에 개재될 수 있다. 제1 씨드 패턴(115)의 제1 하부(1151) 및 제2 하부(1152)는 제1 볼록부(111)를 덮을 수 있다. 제1 씨드 패턴(115)의 제1 하부(1151)는 제1 비아 부분(110V)의 센터 영역의 하면 상에 배치될 수 있다. 제1 씨드 패턴(115)의 제2 하부(1152)는 제1 하부(1151) 및 상부(1155) 사이에 배치될 수 있다. 제1 씨드 패턴(115)의 제2 하부(1152)는 제1 비아 부분(110V)의 엣지 영역의 바닥면(110b) 상에 배치될 수 있다. 제1 씨드 패턴(115)의 제2 하부(1152)에서의 바닥면(115b)는 제1 하부(1151)에서의 바닥면(115b)보다 높은 레벨에 배치될 수 있다. 제1 씨드 패턴(115)의 제2 하부(1152)는 제2 두께(T12)를 가질 수 있다. 제2 두께(T12)는 제1 두께(T11)보다 작을 수 있다. 예를 들어, 제2 두께(T12)는 제1 두께(T11)의 30% 내지 80%일 수 있다.
도 1d는 일반적인 제1 재배선 패턴을 설명하기 위한 도면이다.
도 1d를 참조하면, 제1 씨드 패턴(115A)은 언더 범프 패턴(160) 상에 배치되고, 제1 재배선 패턴(110)은 언더 범프 패턴(160) 내로 돌출되지 않을 수 있다. 제1 씨드 패턴(115A)의 바닥면(115bb)은 평평할 수 있다. 예를 들어, 제1 씨드 패턴(115A)의 바닥면(115bb)은 제1 방향과 평행할 수 있다. 스트레스가 제1 씨드 패턴(115A) 또는 언더 범프 패턴(160) 사이에 인가되면, 제1 씨드 패턴(115A) 및 언더 범프 패턴(160) 사이에 크랙(crack)(Cr)이 발생할 수 있다. 상기 스트레스는 반도체 패키지의 반복되는 동작으로 인해 발생하거나 또는 반도체 패키지의 제조 공정 동안 발생할 수 있다. 제1 씨드 패턴(115A)의 바닥면(115bb)이 평평하고, 제1 방향과 평행하므로, 크랙(Cr)은 제1 씨드 패턴(115A)의 바닥면(115bb) 및 언더 범프 패턴(160)의 상면(160a) 사이의 계면을 따라 빠르고 쉽게 전파될 수 있다. 이 경우, 제1 씨드 패턴(115A) 및 제1 재배선 패턴(110)이 언더 범프 패턴(160)으로부터 분리될 수 있다.
다시 도 1c를 참조하면, 제1 씨드 패턴(115) 및 제1 비아 부분(110V)이 언더 범프 패턴(160) 내에 제공되므로, 제1 씨드 패턴(115) 및 언더 범프 패턴(160) 사이의 접촉 면적이 증가될 수 있다. 이에 따라, 제1 씨드 패턴(115)이 언더 범프 패턴(160)에 견고하게 결합되고, 크랙의 발생이 방지될 수 있다. 제1 재배선 패턴(110) 및 언더 범프 패턴(160) 사이의 결합력이 향상될 수 있다. 일 방향의 면에서 타 방향의 면으로 크랙이 전파되는 것은 어려울 수 있다. 제1 씨드 패턴(115)의 바닥면(115b)은 서로 다른 기울기를 갖는 부분들을 포함할 수 있다. 따라서, 비록 크랙이 제1 씨드 패턴(115) 및 언더 범프 패턴(160) 사이에 발생하더라도, 상기 크랙의 전파가 방지될 수 있다. 반도체 패키지(10)의 신뢰성 및 내구성이 향상될 수 있다. 제2 두께(T12)가 제1 두께(T11)의 30% 내지 80%인 경우, 제1 씨드 패턴(115) 및 언더 범프 패턴(160) 사이의 크랙의 발생 및 전파가 더욱 방지될 수 있다.
도 1a 및 도 1b와 같이 제2 절연층(102)이 제1 절연층(101) 상에 배치되어, 제1 재배선 패턴(110)을 덮을 수 있다. 예를 들어, 제2 절연층(102)은 제1 배선 부분(110W)의 측면과 상면을 덮을 수 있다. 제2 절연층(102)은 제1 절연층(101)과 동일한 물질을 포함할 수 있다. 제2 절연층(102)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제2 절연층(102) 및 제1 절연층(101) 사이의 경계면은 구분되지 않을 수 있다.
제2 재배선 패턴(120)이 제1 재배선 패턴(110) 상에 배치되어, 제1 재배선 패턴(110)과 전기적으로 연결될 수 있다. 제2 재배선 패턴(120)은 제2 배선 부분(120W) 및 제2 비아 부분(120V)을 포함할 수 있다. 제2 비아 부분(120V)은 제2 절연층(102) 내에 제공되고, 제1 재배선 패턴(110) 및 제2 배선 부분(120W) 사이에 배치될 수 있다. 제2 비아 부분(120V)은 제1 재배선 패턴(110) 내로 돌출될 수 있다. 예를 들어, 도 1e와 같이 제2 비아 부분(120V)의 바닥면(120b)은 제1 재배선 패턴(110)의 상면(110a)보다 낮은 레벨에 배치될 수 있다. 제1 재배선 패턴(110)의 상면(110a)은 제1 배선 부분(110W)의 상면에 해당할 수 있다. 제2 비아 부분(120V)의 바닥면(120b)은 서로 다른 기울기를 갖는 부분들을 포함할 수 있다. 예를 들어, 제2 비아 부분(120V)은 제2 볼록부(121)를 포함하고, 제2 볼록부(121)는 제1 재배선 패턴(110) 내에 제공될 수 있다. 제2 볼록부(121)는 제2 비아 부분(120V)의 하부에 해당할 수 있다. 제2 비아 부분(120V)의 바닥면(120b)은 아래로 볼록할 수 있다. 제2 비아 부분(120V)의 바닥면(120b)은 평면적 관점에서 센터 영역 및 엣지 영역을 가질 수 있다. 제2 비아 부분(120V)의 엣지 영역은 센터 영역과 제2 볼록부(121)의 측벽 사이에 배치될 수 있다. 제2 비아 부분(120V)의 센터 영역의 바닥면(120b)은 엣지 영역의 바닥면(120b)보다 더 낮은 레벨에 배치될 수 있다. 제2 비아 부분(120V)의 제2 볼록부(121)는 옆으로 더 돌출될 수 있다. 예를 들어, 제2 볼록부(121)의 너비는 제1 재배선 패턴(110)의 상면(110a)에서 제2 비아 부분(120V)의 너비보다 클 수 있다. 제1 볼록부(111)의 너비는 제2 비아 부분(120V)의 바닥면(120b) 및 제1 재배선 패턴(110)의 상면(110a) 사이에서 측정될 수 있다.
제2 배선 부분(120W)은 제2 비아 부분(120V) 상에 제공되고, 제2 비아 부분(120V)과 경계면 없이 연결될 수 있다. 제2 배선 부분(120W)은 제2 비아 부분(120V)보다 더 큰 너비 또는 더 큰 길이를 가질 수 있다. 제2 배선 부분(120W)은 제2 절연층(102)의 상면 상으로 연장될 수 있다. 예를 들어, 제2 배선 부분(120W)의 상면은 제1 방향과 나란할 수 있다.
제2 씨드 패턴(125)은 제1 재배선 패턴(110)과 제2 재배선 패턴(120) 사이 그리고 제2 절연층(102)과 제2 재배선 패턴(120) 사이에 개재될 수 있다. 제2 씨드 패턴(125)은 제1 재배선 패턴(110)과 제2 재배선 패턴(120)과 직접 접촉할 수 있다. 제2 씨드 패턴(125)의 바닥면(120b)은 제1 재배선 패턴(110) 내에 배치될 수 있다. 예를 들어, 제2 씨드 패턴(125)의 바닥면(120b)은 제1 재배선 패턴(110)의 상면(110a) 보다 낮은 레벨에 배치될 수 있다. 이에 따라, 제2 씨드 패턴(125) 및 제1 재배선 패턴(110) 사이의 접촉 면적이 증가될 수 있다. 제2 씨드 패턴(125) 및 제2 비아 부분(120V)이 제1 재배선 패턴(110)에 견고하게 결합되고, 크랙의 발생이 방지될 수 있다. 제2 씨드 패턴(125)은 예를 들어, 구리, 티타늄, 및 이들의 합금과 같은 도전 물질을 포함할 수 있다. 제2 씨드 패턴(125)은 배리어층으로 더 기능하여, 제2 재배선 패턴(120)에 포함된 물질의 확산을 방지할 수 있다.
제2 씨드 패턴(125)은 제1 하부(1251), 제2 하부(1252), 및 상부(1255)를 포함할 수 있다. 제2 씨드 패턴(125)의 상부(1255)는 제1 재배선 패턴(110)의 상면(110a)보다 높은 레벨에 배치될 수 있다. 제2 씨드 패턴(125)의 상부(1255)는 제2 비아 부분(120V)의 측벽과 제2 절연층(102) 사이 및 제2 배선 부분(120W)의 하면(120d)과 제2 절연층(102) 사이에 개재될 수 있다. 제2 씨드 패턴(125)의 상부(1255)는 제2 배선 부분(120W)의 하면(120d) 상에서 제3 두께(T13)를 가질 수 있다. 예를 들어, 제3 두께(T3)는 제2 배선 부분(120W)의 하면(120d)과 제2 절연층(102) 사이에서 측정될 수 있다. 제3 두께(T13)는 200Å 내지 3000Å일 수 있다. 제2 씨드 패턴(125)의 제1 하부(1251) 및 제2 하부(1252)는 제1 재배선 패턴(110)과 제2 재배선 패턴(120) 사이에 개재되고, 제2 볼록부(121)를 덮을 수 있다. 제2 씨드 패턴(125)의 제1 하부(1251)는 제2 비아 부분(120V)의 센터 영역의 바닥면(120b) 상에 배치될 수 있다. 제2 씨드 패턴(125)의 제2 하부(1252)는 제1 하부(1251) 및 상부(1255) 사이에 배치될 수 있다. 제2 씨드 패턴(125)의 제2 하부(1252)는 제2 비아 부분(120V)의 엣지 영역의 바닥면(120b) 상에 배치될 수 있다. 제2 씨드 패턴(125)의 제2 하부(1252)의 바닥면(125b)은 제1 하부(1251)의 바닥면(125b)보다 더 높은 레벨에 배치될 수 있다. 제2 씨드 패턴(125)의 제2 하부(1252)는 제4 두께(T14)를 가질 수 있다. 제4 두께(T14)는 제3 두께(T13)보다 작을 수 있다. 예를 들어, 제4 두께(T14)는 제3 두께(T13)의 30% 내지 80%일 수 있다.
제2 씨드 패턴(125)의 바닥면(125b)은 서로 다른 기울기를 갖는 부분들을 포함할 수 있다. 이에 따라, 크랙이 제2 씨드 패턴(125) 및 제1 재배선 패턴(110) 사이에 발생하더라도, 크랙의 전파가 방지될 수 있다. 제4 두께(T14)가 제3 두께(T13)의 30% 내지 80%인 경우, 제2 씨드 패턴(125) 및 제1 재배선 패턴(110) 사이의 크랙의 전파가 더욱 효과적으로 방지될 수 있다. 반도체 패키지(10)의 신뢰성 및 내구성이 향상될 수 있다.
도 1a 및 도 1b와 같이 제3 절연층(103)이 제2 절연층(102) 상에 배치되어, 제2 재배선 패턴(120)을 덮을 수 있다. 예를 들어, 제3 절연층(103)은 제2 배선 부분(120W)의 측면과 상면을 덮을 수 있다. 제3 절연층(103)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제3 절연층(103)은 제2 절연층(102)과 동일한 물질을 포함할 수 있다. 제3 절연층(103) 및 제2 절연층(102) 사이의 경계면은 구분되지 않을 수 있다.
제3 재배선 패턴(130)이 제2 재배선 패턴(120) 상에 배치되어, 제2 재배선 패턴(120)과 전기적으로 연결될 수 있다. 제3 재배선 패턴(130)은 제3 배선 부분(130W) 및 제3 비아 부분(130V)을 포함할 수 있다. 제3 비아 부분(130V)은 제3 절연층(103) 내에 제공되고, 제2 재배선 패턴(120) 및 제3 배선 부분(130W) 사이에 배치될 수 있다. 제3 비아 부분(130V)은 제2 재배선 패턴(120) 내로 돌출될 수 있다. 예를 들어, 도 1e와 같이 제3 비아 부분(130V)의 바닥면(130b)은 제2 재배선 패턴(120)의 상면보다 낮은 레벨에 배치될 수 있다. 제2 재배선 패턴(120)의 상면은 제2 배선 부분(120W)의 상면에 해당할 수 있다. 제3 비아 부분(130V)의 형상은 도 1c의 제1 비아 부분(110V) 또는 도 1e의 제2 비아 부분(120V)의 예들에서의 설명과 실질적으로 동일할 수 있다. 예를 들어, 도 1f와 같이 제3 비아 부분(130V)은 제3 볼록부(131)를 포함하고, 제3 볼록부(131)는 제2 재배선 패턴(120) 내에 제공될 수 있다. 제3 볼록부(131)는 제3 비아 부분(130V)의 하부에 해당할 수 있다. 제3 비아 부분(130V)의 센터 영역의 바닥면(130b)은 엣지 영역의 바닥면(130b)보다 더 낮은 레벨에 배치될 수 있다. 제3 비아 부분(130V)의 바닥면(130b)은 아래로 볼록할 수 있다. 제3 비아 부분(130V)의 제3 볼록부(131)는 옆으로 더 돌출될 수 있다.
제3 배선 부분(130W)은 제3 비아 부분(130V) 상에 제공되고, 제3 비아 부분(130V)과 경계면 없이 연결될 수 있다. 제3 배선 부분(130W)은 제3 비아 부분(130V)보다 더 큰 너비를 가질 수 있다. 제3 배선 부분(130W)은 제3 절연층(103)의 상면 상으로 연장될 수 있다. 제3 배선 부분(130W)의 상면은 제1 방향과 나란할 수 있다.
제3 씨드 패턴(135)은 제2 재배선 패턴(120)과 제3 재배선 패턴(130) 사이 그리고 제3 절연층(103)과 제3 재배선 패턴(130) 사이에 개재될 수 있다. 제3 씨드 패턴(135)은 제3 배선 부분(130W)의 측벽 상으로 연장되지 않을 수 있다. 제3 씨드 패턴(135)의 바닥면(135b)은 제2 재배선 패턴(120) 내에 배치될 수 있다. 예를 들어, 제3 씨드 패턴(135)의 바닥면(135b)은 제2 재배선 패턴(120)의 상면보다 낮은 레벨에 배치될 수 있다. 이에 따라, 제3 씨드 패턴(135) 및 제2 재배선 패턴(120) 사이의 접촉 면적이 증가될 수 있다. 이에 따라, 제3 씨드 패턴(135)이 제2 재배선 패턴(120)에 견고하게 결합되고, 제3 씨드 패턴(135) 및 제2 재배선 패턴(120) 사이의 크랙의 발생이 방지될 수 있다. 제3 씨드 패턴(135)은 예를 들어, 구리, 티타늄, 및 이들의 합금과 같은 도전 물질을 포함할 수 있다.
제3 씨드 패턴(135)은 제1 하부(1351), 제2 하부(1352), 및 상부(1355)를 포함할 수 있다. 제3 씨드 패턴(135)의 상부(1355)는 제2 재배선 패턴(120)의 상면보다 높은 레벨에 배치될 수 있다. 제3 씨드 패턴(135)의 상부(1355)는 제3 비아 부분(130V)의 측벽과 제3 절연층(103) 사이 및 제3 배선 부분(130W)의 하면과 제3 절연층(103) 사이에 개재될 수 있다. 제3 씨드 패턴(135)의 상부(1355)는 제3 배선 부분(130W))의 하면 상에서 제5 두께(T15)를 가질 수 있다. 제5 두께(T15)는 200Å 내지 3000Å일 수 있다. 제3 씨드 패턴(135)의 제1 하부(1351) 및 제2 하부(1352)는 제2 재배선 패턴(120)과 제3 재배선 패턴(130) 사이에 개재될 수 있다. 제3 씨드 패턴(135)의 제1 하부(1351)는 제3 비아 부분(130V)의 센터 영역의 바닥면(130b) 상에 배치될 수 있다. 제3 씨드 패턴(135)의 제2 하부(1352)는 제3 비아 부분(130V)의 엣지 영역의 바닥면(130b) 상에 배치될 수 있다. 제3 씨드 패턴(135)의 제2 하부(1352)는 제1 하부(1351) 및 상부(1355) 사이에 배치될 수 있다. 제3 씨드 패턴(135)의 바닥면(135b)은 서로 다른 기울기를 갖는 부분들을 포함할 수 있다. 제3 씨드 패턴(135)의 제2 하부(1352)의 바닥면(135b)은 제1 하부(1351)의 바닥면(135b)보다 더 높은 레벨에 배치될 수 있다. 제3 씨드 패턴(135)의 제2 하부(1352)는 제6 두께를 가질 수 있다. 제6 두께는 제5 두께(T15)보다 작을 수 있다. 예를 들어, 제6 두께는 제5 두께(T15)의 30% 내지 80%일 수 있다. 이에 따라, 제3 씨드 패턴(135) 및 제2 재배선 패턴(120) 사이에서 크랙의 전파가 방지될 수 있다.
제4 절연층(104)이 제3 절연층(103) 상에 배치되어, 제3 재배선 패턴(130)을 덮을 수 있다. 예를 들어, 제4 절연층(104)은 제3 배선 부분(130W)의 측면과 상면을 덮을 수 있다. 제4 절연층(104)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제4 절연층(104)은 제3 절연층(103)과 동일한 물질을 포함할 수 있다. 제4 절연층(104) 및 제3 절연층(103) 사이의 경계면은 구분되지 않을 수 있다.
제4 재배선 패턴(140)이 제3 재배선 패턴(130) 상에 배치되어, 제3 재배선 패턴(130)과 전기적으로 연결될 수 있다. 제4 재배선 패턴(140)은 제4 배선 부분(140W) 및 제4 비아 부분(140V)을 포함할 수 있다. 제4 비아 부분(140V)은 제4 절연층(104) 내에 제공되고, 제3 재배선 패턴(130) 및 제4 배선 부분(140W) 사이에 배치될 수 있다. 제4 비아 부분(140V)의 형상은 앞서 제1 비아 부분(도 1c의 110V)의 예에서 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 제4 비아 부분(140V)은 제3 재배선 패턴(130) 내로 돌출될 수 있다. 도 1f와 같이 제4 비아 부분(140V)의 바닥면(140b)은 제3 재배선 패턴(130)의 상면보다 낮은 레벨에 배치될 수 있다. 제4 비아 부분(140V)은 제4 볼록부(141)를 포함하고, 제4 볼록부(141)는 제3 재배선 패턴(130) 내에 제공될 수 있다. 제4 볼록부(141)는 제4 비아 부분(140V)의 하부일 수 있다. 제4 비아 부분(140V)의 바닥면(140b)은 아래로 볼록할 수 있다. 제4 비아 부분(140V)의 센터 영역의 바닥면(140b)은 엣지 영역의 바닥면(140b)보다 낮은 레벨에 배치될 수 있다. 제4 비아 부분(140V)의 제4 볼록부(141)는 옆으로 더 돌출될 수 있다.
제4 배선 부분(140W)은 제4 비아 부분(140V) 상에 제공되고, 제4 비아 부분(140V)과 경계면 없이 연결될 수 있다. 제4 배선 부분(140W)은 제4 비아 부분(140V)보다 더 큰 너비를 가질 수 있다. 제4 배선 부분(140W)은 제4 절연층(104)의 상면 상으로 연장될 수 있다.
제4 씨드 패턴(145)은 제3 재배선 패턴(130)과 제4 재배선 패턴(140) 사이 그리고 제4 절연층(104)과 제4 재배선 패턴(140) 사이에 개재될 수 있다. 제4 씨드 패턴(145)은 제4 배선 부분(140W)의 측벽 상으로 연장되지 않을 수 있다. 제4 씨드 패턴(145)의 바닥면(145b)은 제3 재배선 패턴(130) 내에 배치될 수 있다. 예를 들어, 제4 씨드 패턴(145)의 바닥면(145b)은 제3 재배선 패턴(130)의 상면보다 낮은 레벨에 배치될 수 있다. 이에 따라, 제4 씨드 패턴(145) 및 제3 재배선 패턴(130) 사이의 접촉 면적이 증가될 수 있다. 제4 씨드 패턴(145)이 제3 재배선 패턴(130)에 견고하게 결합되고, 제4 씨드 패턴(145) 및 제3 재배선 패턴(130) 사이의 크랙의 발생이 방지될 수 있다. 제4 씨드 패턴(145)은 예를 들어, 구리, 티타늄, 및 이들의 합금과 같은 도전 물질을 포함할 수 있다.
제4 씨드 패턴(145)은 제1 하부(1451), 제2 하부(1452), 및 상부(1455)를 포함할 수 있다. 제4 씨드 패턴(145)의 상부(1455)는 제3 재배선 패턴(130)의 상면보다 높은 레벨에 배치될 수 있다. 제4 씨드 패턴(145)의 상부(1455)는 제4 비아 부분(140V)의 측벽과 제4 절연층(104) 사이 및 제4 배선 부분(140W)의 하면과 제4 절연층(104) 사이에 개재될 수 있다. 제4 씨드 패턴(145)의 상부(1455)는 제4 배선 부분(140W)의 하면 상에서 제7 두께(T17)를 가질 수 있다. 제7 두께(T17)는 200Å 내지 3000Å일 수 있다. 제4 씨드 패턴(145)의 제1 하부(1451) 및 제2 하부(1452)는 제3 재배선 패턴(130)과 제4 재배선 패턴(140) 사이에 개재될 수 있다. 제4 씨드 패턴(145)의 제1 하부(1451)는 제4 비아 부분(140V)의 센터 영역의 바닥면(140b) 상에 배치될 수 있다. 제4 씨드 패턴(145)의 제2 하부(1452)는 제1 하부(1451) 및 상부(1455) 사이에 제공될 수 있다. 제4 씨드 패턴(145)의 제2 하부(1452)는 제4 비아 부분(140V)의 엣지 영역의 바닥면(140b) 상에 배치될 수 있다. 제4 씨드 패턴(145)의 바닥면(145b)은 서로 다른 기울기를 갖는 부분들을 포함할 수 있다. 제4 씨드 패턴(145)의 제2 하부(1452)의 바닥면(145b)은 제1 하부(1451)의 바닥면(145b)보다 더 높은 레벨에 배치될 수 있다. 제4 씨드 패턴(145)의 제2 하부(1452)는 제8 두께를 가질 수 있다. 제8 두께는 제7 두께(T17)보다 작을 수 있다. 예를 들어, 제8 두께는 제7 두께(T17)의 30% 내지 80%일 수 있다. 이에 따라, 제4 씨드 패턴(145) 및 제3 재배선 패턴(130) 사이에서 크랙의 전파가 방지될 수 있다.
제5 절연층(105)이 제4 절연층(104) 상에 배치되어, 제4 재배선 패턴(140)을 덮을 수 있다. 예를 들어, 제5 절연층(105)은 제4 배선 부분(140W)의 측면과 상면을 덮을 수 있다. 제5 절연층(105)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제5 절연층(105)은 제4 절연층(104)과 동일한 물질을 포함할 수 있다. 제5 절연층(105) 및 제4 절연층(104) 사이의 경계면은 구분되지 않을 수 있다.
본딩 패드(150)가 제4 재배선 패턴(140) 상에 배치되어, 제4 재배선 패턴(140)과 전기적으로 연결될 수 있다. 본딩 패드(150)는 적층된 제1 도전층(1501), 제2 도전층(1502), 및 제3 도전층(1503)를 포함할 수 있다. 제1 도전층(1501)는 제5 절연층(105) 내에 배치되고, 제4 재배선 패턴(140) 내로 돌출될 수 있다. 제1 도전층(1501)은 제5 볼록부(151)를 포함하고, 제5 볼록부(151)는 제4 재배선 패턴(140) 내에 제공될 수 있다. 본딩 패드(150)의 바닥면(150b)은 제4 재배선 패턴(140)의 상면보다 낮은 레벨에 배치될 수 있다. 본딩 패드(150)의 바닥면(150b)은 제1 도전층(1501)의 바닥면에 해당할 수 있다. 본딩 패드(150)의 바닥면(150b)은 아래로 볼록할 수 있다. 예를 들어, 본딩 패드(150)의 바닥면(150b)은 평면적 관점에서 센터 영역 및 엣지 영역을 가질 수 있다. 본딩 패드(150)의 센터 영역의 바닥면(150b)은 본딩 패드(150)의 바닥면(150b)보다 더 낮은 레벨에 배치될 수 있다. 제4 비아 부분(140V)의 제5 볼록부(151)는 옆으로 더 돌출될 수 있다. 제1 도전층(1501)은 예를 들어, 구리와 같은 금속을 포함할 수 있다.
제2 도전층(1502)이 제1 도전층(1501) 상에 배치될 수 있다. 제2 도전층(1502)은 배리어층으로 기능하며, 제1 도전층(1501)에 포함된 금속의 확산을 방지할 수 있다. 제2 도전층(1502)은 제1 도전층(1501)과 다른 종류의 금속을 포함할 수 있다. 예를 들어, 제2 도전층(1502)은 니켈을 포함할 수 있다.
제3 도전층(1503)은 제2 도전층(1502) 상에 배치될 수 있다. 제3 도전층(1503)은 보호층으로 기능하며, 제1 도전층(1501)의 손상(예를 들어, 산화)를 방지할 수 있다. 제3 도전층(1503)은 제1 도전층(1501) 및 제2 도전층(1502)과 다른 금속을 포함할 수 있다. 예를 들어, 제3 도전층(1503)은 금(Au)을 포함할 수 있다. 제3 도전층(1503)은 본딩 범프(250)와 직접 접촉할 수 있다. 도시된 바와 달리, 제2 도전층(1502) 및 제3 도전층(1503) 중에서 적어도 하나는 생략될 수 있다.
패드 씨드 패턴(155)은 제4 재배선 패턴(140)과 본딩 패드(150) 사이 그리고 제5 절연층(105)과 본딩 패드(150) 사이에 개재될 수 있다. 패드 씨드 패턴(155)의 바닥면(155b)은 제4 재배선 패턴(140) 내에 배치될 수 있다. 예를 들어, 패드 씨드 패턴(155)의 바닥면(155b)은 제4 재배선 패턴(140)의 상면보다 낮은 레벨에 배치될 수 있다. 이에 따라, 패드 씨드 패턴(155) 및 제4 재배선 패턴(140) 사이의 접촉 면적이 증가될 수 있다. 패드 씨드 패턴(155) 및 제4 재배선 패턴(140) 사이의 결합력이 향상될 수 있다. 패드 씨드 패턴(155)은 예를 들어, 구리, 티타늄, 및 이들의 합금과 같은 도전 물질을 포함할 수 있다.
패드 씨드 패턴(155)은 제1 하부(1551), 제2 하부(1552), 및 상부(1555)를 포함할 수 있다. 패드 씨드 패턴(155)의 상부(1555)는 제4 재배선 패턴(140)의 상면보다 높은 레벨에 배치될 수 있다. 패드 씨드 패턴(155)의 상부(1555)는 본딩 패드(150)와 제5 절연층(105) 사이에 개재될 수 있다. 패드 씨드 패턴(155)의 상부(1555)는 제9 두께(T19)를 가지고, 제9 두께(T19)는 제5 절연층(105)의 상면 상에서 측정된 값일 수 있다. 제9 두께(T19)는 200Å 내지 3000Å일 수 있다.
패드 씨드 패턴(155)의 제1 하부(1551) 및 제2 하부(1552)는 제4 재배선 패턴(140)과 본딩 패드(150) 사이에 개재될 수 있다. 패드 씨드 패턴(155)의 제1 하부(1551)는 본딩 패드(150)의 센터 영역의 바닥면(150b) 상에 배치될 수 있다. 패드 씨드 패턴(155)의 제2 하부(1552)는 본딩 패드(150)의 엣지 영역의 바닥면(150b) 상에 배치될 수 있다. 패드 씨드 패턴(155)의 제2 하부(1552)는 제1 하부(1551) 및 상부(1555) 사이에 제공될 수 있다. 패드 씨드 패턴(155)의 바닥면(155b)은 서로 다른 기울기를 갖는 부분들을 포함할 수 있다. 패드 씨드 패턴(155)의 제2 하부(1552)의 바닥면(155b)은 제1 하부(1551)의 바닥면(155b)보다 더 높은 레벨에 배치될 수 있다. 패드 씨드 패턴(155)의 제2 하부(1552)는 제8 두께를 가질 수 있다. 제8 두께는 제9 두께(T19)보다 작을 수 있다. 예를 들어, 제8 두께는 제9 두께(T19)의 30% 내지 80%일 수 있다. 이에 따라, 패드 씨드 패턴(155) 및 제4 재배선 패턴(140) 사이에서 크랙의 전파가 방지될 수 있다.
도 1b를 참조하면, 언더 범프 패턴(160)은 도 1b와 같이 비교적 두꺼운 두께(T0)를 가질 수 있다. 예를 들어, 언더 범프 패턴(160)의 두께(T0)는 제1 배선 부분(110W)의 두께(T1), 제2 배선 부분(120W)의 두께(T2), 제3 배선 부분(130W)의 두께(T3), 및 제4 배선 부분(400W)의 두께(T4)보다 더 클 수 있다. 이에 따라, 재배선 기판(100)이 향상된 신뢰성을 나타낼 수 있다. 제1 배선 부분(110W)의 두께(T1), 제2 배선 부분(120W)의 두께(T2), 제3 배선 부분(130W)의 두께(T3), 및 제4 배선 부분(400W)의 두께(T4) 각각은 대략 3μm 내지 5 μm일 수 있다.
언더 범프 패턴(160)의 두께(T0)가 5μm보다 작은 경우, 반도체 패키지(10)의 신뢰성이 저하될 수 있다. 언더 범프 패턴(160)의 두께(T0)가 20μm보다 큰 경우, 반도체 패키지(10)가 소형화되기 어려울 수 있다. 실시예들에 따른 언더 범프 패턴(160)의 두께(T0)는 대략 5μm 내지 20μm일 수 있다. 반도체 패키지(10)는 향상된 신뢰성 및 작은 두께를 가질 수 있다.
도 1b와 같이 제1 내지 제4 비아 부분들(101V, 102V, 103V, 104V) 중에서 적어도 2개는 수직적으로 오버랩되지 않을 수 있다. 예를 들어, 제1 내지 제4 비아 부분들(101V, 102V, 103V, 104V)은 엇갈린(staggered) 구조를 가질 수 있다. 이에 따라, 제1 내지 제4 비아 부분들(101V, 102V, 103V, 104V)에 가해지는 외부 스트레스가 분산될 수 있다. 상기 외부 스트레스는 솔더 패턴(500)의 부착 공정 또는 솔더 패턴(500)이 패키지 기판에 실장되는 과정에서 발생할 수 있다.
적층된 절연층들(101, 102, 103, 104, 105)의 개수 및 재배선 패턴들(110, 120, 130, 140)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다. 재배선 기판(100)은 상부 보호층(미도시)을 더 포함하고, 상부 보호층은 제5 절연층(105) 및 본딩 패드들(150)을 덮을 수 있다. 재배선 기판(100)은 하부 보호층(미도시)을 더 포함하고, 하부 보호층은 제1 절연층(101)의 하면(101b)을 더 덮을 수 있다
반도체칩(200)은 재배선 기판(100)의 제1 면 상에 실장될 수 있다. 도 1b와 같이 반도체칩(200)은 칩 패드(205) 및 집적 회로(217)를 포함할 수 있다. 칩 패드(205)는 반도체칩(200)의 하면 상에 노출될 수 있다. 집적 회로(217)는 반도체칩(200) 내에 제공될 수 있다. 집적 회로(217)는 메모리 회로, 로직 회로, 및/또는 이들의 조합을 포함할 수 있다. 집적 회로(217)는 내부 연결 배선(216)을 통해 칩 패드(205)와 전기적으로 연결될 수 있다. 어떤 구성 요소가 칩 패드(205)와 접속한다는 것은 상기 구성 요소가 반도체칩(200)과 접속한다는 것을 의미할 수 있다. 어떤 구성 요소가 반도체칩(200)과 접속한다는 것은 상기 구성 요소가 반도체칩(200)의 집적 회로와 접속한다는 것을 의미할 수 있다. 이하, 도 1b를 제외한 도면들에 있어서 간소화를 위해 집적 회로(217) 및 내부 연결 배선(216)의 도시를 생략한다.
도 1a와 같이 반도체 패키지(10)은 본딩 범프(250)를 더 포함할 수 있다. 본딩 범프(250)이 반도체칩(200)의 칩 패드(205) 및 재배선 기판(100)의 본딩 패드(150) 사이에 각각 제공되어, 칩 패드(205) 및 본딩 패드(150)와 전기적으로 연결될 수 있다. 본딩 범프(250)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 본딩 범프(250)는 솔더 물질과 같은 도전 물질을 포함할 수 있다. 반도체칩(200)은 본딩 범프(250)를 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 본 명세서에서, 재배선 기판(100)과 전기적으로 연결된다는 것은 제1 내지 제4 재배선 패턴들(110, 120, 130, 140) 중 적어도 하나와 전기적으로 연결된다는 것을 의미한다. 복수의 본딩 범프들(250)의 피치는 복수의 솔더 패턴들(500)의 피치보다 더 작을 수 있다.
반도체 패키지(10)는 몰딩막(400)을 더 포함할 수 있다. 몰딩막(400)은 재배선 기판(100) 상에 배치되어, 반도체칩(200)을 덮을 수 있다. 몰딩막(400)은 절연층들 중 최상부 절연층을 덮을 수 있다. 상기 최상부 절연층은 제5 절연층(105)일 수 있다. 몰딩막(400)은 반도체칩(200)과 재배선 기판(100) 사이의 갭으로 더 연장되어, 본딩 범프(250)를 밀봉할 수 있다. 몰딩막(400)은 예를 들어, 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 도시되지 않았으나 언더필막이 재배선 기판(100) 및 반도체칩(200) 사이의 갭에 더 개재될 수 있다.
도 2a는 실시예들에 따른 언더 범프 패턴, 제1 씨드 패턴, 및 제1 재배선 패턴을 설명하기 위한 도면으로, 도 1b의 Ⅱ영역을 확대 도시한 도면에 대응된다.
도 2a를 참조하면, 언더 범프 패턴(160), 제1 씨드 패턴(115), 및 제1 재배선 패턴(110)의 배치 및 형상은 도 1c의 의 설명과 실질적으로 동일할 수 있다. 예를 들어, 제1 재배선 패턴(110)의 제1 배선 부분(110W)은 제1 볼록부(111)를 포함할 수 있다. 제1 씨드 패턴(115)는 제1 하부(1151), 제2 하부(1152), 및 상부(1155)를 포함할 수 있다.
다만, 제1 씨드 패턴(115)의 제2 하부(1152)는 그 내부를 관통하는 홀을 더 가질 수 있다. 제1 볼록부(111)는 제1 씨드 패턴(115)의 제2 하부(1152)의 홀 내로 연장되어, 언더 범프 패턴(160)과 직접 물리적으로 접촉할 수 있다. 이에 따라, 제1 비아 부분(110V) 및 언더 범프 패턴(160) 사이의 결합력이 더욱 향상될 수 있다.
제1 씨드 패턴(115)의 제2 하부(1152)의 제2 두께는 상부(1155)의 제1 두께(T11)보다 작을 수 있다. 예를 들어, 제2 두께는 제1 두께(T11)의 30% 내지 80%일 수 있다. 제2 두께는 제2 하부(1152)에서 홀이 형성되지 않은 부분의 두께일 수 있다.
도 2b는 실시예들에 따른 제1 재배선 패턴, 제2 씨드 패턴, 및 제2 재배선 패턴을 설명하기 위한 도면으로, 도 1b의 Ⅲ영역을 확대 도시한 도면에 대응된다.
도 2b를 참조하면, 제2 재배선 패턴(120)의 제2 배선 부분(120W)은 제2 볼록부(121)를 포함할 수 있다. 제2 씨드 패턴(125)는 제1 하부(1151), 제2 하부(1252), 및 상부(1255)를 포함할 수 있다. 제2 씨드 패턴(125)의 제2 하부(1252)는 그 내부를 관통하는 홀을 더 가질 수 있다. 제2 볼록부(121)는 제2 씨드 패턴(125)의 제2 하부(1252)의 홀 내로 연장되어, 제1 재배선 패턴(110)과 직접 물리적으로 접촉할 수 있다. 이에 따라, 제1 재배선 패턴(110) 및 제2 재배선 패턴(120) 사이의 결합력이 더 향상될 수 있다.
제2 씨드 패턴(125)의 제2 하부(1252)의 제4 두께는 상부(1255)의 제3 두께(T13)의 30% 내지 80%일 수 있다. 제4 두께는 제2 하부(1252)에서 홀이 형성되지 않은 부분의 두께일 수 있다.
다시 도 1f를 참조하면, 도시되지 않았으나, 제3 씨드 패턴(135)의 제2 하부(1352)는 홀을 더 가질 수 있다. 제3 재배선 패턴(130)의 제3 볼록부(131)는 제3 씨드 패턴(135)의 제2 하부(1352)의 홀 내로 연장되어, 제2 재배선 패턴(120)과 직접 물리적으로 접촉할 수 있다. 제3 씨드 패턴(135)의 제2 하부(1452)는 홀(미도시)을 더 가질 수 있다. 제4 볼록부(141)는 제4 씨드 패턴(145)의 제2 하부(1452)의 홀 내로 연장되어, 제3 재배선 패턴(130)과 직접 물리적으로 접촉할 수 있다. 패드 씨드 패턴(155)의 제2 하부(1552)는 홀(미도시)을 더 가질 수 있다 제5 볼록부(151)는 패드 씨드 패턴(155)의 제2 하부(1552)의 홀 내로 연장되어, 제4 재배선 패턴(140)과 직접 물리적으로 접촉할 수 있다.
도 3a는 실시예들에 따른 언더 범프 패턴, 제1 씨드 패턴, 및 제1 재배선 패턴을 설명하기 위한 도면으로, 도 1b의 Ⅱ영역을 확대 도시한 도면에 대응된다.
도 3a를 참조하면, 제1 재배선 패턴(110)의 제1 비아 부분(110V)은 제1 볼록부(111)를 포함할 수 있다. 제1 볼록부(111)는 아래로 볼록할 수 있다. 다만, 제1 볼록부(111)는 옆으로 돌출되지 않을 수 있다. 제1 볼록부(111)의 너비는 언더 범프 패턴(160)의 상면(160a)에서 제1 비아 부분(110V)의 너비보다 작을 수 있다.
도 3b는 실시예들에 따른 제1 재배선 패턴, 제2 씨드 패턴, 및 제2 재배선 패턴을 설명하기 위한 도면으로, 도 1b의 Ⅲ영역을 확대 도시한 도면에 대응된다.
도 3b를 참조하면, 제2 재배선 패턴(120)의 제2 비아 부분(120V)은 제2 볼록부(121)를 포함할 수 있다. 예를 들어, 제2 볼록부(121)는 아래로 볼록할 수 있다. 다만, 제2 볼록부(121)는 옆으로 돌출되지 않을 수 있다. 제2 볼록부(121)의 너비는 제1 재배선 패턴(110)의 상면(110a)에서의 제2 비아 부분(120V)의 너비보다 더 작을 수 있다.
도시되지 않았으나, 제3 재배선 패턴(130)의 제3 볼록부(131), 제4 재배선 패턴(140)의 제4 볼록부(141), 또는 본딩 패드(150)의 제5 볼록부(151)의 형상은 도 3a의 제1 볼록부(111) 및 도 3b의 제2 볼록부(121)의 예에서 설명한 바와 실질적으로 동일할 수 있다.
도 4a는 실시예들에 따른 재배선 기판을 설명하기 위한 도면으로, 도 1a의 Ⅰ영역을 확대 도시한 도면에 대응된다.
도 4a를 참조하면, 재배선 기판(100)은 언더 범프 패턴(160), 제1 내지 제4 재배선 패턴들(110, 120, 130, 140), 제1 내지 제4 씨드 패턴들(115, 125, 135, 145), 패드 씨드 패턴(155), 및 본딩 패드(150)를 포함할 수 있다.
제1 내지 제4 비아 부분들(110V, 120V, 130V, 140V) 중 일부는 언더 범프 패턴(160) 및 제1 내지 제3 재배선 패턴(110, 120, 130) 중 대응되는 것 내로 연장되지 않을 수 있다. 예를 들어, 제3 씨드 패턴(135)의 바닥면은 제2 재배선 패턴(120) 내에 제공되지 않을 수 있다. 제3 비아 부분(130V)의 바닥면 및 제3 씨드 패턴(135)의 바닥면은 평평할 수 있다. 제4 씨드 패턴(145)의 바닥면은 제3 재배선 패턴(130) 내에 제공되지 않을 수 있다. 제4 비아 부분(140V)의 바닥면 및 제4 씨드 패턴(145)의 바닥면은 평평할 수 있다. 그러나, 제1 내지 제4 비아 부분들(110V, 120V, 130V, 140V)의 돌출 여부 및 제1 내지 제4 씨드 패턴들(115, 125, 135, 145)의 바닥면들의 배치는 다양하게 변형될 수 있다.
도 4b는 실시예들에 따른 재배선 기판을 설명하기 위한 도면으로, 도 1a의 Ⅰ영역을 확대 도시한 도면에 대응된다.
도 4b를 참조하면, 재배선 기판(100)은 언더 범프 패턴(160), 제1 내지 제4 재배선 패턴들(110, 120, 130, 140), 제1 내지 제4 씨드 패턴들(115, 125, 135, 145), 패드 씨드 패턴(155), 및 본딩 패드(150)를 포함할 수 있다.
제1 비아 부분(110V)의 바닥면은 언더 범프 패턴(160) 내에 제공되고, 평평할(flat) 수 있다. 예를 들어, 제1 비아 부분(110V)의 바닥면(110b)은 제1 방향과 실질적으로 평행할 수 있다. 제1 씨드 패턴(115)의 바닥면은 실질적으로 평평할 수 있다. 제2 비아 부분(120V)의 바닥면 및 제2 씨드 패턴(125)의 바닥면은 제1 재배선 패턴(110) 내에 제공되고, 평평할 수 있다. 제3 비아 부분(130V)의 바닥면 및 제3 씨드 패턴(135)의 바닥면은 제2 재배선 패턴(120) 내에 제공되고, 평평할 수 있다. 제4 비아 부분(140V)의 바닥면 및 제4 씨드 패턴(145)의 바닥면은 제3 재배선 패턴(130) 내에 제공되고, 평평할 수 있다. 본딩 패드(150)의 바닥면 및 패드 씨드 패턴(155)의 바닥면은 제4 재배선 패턴(140) 내에 제공되고, 평평할 수 있다.
도 5a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 도 5b는 도 5a의 Ⅰ영역을 확대 도시했다.
도 5a 및 도 5b를 참조하면, 반도체 패키지(11)는 재배선 기판(100), 반도체칩(200), 및 솔더 패턴(500)을 포함할 수 있다. 재배선 기판(100)은 언더 범프 패턴(160), 제1 내지 제4 재배선 패턴들(110, 120, 130, 140), 제1 내지 제4 씨드 패턴들(115, 125, 135, 145), 패드 씨드 패턴(155), 및 본딩 패드(150)를 포함할 수 있다.
제1 내지 제4 비아 부분들(110V, 120V, 130V, 140V)은 언더 범프 패턴(160) 상에 적층될 수 있다. 예를 들어, 언더 범프 패턴(160)은 그와 전기적으로 연결되는 제1 내지 제4 비아 부분들(110V, 120V, 130V, 140V)과 각각 수직적으로 오버랩될 수 있다. 이에 따라, 제1 내지 제4 배선 부분들(110W, 120W, 130W, 140W)의 배치가 더 자유롭게 설계될 수 있다.
도 6a는 실시예들에 따른 재배선 기판을 설명하기 위한 도면으로, 도 5a의 Ⅰ영역을 확대 도시한 도면에 대응된다.
도 6a를 참조하면, 언더 범프 패턴(160)의 상면(160a)은 돔(dome) 형상의 단면을 가질 수 있다. 언더 범프 패턴(160)의 센터 영역의 상면(160a)은 엣지 영역의 상면(160a)보다 높은 레벨에 배치될 수 있다. 예를 들어, 언더 범프 패턴(160)의 상면(160a)은 위로 볼록할 수 있다. 제1 재배선 패턴(110)의 적어도 일부는 돔 형상의 단면을 가질 수 있다. 예를 들어, 제1 재배선 패턴(110)의 센터 영역의 상면(110a)은 엣지 영역의 상면(110a)보다 높은 레벨에 배치될 수 있다. 제1 재배선 패턴(110)의 상면(110a)은 위로 볼록할 수 있다. 예를 들어, 제2 재배선 패턴(120)의 적어도 일부는 돔 형상의 단면을 가지고, 제2 재배선 패턴(120)의 상면(120a)은 위로 볼록할 수 있다. 제3 재배선 패턴(130)의 적어도 일부는 돔 형상의 단면을 가지고, 제3 재배선 패턴(130)의 상면(130a)은 위로 볼록할 수 있다. 제4 재배선 패턴(140)의 적어도 일부는 돔 형상의 단면을 가지고, 제4 재배선 패턴(140)의 상면(140a)은 위로 볼록할 수 있다. 본딩 패드(150)의 상면은 평평할 수 있다. 다른 예로, 본딩 패드(150)의 상면은 위로 볼록할 수 있다.
도 6b는 실시예들에 따른 재배선 기판을 설명하기 위한 도면으로, 도 5a의 Ⅰ영역을 확대 도시한 도면에 대응된다.
도 6b를 참조하면, 언더 범프 패턴(160)의 상면(160a)은 옴폭한(dimple) 형상의 단면을 가질 수 있다. 언더 범프 패턴(160)의 센터 영역의 상면(160a)은 엣지 영역의 상면(160a)보다 낮은 레벨에 배치될 수 있다. 예를 들어, 언더 범프 패턴(160)의 상면(160a)은 아래로 볼록(concave up)할 수 있다. 제1 재배선 패턴(110)의 적어도 일부는 옴폭한 형상의 단면을 가질 수 있다. 예를 들어, 제1 재배선 패턴(110)의 상면(110a)은 아래로 볼록할 수 있다. 예를 들어, 제1 재배선 패턴(110)의 센터 영역의 상면(110a)은 엣지 영역의 상면(110a)보다 낮은 레벨에 배치될 수 있다. 제2 재배선 패턴(120)의 적어도 일부는 옴폭한 형상의 단면을 가지고, 제2 재배선 패턴(120)의 상면(120a)은 아래로 볼록할 수 있다. 제3 재배선 패턴(130)의 적어도 일부는 옴폭한 형상의 단면을 가지고, 제3 재배선 패턴(130)의 상면(130a)은 아래로 볼록할 수 있다. 제4 재배선 패턴(140)의 적어도 일부는 옴폭한 형상의 단면을 가지고, 제4 재배선 패턴(140)의 상면(140a)은 아래로 볼록할 수 있다. 본딩 패드(150)의 상면은 평평할 수 있다. 다른 예로, 본딩 패드(150)의 상면은 아래로 볼록할 수 있다.
도 7은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 7을 참조하면, 반도체 패키지(12)는 재배선 기판(100'), 반도체칩(200), 몰딩막(400) 및 솔더 패턴(500)을 포함할 수 있다. 솔더 패턴(500), 반도체칩(200), 및 몰딩막(400)은 앞서 예들에서 설명한 바와 동일 또는 유사할 수 있다. 다만, 반도체 패키지(12)는 본딩 범프들(250)을 포함하지 않을 수 있다.
재배선 기판(100')은 제1 내지 제5 절연층들(101, 102, 103, 104, 105), 제1 내지 제4 재배선 패턴들(110, 120, 130, 140), 및 제1 내지 제4 씨드 패턴들(115, 125, 135, 145)를 포함할 수 있다. 다만, 재배선 기판(100')은 본딩 패드(도 1b의 150) 및 패드 씨드 패턴(도 1b의 155)를 포함하지 않고, 반도체칩(200)은 재배선 기판(100')의 제1 면(100a)과 직접 물리적으로 접촉할 수 있다. 예를 들어, 제5 절연층(105)은 반도체칩(200)의 하면과 직접 물리적으로 접촉할 수 있다.
제4 재배선 패턴(140)은 본딩 범프 없이 반도체칩(200)의 칩 패드(205)와 전기적으로 연결될 수 있다. 예를 들어, 제4 씨드 패턴(145)이 제4 재배선 패턴(140) 및 칩 패드(205) 사이에 개재되어, 제4 재배선 패턴(140) 및 칩 패드(205)과 직접 접촉할 수 있다.
앞서 설명한 바와 달리 제1 내지 제4 비아 부분들(110V, 120V, 130V, 140V)은 대응되는 제1 내지 제4 배선 부분들(110W, 120W, 130W, 140W) 상에 각각 제공될 수 있다. 제1 비아 부분(110V)의 상면은 제2 재배선 패턴(120) 내에 제공될 수 있다. 제1 비아 부분(110V)의 상부의 형상은 도 1c의 제1 볼록부(111)와 상하 대칭 관계에 있을 수 있다. 예를 들어, 제1 비아 부분(110V)의 상면은 위로 볼록한 형상을 가질 수 있다. 제1 씨드 패턴(115)은 제1 비아 부분(110V)과 제2 재배선 패턴(120) 사이에 제공되고, 제1 비아 부분(110V)의 측벽 및 제1 배선 부분(110W)의 상면 상으로 연장될 수 있다. 제1 배선 부분(110W)의 상면 상의 제1 씨드 패턴(115)의 제1 씨드 두께는 제1 씨드 패턴(115)의 제2 씨드 두께보다 클 수 있다. 제2 씨드 두께는 제2 재배선 패턴(120) 내에 및 제1 비아 부분(110V)의 엣지 영역의 상면 상의 부분에서 측정될 수 있다. 예를 들어, 제2 씨드 두께는 제1 씨드 두께의 30% 내지 80%일 수 있다. 솔더 패턴(500)은 제1 재배선 패턴(110)의 제1 배선 부분(110W)의 하면 상에 부착될 수 있다. 제1 배선 부분(110W)은 솔더 패드로 기능할 수 있다.
제2 비아 부분(120V)의 상면은 제3 재배선 패턴(130) 내에 제공되고, 위로 볼록한 형상을 가질 수 있다. 제2 씨드 패턴(125)은 제2 비아 부분(120V)과 제3 재배선 패턴(130) 사이에 제공되고, 제2 비아 부분(120V)의 측벽 및 제2 배선 부분(120W)의 상면 상으로 연장될 수 있다. 제2 배선 부분(120W)의 상면 상의 제2 씨드 패턴(125)의 제3 씨드 두께는 제3 재배선 패턴(130) 내 및 제2 비아 부분(120V)의 엣지 영역의 상면 상의 제2 씨드 패턴(125)의 제4 씨드 두께보다 클 수 있다. 제4 씨드 두께는 제3 씨드 두께의 30% 내지 80%일 수 있다.
제3 비아 부분(130V)의 상면은 제4 재배선 패턴(140) 내에 제공되고, 위로 볼록한 형상을 가질 수 있다. 제3 씨드 패턴(135)은 제3 비아 부분(130V)과 제4 재배선 패턴(140) 사이에 제공되고, 제3 비아 부분(130V)의 측벽 및 제3 배선 부분(130W)의 상면 상으로 연장될 수 있다. 제3 배선 부분(130W)의 상면 상의 제3 씨드 패턴(135)의 제5 씨드 두께는 제4 재배선 패턴(140) 내에 및 제3 비아 부분(130V)의 엣지 영역의 상면 상의 제3 씨드 패턴(135)의 제6 씨드 두께보다 클 수 있다. 제6 씨드 두께는 제5 씨드 두께의 30% 내지 80%일 수 있다.
실시예들에 있어서, 재배선 기판(100, 100')의 실시예들은 서로 조합될 수 있다. 예를 들어, 도 1a 내지 도 1c, 도 1e, 및 도 1f의 예, 도 2a의 예, 도 2b의 예, 도 3a의 예, 도 3b의 예, 도 4a의 예, 도 4b의 예, 도 5a 및 도 5b의 예, 도 6a의 예, 도 6b의 예, 및 도 7의 예는 서로 조합될 수 있다.
이하, 실시예들에 따른 반도체 패키지의 제조 방법을 설명한다.
도 8a 내지 도 8e, 도 8g, 및 도 8i 내지 도 8t는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 8f는 도 8e의 Ⅴ영역을 확대 도시하였다. 도 8h는 도 8g의 Ⅴ영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8a를 참조하면, 언더 범프 씨드층(165Z), 제1 레지스트 패턴(191), 및 언더 범프 패턴(160)이 캐리어 기판(900) 상에 형성될 수 있다. 먼저, 캐리어 기판(900) 및 이형층(990)이 준비될 수 있다. 이형층(990)은 캐리어 기판(900) 상에 부착될 수 있다. 언더 범프 씨드층(165Z)이 캐리어 기판(900) 상에 형성되어, 이형층(990)을 덮을 수 있다. 언더 범프 씨드층(165Z)은 증착 공정에 의해 형성될 수 있다.
제1 레지스트 패턴(191)은 언더 범프 씨드층(165Z)의 상면 상에 형성될 수 있다. 제1 가이드 오프닝(191X)이 제1 레지스트 패턴(191) 내에 형성되어, 언더 범프 씨드층(165Z)을 노출시킬 수 있다. 제1 레지스트 패턴(191)의 형성 공정 및 제1 가이드 오프닝(191X)의 형성 공정에서 별도의 경화 공정이 수행되지 않을 수 있다. 따라서, 제1 가이드 오프닝(191X)의 측벽은 바닥면에 대해 실질적으로 수직할 수 있다. 제1 레지스트 패턴(191)은 포토 레지스트 물질을 포함할 수 있다.
언더 범프 패턴(160)이 제1 가이드 오프닝(191X) 내에 형성되어, 언더 범프 씨드층(165Z)을 덮을 수 있다. 제1 가이드 오프닝(191X)은 언더 범프 씨드층(165Z)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 언더 범프 패턴(160)이 제1 레지스트 패턴(191)의 상면 상으로 연장되기 이전에 전기 도금 공정이 종료될 수 있다. 이에 따라, 언더 범프 패턴(160)의 형성 과정에서, 별도의 평탄화 공정이 필요하지 않을 수 있다. 제1 가이드 오프닝(191X)의 측벽은 바닥면에 대해 실질적으로 수직하므로, 언더 범프 패턴(160)의 측벽은 바닥면에 대해 실질적으로 수직할 수 있다.
도 8b를 참조하면, 제1 레지스트 패턴(191)이 제거되어, 언더 범프 씨드층(165Z)의 제1 부분의 상면 및 언더 범프 패턴(160)의 측벽이 노출될 수 있다. 제1 레지스트 패턴(191)의 제거는 스트립(strip) 공정에 의해 진행될 수 있다.
도 8b 및 도 8c를 차례로 참조하면, 언더 범프 씨드층(165Z)을 패터닝하여, 언더 범프 씨드 패턴(165)을 형성할 수 있다. 언더 범프 씨드층(165Z)을 패터닝하는 것은 노출된 언더 범프 씨드층(165Z)의 제1 부분을 식각하는 것을 포함할 수 있다. 이에 따라, 언더 범프 씨드층(165Z)의 제1 부분이 제거되고, 이형층(990)의 상면이 노출될 수 있다. 상기 식각 공정에서 언더 범프 패턴(160)은 언더 범프 씨드층(165Z)에 대해 식각 선택성을 가질 수 있다. 언더 범프 씨드층(165Z)의 제2 부분은 언더 범프 패턴(160)의 하면 상에 제공될 수 있다. 이에 따라, 언더 범프 씨드층(165Z)의 제2 부분은 상기 식각 공정에 의해 제거되지 않을 수 있다. 상기 식각 공정 후, 남아 있는 언더 범프 씨드층(165Z)의 제2 부분은 언더 범프 씨드 패턴(165)을 형성할 수 있다.
도 8d를 참조하면, 제1 절연층(101)이 이형층(990) 및 언더 범프 패턴(160) 상에 형성되어, 언더 범프 패턴(160)의 상면(160a)과 측벽을 덮을 수 있다. 제1 절연층(101)의 형성은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다.
제1 절연층(101)이 패터닝되어, 제1 오프닝(101X)이 제1 절연층(101) 내에 형성될 수 있다. 제1 절연층(101)의 패터닝은 노광 공정 및 현상 공정에 의해 진행될 수 있다. 제1 오프닝(101X)은 언더 범프 패턴(160)의 상면(160a)의 적어도 일부를 노출시킬 수 있다. 제1 찌꺼기(Scum)(101S)가 노출된 언더 범프 패턴(160)의 상면(160a) 상에 남아 있을 수 있다. 상기 제1 찌꺼기(101S)는 제1 절연층(101)의 잔여물 또는 공정 잔여물을 포함할 수 있다. 일 예로, 상기 제1 찌꺼기(101S)는 감광성 폴리머를 포함할 수 있다.
도 8e 및 도 8f를 참조하면, 언더 범프 패턴(160)의 노출된 상면(160a) 상에 식각 공정이 수행되어, 리세스 부분(160R)을 형성할 수 있다. 상기 식각 공정은 예를 들어, 습식 식각 공정을 포함할 수 있다. 이 때, 제1 절연층(101)은 언더 범프 패턴(160)에 대해 식각 선택성을 가질 수 있다. 상기 습식 식각 공정 동안, 제1 찌꺼기(101S)가 제거될 수 있다. 이에 따라, 식각 공정 종료 후, 제1 찌꺼기(101S)는 남아 있지 않을 수 있다.
리세스 부분(160R)은 언더 범프 패턴(160)의 상면(160a) 상에 형성될 수 있다. 리세스 부분(160R)은 제1 오프닝(101X)과 연결될 수 있다. 리세스 부분(160R)의 센터 영역의 바닥면은 엣지 영역의 바닥면보다 낮은 레벨에 배치될 수 있다. 예를 들어, 리세스 부분(160R)의 바닥면은 아래로 볼록한 형상을 가질 수 있다. 도 8f와 같이 리세스 부분(160R)은 언더컷(160U)을 가질 수 있다, 예를 들어, 언더컷(160U)은 리세스 부분(160R)으로부터 옆으로 돌출될 수 있다. 리세스 부분(160R)의 형상은 도시된 바에 제약되지 않고 다양하게 변형될 수 있다. 예를 들어, 언더컷(160U)은 형성되지 않을 수 있다.
도 8g 및 도 8h를 참조하면, 제1 씨드층(115Z), 제2 레지스트 패턴(192), 및 제1 재배선 패턴(110)이 형성될 수 있다. 먼저, 제1 씨드층(115Z)이 언더 범프 패턴(160)의 상면(160a), 언더 범프 패턴(160)의 리세스 부분(160R)의 내면, 제1 오프닝(101X)의 내측벽, 및 제1 절연층(101)의 상면 상에 형성될 수 있다. 제1 씨드층(115Z)은 증착 공정에 의해 형성될 수 있다. 제1 씨드층(115Z)은 제1 하부(1151), 제2 하부(1152), 및 상부(1155)를 포함할 수 있다 제1 하부(1151), 제2 하부(1152), 및 상부(1155)는 도 1c의 제1 씨드 패턴(115)의 예에서 설명한 바와 동일할 수 있다. 언더컷(160U)의 내측벽 상의 제1 씨드층(115Z)은 제1 씨드층(115Z)의 제1 하부(1151)에 해당할 수 있다. 제1 절연층(101) 상의 제1 씨드층(115Z)은 제1 씨드층(115Z)의 상부(1155)에 해당할 수 있다.
언더컷(160U)의 내측벽 상의 제1 씨드층(115Z)의 제2 두께(T12)는 제1 절연층(101) 상의 제1 씨드층(115Z)의 제1 두께(T11) 보다 작을 수 있다. 예를 들어 제2 두께(T12)는 제1 두께(T11)의 30% 내지 80%일 수 있다.
도 8d의 제1 찌꺼기(101S)가 언더 범프 패턴(160) 상에 남아 있는 경우, 언더 범프 패턴(160) 및 제1 씨드층(115Z) 사이의 저항이 증가될 수 있다. 실시예들에 따르면, 제1 찌꺼기(101S)가 도 8e 및 도 8f의 예에서 설명한 리세스 부분(160R)의 형성 공정 동안 제거되므로, 언더 범프 패턴(160) 및 제1 씨드층(115Z) 사이의 전기적 특성이 개선될 수 있다. 더불어, 제1 씨드층(115Z)은 언더 범프 패턴(160)에 견고하게 결합될 수 있다.
제2 레지스트 패턴(192)이 제1 씨드층(115Z) 상에 형성될 수 있다. 제2 레지스트 패턴(192)을 형성하는 것은 포토 레지스트 물질을 제1 씨드층(115Z) 상에 도포하는 것을 포함할 수 있다. 제2 레지스트 패턴(192)이 패터닝되어, 제2 가이드 오프닝(192X)을 형성할 수 있다. 제2 레지스트 패턴(192)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 제2 가이드 오프닝(192X)은 제1 오프닝(101X) 및 리세스 부분(160R)과 수직적으로 오버랩될 수 있다. 제2 가이드 오프닝(192X)의 너비는 대응되는 제1 오프닝(101X)의 너비보다 클 수 있다. 제2 가이드 오프닝(192X)은 제1 씨드층(115Z)을 노출시킬 수 있다.
제1 재배선 패턴(110)은 제1 씨드층(115Z)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제1 재배선 패턴(110)이 제1 오프닝(101X) 내에 형성되어, 제1 씨드층(115Z)을 덮을 수 있다. 예를 들어, 제1 재배선 패턴(110)은 제1 오프닝(101X)을 채울 수 있다. 제1 재배선 패턴(110)은 제2 가이드 오프닝(192X)의 하부를 각각 채우되, 제2 레지스트 패턴(192)의 상면 상으로 연장되지 않을 수 있다. 제1 재배선 패턴(110)의 형성 과정에서, 별도의 평탄화 공정이 수행되지 않을 수 있다. 이에 따라, 제1 재배선 패턴(110)의 형성 공정이 단순화될 수 있다. 제1 재배선 패턴(110)은 제1 비아 부분(110V) 및 제1 배선 부분(110W)을 포함할 수 있다.
도 8i를 참조하면, 제2 레지스트 패턴(192)이 제거되어, 제1 씨드층(115Z)의 제1 부분의 상면을 노출시킬 수 있다. 제2 레지스트 패턴(192)의 제거는 스트립 공정에 의해 수행될 수 있다.
도 8i를 참조하면, 제2 레지스트 패턴(192)이 제거되어, 제1 씨드층(115Z)의 제1 부분의 상면을 노출시킬 수 있다. 제2 레지스트 패턴(192)의 제거는 스트립 공정에 의해 수행될 수 있다.
도 8i 및 도 8j를 참조하면, 제1 씨드층(115Z)의 노출된 제1 부분이 제거되어, 제1 씨드 패턴(115)을 형성할 수 있다. 제1 씨드층(115Z)의 제1 부분의 제거는 식각 공정에 의해 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 식각 공정에서 제1 재배선 패턴(110)은 제1 씨드층(115Z)에 대해 식각 선택성을 가질 수 있다. 제1 씨드층(115Z)의 제2 부분은 제1 재배선 패턴(110)의 하면 상에 배치되어, 식각 공정에 노출되지 않을 수 있다. 식각 공정의 종료 후, 제1 씨드층(115Z)의 제2 부분은 제1 씨드 패턴(115)을 형성할 수 있다.
도 8k를 참조하면, 제2 절연층(102)이 제1 절연층(101) 상에 형성되어, 제1 절연층(101) 및 제1 재배선 패턴(110)을 덮을 수 있다. 제2 절연층(102)의 형성은 코팅 공정에 의해 진행될 수 있다.
제2 절연층(102)이 노광 공정 및 현상 공정에 의해 패터닝되어, 제2 오프닝(102X)을 형성될 수 있다. 제2 오프닝(102X)은 제2 절연층(102) 내에 제공되고, 제1 재배선 패턴(110)의 상면(110a)의 일부를 노출시킬 수 있다. 제2 찌꺼기(102S)가 노출된 제1 재배선 패턴(110)의 상면(110a) 상에 남아 있을 수 있다. 상기 제2 찌꺼기(102S)는 제2 절연층(102)의 잔여물 또는 공정 잔여물을 포함할 수 있다. 일 예로, 제2 찌꺼기(102S)는 감광성 폴리머를 포함할 수 있다.
도 8l을 참조하면, 노출된 제1 재배선 패턴(110)의 상면(110a) 상에 식각 공정이 수행되어, 제1 리세스 부분(110R)을 형성할 수 있다. 상기 식각 공정은 예를 들어, 습식 식각 공정을 포함할 수 있다. 상기 식각 공정 동안, 제2 찌꺼기(102S)가 제거될 수 있다.
제1 리세스 부분(110R)은 제1 재배선 패턴(110)의 상면(110a) 상에 형성될 수 있다. 제1 리세스 부분(110R)은 제2 오프닝(102X)과 연결될 수 있다. 제1 리세스 부분(110R)의 센터 영역의 바닥면은 엣지 영역의 바닥면보다 낮은 레벨에 배치될 수 있다. 예를 들어, 제1 리세스 부분(110R)의 바닥면은 아래로 볼록할 수 있다. 제1 리세스 부분(110R)은 제1 언더컷(110U)을 가질 수 있다, 예를 들어, 제1 언더컷(110U)은 제1 리세스 부분(110R)으로부터 옆으로 돌출될 수 있다. 다른 예로, 제1 언더컷(110U)은 형성되지 않을 수 있다.
도 8m를 참조하면, 제2 씨드층(125Z), 제3 레지스트 패턴(193), 및 제2 재배선 패턴(120)이 형성될 수 있다. 먼저, 제2 씨드층(125Z)이 제1 재배선 패턴(110)의 상면, 제1 재배선 패턴(110)의 제2 리세스 부분(120R)의 내면, 제1 오프닝(101X)의 내측벽, 및 제1 절연층(101)의 상면 상에 형성될 수 있다. 제2 씨드층(125Z)은 증착 공정에 의해 형성될 수 있다.
제1 언더컷(110U) 상의 제2 씨드층(125Z)의 제4 두께는 제2 절연층(102) 상의 제2 씨드층(125Z)의 제3 두께보다 작을 수 있다. 예를 들어 제4 두께는 제3 두께의 30% 내지 80%일 수 있다. 제1 언더컷(110U) 상의 제2 씨드층(125Z)은 도 1e의 제2 씨드 패턴(125)의 제2 하부(1252)에 해당할 수 있다. 제1 절연층(101) 상의 제2 씨드층(125Z)은 도 1e의 제2 씨드 패턴(125)의 상부(1255)에 해당할 수 있다. 제1 언더컷(110U) 상의 제2 씨드층(125Z)은 제1 언더컷(110U)의 내측벽을 덮는 제2 씨드층(125Z)의 부분을 의미할 수 있다.
제1 리세스 부분(110R)의 형성 공정에 의해 도 8k의 제2 찌꺼기(102S)는 제1 재배선 패턴(110) 및 제2 씨드층(125Z) 사이에 남아 있지 않을 수 있다. 이에 따라, 제1 재배선 패턴(110) 및 제2 씨드층(125Z) 사이의 전기적 특성이 개선될 수 있다. 제2 씨드층(125Z)은 제1 재배선 패턴(110)에 견고하게 결합될 수 있다.
도 8n를 참조하면, 제3 레지스트 패턴(193)이 제거되어, 제2 씨드층(125Z)의 제1 부분의 상면을 노출시킬 수 있다. 제3 레지스트 패턴(193)의 제거는 스트립 공정에 의해 수행될 수 있다. 제2 씨드층(125Z)의 노출된 제1 부분이 식각 공정에 의해 제거되어, 제2 씨드 패턴(125)을 형성할 수 있다. 제2 씨드층(125Z)의 제2 부분은 제2 재배선 패턴(120)의 하면 상에 배치되어, 상기 식각 공정에 노출되지 않을 수 있다. 식각 공정이 종료된 후, 제2 씨드층(125Z)의 제2 부분은 제2 씨드 패턴(125)을 형성할 수 있다.
도 8o를 참조하면, 제3 절연층(103), 제3 씨드 패턴(135), 및 제3 재배선 패턴(130)이 제2 절연층(102) 상에 형성될 수 있다. 제3 절연층(103), 제3 씨드 패턴(135), 및 제3 재배선 패턴(130)의 형성은 도 8d 내지 도 8j의 제1 절연층(101), 제1 씨드 패턴(115), 및 제1 재배선 패턴(110)의 형성 예에서 설명한 바와 각각 동일한 방법에 의해 수행될 수 있다. 예를 들어, 제3 절연층(103)은 제3 오프닝(103X)을 가져, 제2 재배선 패턴(120)의 상면(120a)을 노출시킬 수 있다. 제3 오프닝(103X)에 노출된 제2 재배선 패턴(120) 상에 식각 공정이 수행되어, 제2 리세스 부분(120R)이 제2 재배선 패턴(120)의 상면(120a) 상에 형성될 수 있다. 제2 리세스 부분(120R)의 바닥면은 아래로 볼록할 수 있다. 제2 리세스 부분(120R)은 제2 언더컷(120U)을 더 가질 수 있다, 제2 언더컷(120U)은 제2 리세스 부분(120R)으로부터 옆으로 돌출될 수 있다.
제3 씨드 패턴(135) 및 제3 재배선 패턴(130)을 형성하는 것은 제3 씨드층(미도시)을 제2 리세스 부분(120R) 및 제3 오프닝(103X) 내에 및 제3 절연층(103)의 상면 상에 형성하는 것, 제3 씨드층을 전극으로 사용한 전기 도금 공정을 수행하는 것, 및 제3 씨드층의 일 부분을 식각하는 것을 포함할 수 있다.
전기 도금 공정에 의해 제3 재배선 패턴(130)이 제3 오프닝(103X) 및 제2 리세스 부분(120R) 내에 형성될 수 있다. 제3 재배선 패턴(130)은 제3 배선 부분(130W) 및 제3 비아 부분(130V)을 포함할 수 있다. 제3 씨드층을 식각하여, 제3 씨드 패턴(135)이 제2 및 제3 재배선 패턴들(120, 130) 사이 및 제3 재배선 패턴(130) 및 제3 절연층(103) 사이에 형성될 수 있다.
도 8p를 참조하면, 제4 절연층(104), 제4 씨드 패턴(145), 및 제4 재배선 패턴(140)이 제3 절연층(103) 상에 형성될 수 있다. 제4 절연층(104), 제4 씨드 패턴(145), 및 제4 재배선 패턴(140)의 형성은 도 8d 내지 도 8j의 제1 절연층(101), 제1 씨드 패턴(115), 및 제1 재배선 패턴(110)의 형성 예에서 설명한 바와 각각 동일한 방법에 의해 수행될 수 있다. 예를 들어, 제4 절연층(104)은 제4 오프닝(104X)을 가져, 제3 재배선 패턴(130)의 상면을 노출시킬 수 있다. 제4 오프닝(104X)에 노출된 제3 재배선 패턴(130) 상에 식각 공정이 수행되어, 제3 리세스 부분(130R)이 제3 재배선 패턴(130)의 상면 상에 형성될 수 있다. 예를 들어, 제3 리세스 부분(130R)의 바닥면은 아래로 볼록할 수 있다. 제3 리세스 부분(130R)은 제3 언더컷(130U)을 더 가질 수 있다, 제3 언더컷(130U)은 제3 리세스 부분(130R)으로부터 옆으로 돌출될 수 있다.
제4 씨드 패턴(145) 및 제4 재배선 패턴(140)을 형성하는 것은 제3 씨드층(미도시)을 제4 오프닝(104X) 및 제3 리세스 부분(130R) 내에 및 제4 절연층(104)의 상면 상에 형성하는 것, 제4 씨드층을 전극으로 사용한 전기 도금 공정을 수행하는 것, 및 제4 씨드층의 일 부분을 식각하는 것을 포함할 수 있다.
상기 전기 도금 공정에 의해 제4 오프닝(104X) 및 제3 리세스 부분(130R) 내에 제4 재배선 패턴(140)이 형성될 수 있다. 제4 재배선 패턴(140)은 제4 배선 부분(140W) 및 제4 비아 부분(140V)을 포함할 수 있다. 제4 씨드층을 식각하여, 제4 씨드 패턴(145)은 제3 재배선 패턴(130)과 제4 재배선 패턴(140) 사이 및 제4 재배선 패턴(140) 및 제4 절연층(104) 사이에 형성될 수 있다.
도 8q를 참조하면, 제5 절연층(105), 패드 씨드 패턴(155), 및 본딩 패드(150)가 제4 절연층(104) 상에 형성될 수 있다. 패드 씨드 패턴(155), 및 본딩 패드(150)의 형성은 도 8d 내지 도 8j의 제1 절연층(101), 제1 씨드 패턴(115), 및 제1 재배선 패턴(110)의 형성 예에서 설명한 바와 각각 동일한 방법에 의해 수행될 수 있다. 예를 들어, 제5 절연층(105)은 제5 오프닝(105X)을 가져, 제4 재배선 패턴(140)의 상면을 노출시킬 수 있다. 제5 오프닝(105X)에 노출된 제4 재배선 패턴(140) 상에 식각 공정이 수행되어, 제4 리세스 부분(140R)이 제4 재배선 패턴(140)의 상면 상에 형성될 수 있다. 예를 들어, 제4 리세스 부분(140R)의 바닥면은 아래로 볼록할 수 있다. 제4 리세스 부분(140R)은 제4 언더컷(140U)을 더 가질 수 있다, 제4 언더컷(140U)은 제4 리세스 부분(140R)으로부터 옆으로 돌출될 수 있다.
패드 씨드 패턴(155) 및 본딩 패드(150)를 형성하는 것은 제3 씨드층(미도시)을 제5 오프닝(105X) 및 제4 리세스 부분(140R) 내에 및 제5 절연층(105)의 상면 상에 형성하는 것, 패드 씨드층을 전극으로 사용한 전기 도금 공정을 수행하는 것, 및 패드 씨드층의 일 부분을 식각하는 것을 포함할 수 있다.
전기 도금 공정에 의해 본딩 패드(150)가 제5 오프닝(105X) 및 제4 리세스 부분(140R) 내에 형성될 수 있다. 패드 씨드 패턴(155)은 제4 재배선 패턴(140)과 본딩 패드(150) 사이 및 본딩 패드(150) 및 제5 절연층(105) 사이에 형성될 수 있다. 지금까지 설명한 예들에 의해 재배선 기판(100)의 제조가 완성될 수 있다.
도 8r를 참조하면, 칩 패드(205)를 갖는 반도체칩(200)이 준비될 수 있다. 칩 패드(205)가 본딩 패드(150)와 정렬되도록, 반도체칩(200)이 제5 절연층(105) 상에 배치될 수 있다. 본딩 범프(250)가 반도체칩(200) 및 재배선 기판(100) 사이에 형성될 수 있다. 본딩 범프(250)는 칩 패드(205) 및 본딩 패드(150)와 접속할 수 있다.
몰딩막(400)이 제5 절연층(105) 상에 형성되어, 반도체칩(200)을 밀봉할 수 있다. 몰딩막(400)은 제5 절연층(105)과 반도체칩(200) 사이의 갭 영역으로 더 연장되어, 본딩 범프(250)를 밀봉할 수 있다.
도 8s를 참조하면, 이형층(990) 및 캐리어 기판(900)이 제1 절연층(101)으로부터 제거되어, 제1 절연층(101)의 하면(101b) 및 언더 범프 씨드 패턴(165)의 하면이 노출될 수 있다. 이형층(990) 및 캐리어 기판(900)의 제거는 물리적인 방법에 의해 수행될 수 있다.
도 8s 및 도 8t를 차례로 참조하면, 언더 범프 씨드 패턴(165)이 제거되어, 언더 범프 패턴(160)의 하면(160b)이 노출될 수 있다. 언더 범프 씨드 패턴(165)의 제거는 식각 공정에 의해 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 식각 공정의 종료 이후, 언더 범프 패턴(160) 및 제1 절연층(101)은 남아 있을 수 있다. 언더 범프 씨드 패턴(165)이 제거되므로, 언더 범프 패턴(160)의 하면(160b)은 제1 절연층(101)의 하면(101b) 보다 더 높은 레벨에 배치될 수 있다.
도 1a 및 도 1b를 다시 참조하면, 솔더 패턴(500)이 언더 범프 패턴(160)의 노출된 하면(160b) 상에 형성될 수 있다. 솔더 패턴(500)을 형성하는 것은 솔더볼 부착(attaching) 공정을 수행하는 것을 포함할 수 있다.
솔더 패턴(500) 및 언더 범프 씨드 패턴(도 8s에서 165) 사이의 결합력은 비교적 약할 수 있다. 예를 들어, 솔더 패턴(500) 및 언더 범프 씨드 패턴(165) 사이의 결합력은 솔더 패턴(500) 및 언더 범프 패턴(160) 사이의 결합력보다 약할 수 있다. 실시예들에 따르면, 언더 범프 씨드 패턴(165)이 제거된 후, 솔더 패턴(500)이 언더 범프 패턴(160) 상에 형성되므로, 솔더 패턴(500)이 언더 범프 패턴(160)과 직접 접촉할 수 있다. 따라서, 솔더 패턴(500)이 언더 범프 패턴(160)에 견고하게 결합될 수 있다. 지금까지 설명한 제조예에 의해 반도체 패키지(10)가 완성될 수 있다.
지금까지 설명의 간소화를 위해 단수의 반도체 패키지(10)의 제조에 대하여 도시 및 설명하였으나, 본 발명의 반도체 패키지(10) 제조 방법이 칩 레벨의 제조에 한정되는 것은 아니다. 예를 들어, 반도체 패키지(10)는 칩 레벨, 패널 레벨 또는 웨이퍼 레벨로 제조될 수 있다.
이하, 도 9의 예, 도 10a 및 도 10b의 예, 및 도 11의 예의 설명에 있어서, 간소화를 위해 본딩 패드(150)의 제1 내지 제3 도전층들(1501 1502, 1503)을 별도로 구분하여 도시하지 않는다,
도 9는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 9를 참조하면, 반도체 패키지(13)는 패키지 기판(800), 재배선 기판(100), 솔더 패턴(500), 제1 반도체칩(210), 칩 스택(2000), 본딩 범프(250), 및 몰딩막(400)을 포함할 수 있다. 재배선 기판(100), 솔더 패턴(500), 및 몰딩막(400)은 도 1a 내지 도 1c, 도 1e, 및 도 1f의 예에서 설명한 바와 실질적으로 동일할 수 있다. 본딩 범프(250)는 제1 본딩 범프(251) 및 제2 본딩 범프(252)을 포함할 수 있다.
패키지 기판(800)은 인쇄회로기판을 포함할 수 있다. 패키지 기판(800)은 금속 배선(820) 및 금속 패드(810)를 포함할 수 있다. 금속 배선(820)은 패키지 기판(800) 내에 제공될 수 있다. 패키지 기판(800)과 접속한다는 것은 금속 배선(820)과 접속하는 것을 의미할 수 있다. 금속 패드(810)는 패키지 기판(800)의 상면 상에 제공되어, 금속 배선(820)과 전기적으로 연결될 수 있다. 외부 접속 단자(850)가 패키지 기판(800)의 하면 상에 제공되어, 금속 배선(820)과 접속할 수 있다. 외부의 전기적 신호들은 외부 접속 단자(850)를 통해 금속 배선(820)으로 전달될 수 있다. 솔더볼이 외부 접속 단자(850)로 사용될 수 있다. 외부 접속 단자(850)는 솔더 물질과 같은 금속을 포함할 수 있다.
재배선 기판(100)이 패키지 기판(800) 상에 배치될 수 있다. 재배선 기판(100)은 인터포저 기판의 역할을 할 수 있다. 솔더 패턴(500)은 패키지 기판(800)의 금속 패드(810)와 정렬되고, 금속 패드(810)와 접속할 수 있다. 재배선 기판(100)은 솔더 패턴(500)을 통해 패키지 기판(800)과 전기적으로 연결될 수 있다.
제1 반도체칩(210)이 재배선 기판(100)의 상면 상에 실장될 수 있다. 제1 본딩 범프(251)가 제1 반도체칩(210)의 칩 패드(215) 및 본딩 패드(150) 사이에 제공될 수 있다. 제1 반도체칩(210)은 도 1a 및 도 1b의 반도체칩(200)과 실질적으로 동일할 수 있고, 제1 본딩 범프(251)의 배치 관계, 기능, 및 물질은 도 1a 및 도 1b의 본딩 범프(250)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 복수의 제1 본딩 범프들(251)의 피치는 복수의 외부 접속 단자들(850)의 피치보다 작을 수 있다.
칩 스택(2000)이 재배선 기판(100)의 상면 상에 실장될 수 있다. 칩 스택(2000)은 제1 반도체칩(210)과 옆으로 이격 배치될 수 있다. 칩 스택(2000)은 적층된 복수의 제2 반도체칩들(220)을 포함할 수 있다. 제2 반도체칩들(220) 각각은 도 1a 및 도 1b의 반도체칩(200)과 동일 또는 유사할 수 있다. 다만, 제2 반도체칩들(220)은 제1 반도체칩(210)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제1 반도체칩(210)은 로직칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 어느 하나이고, 제2 반도체칩들(220) 각각은 로직칩, 메모리칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 다른 하나일 수 있다. 메모리칩은 고대역 메모리(High Bandwidth Memory, HBM) 칩을 포함할 수 있다. 예를 들어, 최하부 제2 반도체칩(220)은 로직칩이고, 나머지 제2 반도체칩들(220)은 고대역 메모리칩들일 수 있다. 다만, 최하부 제2 반도체칩(220)은 제1 반도체칩(210)과 다른 종류의 로직칩일 수 있다. 일 예로, 최하부 제2 반도체칩(220)은 컨트롤러 칩이고, 제1 반도체칩(210)은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다.
제2 반도체칩들(220) 각각은 하부 패드(225), 관통 전극(227), 및 상부 패드(226)을 포함할 수 있다. 하부 패드(225) 및 상부 패드(226)는 제2 반도체칩(220)의 하면 및 상면 상에 각각 제공될 수 있다. 하부 패드(225) 및 상부 패드(226) 중 적어도 하나는 제2 반도체칩(220)의 집적 회로와 전기적으로 연결될 수 있다. 관통 전극(227)은 제2 반도체칩(220) 내에 배치되고, 하부 패드(225) 및 상부 패드(226)와 접속할 수 있다. 최상부 제2 반도체칩(220)은 하부 패드(225)를 포함하되, 관통 전극(227) 및 상부 패드(226)를 포함하지 않을 수 있다. 인터포저 범프(229)가 인접한 두 제2 반도체칩들(220) 사이에 개재되어, 하부 패드(225) 및 상부 패드(226)와 각각 접속할 수 있다. 이에 따라, 복수의 제2 반도체칩들(220)이 서로 전기적으로 연결될 수 있다. 인터포저 범프(229)는 솔더, 필라, 또는 범프를 포함할 수 있다. 인터포저 범프(229)는 금속을 포함할 수 있다.
다른 예로, 인터포저 범프(229)가 생략될 수 있다. 이 경우, 인접한 반도체칩들(220)의 마주보는 하부 패드(225) 및 상부 패드(226)는 서로 직접 본딩될 수 있다.
제2 본딩 범프(252)가 최하부 제2 반도체칩(220) 및 재배선 기판(100) 사이에 개재되어, 최하부 제2 반도체칩(220)의 하부 패드(225) 및 대응되는 본딩 패드(150)와 접속할 수 있다. 이에 따라, 제2 반도체칩들(220)은 재배선 기판(100)을 통해 제1 반도체칩(210) 및 솔더 패턴(500)과 전기적으로 연결될 수 있다. 제2 본딩 범프(252)의 배치 관계, 기능, 및 물질은 도 1a 및 도 1b의 본딩 범프(250)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 복수의 제2 본딩 범프들(252)의 피치는 복수의 외부 접속 단자들(850)의 피치보다 작을 수 있다.
칩 스택(2000)은 복수개로 제공될 수 있다. 칩 스택들(2000)은 서로 옆으로 이격 배치될 수 있다. 제1 반도체칩(210)은 칩 스택들(2000) 사이에 배치될 수 있다. 이에 따라, 제1 반도체칩(210)과 칩 스택들(2000) 사이의 전기적 통로의 길이가 감소할 수 있다.
제1 언더필막(410)이 재배선 기판(100)과 제1 반도체칩(210) 사이의 제1 갭 영역에 제공되어, 제1 본딩 범프들(251)를 밀봉할 수 있다. 제1 언더필막(410)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제2 언더필막들(420)이 재배선 기판(100)과 칩 스택들(2000) 사이의 제2 갭 영역들에 각각 제공되어, 대응되는 제2 본딩 범프들(252)을 밀봉할 수 있다. 제2 언더필막들(420)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 도시된 바와 달리, 제2 언더필막들(420)이 생략되고, 제1 언더필막(410)이 제2 갭 영역들 사이로 더 연장되어, 제1 본딩 범프들(251) 및 제2 본딩 범프들(252)을 밀봉할 수 있다. 제3 언더필막(430)이 인접한 제2 반도체칩들(220) 사이에 제공되어, 인터포저 범프(229)를 밀봉할 수 있다. 제3 언더필막(430)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
몰딩막(400)이 재배선 기판(100) 상에 배치되어, 제1 반도체칩(210)의 측벽 및 제2 반도체칩들(220)의 측벽들을 덮을 수 있다. 몰딩막(400)은 제1 반도체칩(210)의 상면 및 최상부 제2 반도체칩(220)의 상면을 노출시킬 수 있다. 도시된 바와 달리, 몰딩막(400)은 제1 반도체칩(210)의 상면 및 최상부 제2 반도체칩(220)의 상면을 덮을 수 있다. 다른 예로, 제1 언더필막(410) 및 제2 언더필막들(420)이 생략되고, 몰딩막(400)이 제1 갭 영역 및 제2 갭 영역들로 연장될 수 있다.
도전 플레이트(770)가 제1 반도체칩(210)의 상면, 칩 스택(2000)의 상면, 및 몰딩막(400)의 상면 상에 더 배치될 수 있다. 도전 플레이트(770)는 몰딩막(400)의 측벽 상으로 더 연장될 수 있다. 도전 플레이트(770)는 제1 반도체칩(210) 및 칩 스택(2000)을 외부로부터 보호할 수 있다. 예를 들어, 도전 플레이트(770)는 외부의 물리적 충격을 흡수할 수 있다. 도전 플레이트(770)는 열전도율을 높은 물질을 포함하여, 히트 싱크 또는 히트 슬러그로 기능할 수 있다. 예를 들어, 반도체 패키지(13)의 동작 시, 재배선 기판(100), 제1 반도체칩(210), 또는 제2 반도체칩들(220)에서 발생한 열이 도전 플레이트(770)를 통해 빠르게 방출될 수 있다. 도전 플레이트(770)는 전기 전도성을 가져, 전자기파 차폐층으로 기능할 수 있다. 예를 들어, 도전 플레이트(770)는 제1 반도체칩(210) 및 제2 반도체칩들(220)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 도전 플레이트(770)는 재배선 기판(100)을 통해 접지되어, 정전 방전(Electrostatic discharge, ESD)에 의한 제1 반도체칩(210) 또는 제2 반도체칩들(220)의 전기적 손상을 방지할 수 있다.
도시되지 않았으나, 제3 반도체칩이 재배선 기판(100) 상에 더 실장될 수 있다. 도시된 바와 달리, 몰딩막(400)은 생략될 수 있다.
반도체 패키지(13)은 도 7의 예에서 설명한 재배선 기판(100')을 사용하여 제조될 수 있다. 이 경우, 본딩 범프들(250), 제1 언더필막(410), 및 제2 언더필막들(420)은 생략될 수 있다. 재배선 기판(100')과 제1 및 제2 반도체칩들(210, 220) 사이의 배치 관계는 도 7의 재배선 기판(100')과 반도체칩(200) 사이의 배치 관계와 실질적으로 동일할 수 있다.
도 10a는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 10b는 도 10a의 Ⅵ 영역을 확대 도시했다.
도 10a 및 도 10b를 참조하면, 반도체 패키지(14)는 하부 반도체 패키지(20) 및 상부 반도체 패키지(22)를 포함할 수 있다. 하부 반도체 패키지(20)는 재배선 기판(100), 솔더 패턴(500), 본딩 범프(250), 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 몰딩막(400), 및 도전 구조체(310)를 포함할 수 있다. 재배선 기판(100), 솔더 패턴(500), 및 몰딩막(400)은 도 1a 내지 도 1c, 도 1e, 및 도 1f의 예들에서 설명한 바와 실질적으로 동일할 수 있다.
제2 하부 반도체칩(220A)은 제1 하부 반도체칩(210A)과 옆으로 이격될 수 있다. 제2 하부 반도체칩(220A)은 제1 하부 반도체칩(210A)과 다른 종류의 반도체칩(200)일 수 있다. 예를 들어, 제1 하부 반도체칩(210A)은 로직칩, 메모리칩, 또는 전력 관리 칩 중에서 어느 하나를 포함하고, 제2 하부 반도체칩(220A)은 로직칩, 메모리칩, 또는 전력 관리 칩 중에서 다른 하나를 포함할 수 있다. 로직칩은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. 전력 관리 칩은 전력 관리 집적 회로(Power Management Integrated Circuit, PMIC)를 포함할 수 있다. 일 예로, 제1 하부 반도체칩(210A)은 전력 관리 칩이고, 제2 하부 반도체칩(220A)은 ACIS 칩일 수 있다. 제1 하부 반도체칩(210A) 및 제2 하부 반도체칩(220A) 각각은 도 1a 및 도 1b에서 설명한 반도체칩(200)과 유사할 수 있다. 도시된 바와 달리, 제1 하부 반도체칩(210A) 및 제2 하부 반도체칩(220A) 중에서 적어도 하나는 생략될 수 있다. 또 다른 예로, 제3 반도체칩(미도시)이 재배선 기판(100)의 상면 상에 더 실장될 수 있다.
본딩 범프(250)는 제1 본딩 범프들(251A) 및 제2 본딩 범프들(252A)을 포함할 수 있다. 제1 본딩 범프들(251A)은 도 9에서 설명한 제1 본딩 범프들(251)와 유사하고, 제2 본딩 범프들(252A)은 도 9에서 설명한 제2 본딩 범프들(252)와 유사할 수 있다. 제1 하부 반도체칩(210A)의 칩 패드들(215A)은 제1 본딩 범프들(251A)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 제2 하부 반도체칩(220A)의 칩 패드들(225A)은 제2 본딩 범프들(252A)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 이에 따라, 제2 하부 반도체칩(220A)이 재배선 기판(100)을 통해 제1 하부 반도체칩(210A)과 전기적으로 연결될 수 있다.
도전 구조체(310)가 재배선 기판(100)의 상면 상에 배치되어, 대응되는 본딩 패드(150)와 접속할 수 있다. 도전 구조체(310)는 제1 및 제2 하부 반도체칩들(210A, 220A)과 옆으로 이격 배치될 수 있다. 도전 구조체(310)는 평면적 관점에서 재배선 기판(100)의 엣지 영역 상에 제공될 수 있다. 금속 기둥이 재배선 기판(100) 상에 제공되어, 도전 구조체(310)를 형성할 수 있다. 즉, 도전 구조체(310)는 금속 기둥일 수 있다. 도전 구조체(310)는 재배선 기판(100)과 전기적으로 연결될 수 있다. 예를 들어, 도전 구조체(310)는 재배선 기판(100)을 통해 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 또는 솔더 패턴(500)과 전기적으로 연결될 수 있다. 도전 구조체(310)은 구리와 같은 금속을 포함할 수 있다.
몰딩막(400)은 재배선 기판(100)의 상면 상에 배치되어, 제1 및 제2 하부 반도체칩들(210A, 220A)을 덮을 수 있다. 몰딩막(400)은 도전 구조체(310)의 측벽들을 밀봉할 수 있다. 몰딩막(400)의 측벽은 재배선 기판(100)의 측벽과 정렬될 수 있다. 몰딩막(400)은 도전 구조체(310)의 상면(310a)을 노출시킬 수 있다.
하부 반도체 패키지(20)는 상부 재배선층(600)을 더 포함할 수 있다. 상부 재배선층(600)은 몰딩막(400)의 상면 상에 제공될 수 있다. 상부 재배선층(600)은 상부 절연층들(601), 제1 상부 재배선 패턴(610), 제2 상부 재배선 패턴(620), 제1 상부 씨드 패턴(615), 제2 상부 씨드 패턴(625) 본딩 씨드 패턴(655), 및 상부 본딩 패드(650)를 포함할 수 있다. 상부 절연층들(601)은 몰딩막(400) 상에 적층될 수 있다. 상부 절연층들(601)은 감광성 폴리머를 포함할 수 있다.
제1 및 제2 상부 재배선 패턴(610, 620) 각각은 구리와 같은 금속을 포함할 수 있다. 제1 상부 재배선 패턴(610)은 도전 구조체(310)의 상면(310a)과 전기적으로 연결될 수 있다. 제1 상부 재배선 패턴(610)은 최하부의 상부 절연층(601) 내의 비아 부분 및 상기 최하부의 상부 절연층(601) 상의 배선 부분을 포함할 수 있다. 제1 상부 씨드 패턴(615)이 제1 상부 재배선 패턴(610)의 아래에 배치될 수 있다. 제1 상부 씨드 패턴(615)은 도전 구조체(310)의 상면(310a)과 제1 상부 재배선 패턴(610) 사이에 개재될 수 있다. 제1 상부 씨드 패턴(615)은 예를 들어, 구리, 티타늄, 및 이들의 합금과 같은 도전 물질을 포함할 수 있다.
제2 상부 재배선 패턴(620)은 비아 패턴(620V) 및 배선 패턴(620W)을 포함할 수 있다. 비아 패턴(620V)은 대응되는 상부 절연층(601) 내에 제공될 수 있다. 비아 패턴(620V)의 하부는 제6 볼록부(621)를 포함하고, 제6 볼록부(621)는 비아 패턴(620V)의 하부에 해당할 수 있다. 제6 볼록부(621)는 제1 상부 재배선 패턴(610) 내에 제공될 수 있다. 제6 볼록부(621)의 형상은 제1 볼록부(도 1c의 111) 및 제2 볼록부(도 1e의 121)의 예들의 설명과 동일 또는 유사할 수 있다. 비아 패턴(620V)의 센터 영역의 바닥면(620b)은 엣지 영역의 바닥면(620b)보다 낮은 레벨에 배치될 수 있다. 비아 패턴(620V)의 바닥면(620b)은 아래로 볼록할 수 있다. 제6 볼록부(621)는 옆으로 더 돌출될 수 있다.
배선 패턴(620W)은 비아 패턴(620V) 상에 제공되고, 비아 패턴(620V)과 경계면 없이 연결될 수 있다. 배선 패턴(620W)은 상기 대응되는 상부 절연층(601) 상으로 연장될 수 있다. 배선 패턴(620W)은 비아 패턴(620V)보다 큰 너비를 가질 수 있다.
제2 상부 씨드 패턴(625)은 제1 상부 재배선 패턴(610)과 제2 상부 재배선 패턴(620) 사이에 개재될 수 있다. 제2 상부 씨드 패턴(625)의 바닥면(625b)은 제1 상부 재배선 패턴(610) 내에 배치될 수 있다. 예를 들어, 제2 상부 씨드 패턴(625)의 바닥면(625b)은 제1 상부 재배선 패턴(610)의 상면(610a)보다 낮은 레벨에 배치될 수 있다. 제2 상부 씨드 패턴(625)은 예를 들어, 구리, 티타늄, 및 이들의 합금과 같은 도전 물질을 포함할 수 있다.
제2 상부 씨드 패턴(625)의 형상은 앞서 제2 씨드 패턴(도 1e의 125)의 예에서 설명한 바와 동일 또는 유사할 수 있다. 제2 상부 씨드 패턴(625)은 제1 하부, 제2 하부, 및 상부를 포함할 수 있다. 제2 상부 씨드 패턴(625)의 상부는 제1 상부 재배선 패턴(610)의 상면(610a)보다 높은 레벨에 배치될 수 있다. 제2 상부 씨드 패턴(625)의 상부는 비아 패턴(620V)의 측벽과 대응되는 상부 절연층(601) 사이 및 배선 패턴(620W)의 하면과 상기 상부 절연층(601) 사이에 개재될 수 있다. 제2 상부 씨드 패턴(625)의 상부는 배선 패턴(620W)의 하면 상에서 제11 두께(T61)를 가질 수 있다. 제11 두께(T61)는 200Å 내지 3000Å일 수 있다. 제2 상부 씨드 패턴(625)의 제1 하부 및 제2 하부는 제1 상부 재배선 패턴(610)과 제2 상부 재배선 패턴(620) 사이에 개재될 수 있다. 제2 상부 씨드 패턴(625)의 제1 하부는 비아 패턴(620V)의 센터 영역의 바닥면(620b) 상에 배치될 수 있다. 제2 상부 씨드 패턴(625)의 제2 하부는 제1 하부 및 상부 사이에 배치될 수 있다. 제2 상부 씨드 패턴(625)의 제2 하부의 바닥면(625b)은 제1 하부의 바닥면(625b)보다 더 높은 레벨에 배치될 수 있다. 제2 상부 씨드 패턴(625)의 제2 하부는 제10 두께(T62)를 가질 수 있다. 제10 두께(T62)는 제11 두께(T61)보다 작을 수 있다. 예를 들어, 제10 두께(T62)는 제11 두께(T61)의 30% 내지 80%일 수 있다.
상부 본딩 패드(650)는 상부 절연층들(601)의 최상부층 상에 배치되며, 제2 상부 재배선 패턴들(620)과 접속할 수 있다. 상부 본딩 패드(650)는 상부 절연층들(601)의 최상부층 내에 및 상에 배치될 수 있다. 상부 본딩 패드(650)는 제7 볼록부(651)를 포함하고, 제7 볼록부(651)는 제2 상부 재배선 패턴(620) 내에 제공될 수 있다. 제7 볼록부(651)의 형상은 앞서 제5 볼록부(도 1f의 151)의 예에서 설명한 바와 동일 또는 유사할 수 있다. 제7 볼록부(651)의 센터 영역의 바닥면(650b)은 엣지 영역의 바닥면(650b)보다 더 낮은 레벨에 배치될 수 있다. 제7 볼록부(651)의 바닥면(650b)은 아래로 볼록할 수 있다. 제7 볼록부(651)의 바닥면(650b)의 바닥면은 상부 본딩 패드(650)의 바닥면에 해당할 수 있다. 제7 볼록부(651)는 옆으로 더 돌출될 수 있다.
본딩 씨드 패턴(655)은 상부 본딩 패드(650)와 제2 상부 재배선 패턴(620) 사이에 개재될 수 있다. 본딩 씨드 패턴(655)의 바닥면(655b)은 제2 상부 재배선 패턴(620) 내에 배치될 수 있다. 예를 들어, 본딩 씨드 패턴(655)의 바닥면(655b 은 제2 상부 재배선 패턴(620)의 상면(620a)보다 낮은 레벨에 배치될 수 있다. 본딩 씨드 패턴(655)은 예를 들어, 구리, 티타늄, 및 이들의 합금과 같은 도전 물질을 포함할 수 있다.
본딩 씨드 패턴(655)은 상부 절연층들(601)의 최상부층의 상면 및 본딩 씨드 패턴(655) 사이에서 제13 두께(T71)를 가질 수 있다. 제13 두께(T71)는 200Å 내지 3000Å일 수 있다. 제7 볼록부(651)의 엣지 영역 상의 본딩 씨드 패턴(655)은 제12 두께(T72)를 가질 수 있다. 제12 두께(T72)는 제13 두께(T71)보다 작을 수 있다. 예를 들어, 제12 두께(T72)는 제13 두께(T71)의 30% 내지 80%일 수 있다.
상부 본딩 패드(650)는 도 10a와 같이 제1 및 제2 상부 재배선 패턴들(610, 620) 및 도전 구조체(310)를 통해 솔더 패턴(500), 제1 하부 반도체칩(210A), 또는 제2 하부 반도체칩(220A)과 전기적으로 연결될 수 있다. 상부 재배선 패턴들(620)이 제공되므로, 상부 본딩 패드(650)는 도전 구조체(310)와 수직적으로 정렬되지 않을 수 있다.
또 다른 예로, 하부 반도체 패키지(20)는 도 7의 예에서 설명한 재배선 기판(100')을 사용하여 제조될 수 있다. 이 경우, 본딩 범프들(250)는 생략될 수 있다. 더하여, 재배선 기판(100')과 제1 및 제2 하부 반도체칩들(210A, 220A) 사이의 배치 관계는 도 7의 재배선 기판(100')과 반도체칩(200) 사이의 배치 관계와 실질적으로 동일할 수 있다.
상부 반도체 패키지(22)는 하부 반도체 패키지(20) 상에 배치될 수 있다. 예를 들어, 상부 반도체 패키지(22)는 상부 재배선층(600) 상에 배치될 수 있다. 상부 반도체 패키지(22)는 상부 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다. 상부 기판(710)은 인쇄회로기판일 수 있다. 다른 예로, 상부 기판(710)은 재배선층일 수 있다. 예를 들어, 상부 기판(710)은 도 8a 내지 도 8t에서 설명한 재배선 기판(100)의 예와 같이 제조될 수 있다. 제1 연결 패드(701) 및 제2 연결 패드(702)가 상부 기판(710)의 하면 및 상면 상에 각각 배치될 수 있다. 배선(703)이 상부 기판(710) 내에 제공되어, 제1 연결 패드(701) 및 제2 연결 패드(702)와 접속할 수 있다. 배선(703)의 도시는 모식적인 것으로, 배선(703)의 형상 및 배치는 다양하게 변형될 수 있다. 제1 연결 패드(701), 제2 연결 패드(702), 및 배선(703)은 금속과 같은 도전 물질을 포함할 수 있다.
상부 반도체칩(720)이 상부 기판(710) 상에 배치될 수 있다. 상부 반도체칩(720)은 집적 회로(미도시)를 포함할 수 있고, 상기 집적 회로는 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 상부 반도체칩(720)은 제1 및 제2 하부 반도체칩들(210A, 220A)과 다른 종류의 반도체칩(200)일 수 있다. 예를 들어, 상부 반도체칩(720)은 메모리칩일 수 있다. 범프 단자(715)가 상부 기판(710) 및 상부 반도체칩(720) 사이에 개재되어, 제2 연결 패드(702) 및 상부 반도체칩(720)의 칩 패드(725)와 접속할 수 있다. 상부 반도체칩(720)은 범프 단자(715) 및 배선(703)을 통해 제1 연결 패드(701)와 전기적으로 연결될 수 있다. 도시된 바와 달리, 범프 단자(715)가 생략되고, 칩 패드(725)가 제2 연결 패드(702)와 직접 접속할 수 있다.
상부 몰딩막(730)이 상부 기판(710) 상에 제공되어, 상부 반도체칩(720)을 덮을 수 있다. 상부 몰딩막(730)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
상부 반도체 패키지(22)는 열 방출 구조체(790)를 더 포함할 수 있다. 열 방출 구조체(790)는 히트 싱크, 히트 슬러그, 또는 열전달물질(TIM)층을 포함할 수 있다. 열 방출 구조체(790)는 예를 들어, 금속을 포함할 수 있다. 열 방출 구조체(790)는 상부 몰딩막(730)의 상면에 배치될 수 있다. 열 방출 구조체(790)는 상부 몰딩막(730)의 측면 상으로 더 연장될 수 있다.
반도체 패키지(14)는 연결 단자(550)를 더 포함할 수 있다. 연결 단자(550)는 상부 본딩 패드(650) 및 제1 연결 패드(701) 사이에 개재되어, 상부 본딩 패드(650) 및 제1 연결 패드(701)와 접속할 수 있다. 이에 따라, 상부 반도체 패키지(22)가 연결 단자(550)를 통해 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 및 솔더 패턴(500)과 전기적으로 연결될 수 있다. 상부 반도체 패키지(22)의 전기적 연결은 상부 반도체칩(720) 내의 집적 회로와 전기적 연결을 의미할 수 있다. 연결 단자(550)는 솔더, 범프, 또는 이들의 조합을 포함할 수 있다. 연결 단자(550)는 솔더 물질을 포함할 수 있다.
다른 예로, 상부 기판(710)이 생략되고, 연결 단자(550)는 상부 반도체칩(720)의 칩 패드(725)와 직접 접속할 수 있다. 이 경우, 상부 몰딩막(730)은 상부 재배선층(600)의 상면과 직접 접촉할 수 있다. 또 다른 예로, 상부 기판(710) 및 연결 단자(550)가 생략되고, 상부 반도체칩(720)의 칩 패드(725)는 상부 본딩 패드(650)와 직접 접속할 수 있다.
도 11은 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 11을 참조하면, 반도체 패키지(15)는 하부 반도체 패키지(21) 및 상부 반도체 패키지(22)를 포함할 수 있다. 하부 반도체 패키지(21)는 재배선 기판(100), 솔더 패턴(500), 본딩 범프들(250), 연결 범프(255), 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 몰딩막(400), 및 연결 기판(300)을 포함할 수 있다. 재배선 기판(100), 솔더 패턴(500), 본딩 범프들(250), 및 몰딩막(400)은 도 1a 내지 도 1c, 도 1e, 및 도 1f의 예들에서 설명한 바와 동일 또는 유사할 수 있다. 제1 하부 반도체칩(210A) 및 제2 하부 반도체칩(220A)은 도 10a에서 설명한 제1 하부 반도체칩(210A) 및 제2 하부 반도체칩(220A)과 각각 실질적으로 동일할 수 있다. 본딩 범프들(250)은 제1 본딩 범프들(251A) 및 제2 본딩 범프들(252A)을 포함할 수 있다. 제1 본딩 범프들(251A) 및 제2 본딩 범프들(252A)은 도 10a에서 설명한 제1 본딩 범프들(251A) 및 제2 본딩 범프들(252A)과 각각 실질적으로 동일할 수 있다.
반도체 패키지(15)은 제1 언더필 패턴(411) 및 제2 언더필 패턴(412)을 더 포함할 수 있다. 제1 언더필 패턴(411)은 재배선 기판(100)과 제1 하부 반도체칩(210A) 사이의 제1 갭 영역에 제공될 수 있다. 제1 언더필 패턴(411)은 제1 본딩 범프들(251A)을 밀봉할 수 있다. 제2 언더필 패턴(412)이 재배선 기판(100)과 제2 하부 반도체칩(220A) 사이의 제2 갭 영역에 제공되어, 제2 본딩 범프들(252A)을 밀봉할 수 있다.
연결 기판(300)이 재배선 기판(100) 상에 배치될 수 있다. 연결 기판(300)은 그 내부를 관통하는 기판 홀(390)을 가질 수 있다. 일 예로, 인쇄회로기판의 상면 및 하면을 관통하는 기판 홀(390)을 형성하여, 연결 기판(300)이 제조될 수 있다. 평면적 관점에서, 기판 홀(390)은 재배선 기판(100)의 센터 부분과 오버랩될 수 있다. 제1 및 제2 하부 반도체칩들(210A, 220A)은 연결 기판(300)의 기판 홀(390) 내에 배치될 수 있다. 제1 및 제2 하부 반도체칩들(210A, 220A)은 연결 기판(300)의 내측벽과 이격 배치될 수 있다.
연결 기판(300)은 베이스층(320) 및 도전 구조체(310)를 포함할 수 있다. 베이스층(320)은 단일층 또는 다중층들을 포함할 수 있다. 베이스층(320)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층(320)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 도전 구조체(310)는 베이스층(320) 내에 제공될 수 있다. 연결 기판(300)은 제1 패드(311) 및 제2 패드(312)를 더 포함할 수 있다. 제1 패드(311)는 도전 구조체(310)의 하면 상에 배치될 수 있다. 제2 패드(312)는 도전 구조체(310)의 상면 상에 배치될 수 있다. 제2 패드(312)는 도전 구조체(310)를 통해 제1 패드(311)와 전기적으로 연결될 수 있다. 도전 구조체(310), 제1 패드(311), 및 제2 패드(312)는 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
연결 범프(255)가 재배선 기판(100) 및 연결 기판(300) 사이에 배치될 수 있다. 연결 범프(255)는 제1 패드(311) 및 대응되는 본딩 패드(150) 사이에 개재되어, 제1 패드(311) 및 상기 대응되는 본딩 패드(150)와 접속할 수 있다. 도전 구조체(310)는 연결 범프(255)에 의해 재배선 기판(100)과 전기적으로 연결될 수 있다. 연결 범프(255)는 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 연결 범프(255)는 금속 물질을 포함할 수 있다. 제3 언더필 패턴(431)이 재배선 기판(100) 및 연결 기판(300) 사이에서, 연결 범프(255)를 밀봉할 수 있다. 제3 언더필 패턴(431)은 절연성 폴리머를 포함할 수 있다.
몰딩막(400)은 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 및 연결 기판(300) 상에 제공될 수 있다. 몰딩막(400)은 제1 하부 반도체칩(210A)과 제2 하부 반도체칩(220A) 사이, 제1 하부 반도체칩(210A)과 연결 기판(300) 사이, 및 제2 하부 반도체칩(220A)과 연결 기판(300) 사이에 개재될 수 있다. 실시예들에 따르면, 접착성 절연 필름이 연결 기판(300)의 상면, 제1 및 제2 하부 반도체칩들(210A, 220A)의 상면들, 그리고 제1 및 제2 하부 반도체칩들(210A, 220A)의 측벽들 상에 부착되어, 몰딩막(400)을 형성할 수 있다. 예를 들어, 아지노모토 빌드 업 필름(ABF)이 접착성 절연 필름으로 사용될 수 있다. 다른 예로, 몰딩막(400)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 또 다른 예로, 제1 및 제2 언더필 패턴들(411, 412)이 생략되고, 몰딩막(400)이 제1 하부 반도체칩(210A)의 하면 및 제2 하부 반도체칩(220A)의 하면 상으로 더 연장될 수 있다. 제3 언더필 패턴(431)이 생략되는 경우, 몰딩막(400)은 재배선 기판(100)과 연결 기판(300) 사이의 갭으로 더 연장될 수 있다.
하부 반도체 패키지(21)는 상부 재배선층(600)을 더 포함할 수 있다. 상부 재배선층(600)은 몰딩막(400) 및 연결 기판(300) 상에 배치될 수 있다. 상부 재배선층(600)은 상부 절연층들(601), 제1 및 제2 상부 재배선 패턴들(610, 620), 제1 및 제2 상부 씨드 패턴들(615, 625) 본딩 씨드 패턴(655), 및 상부 본딩 패드(650)를 포함할 수 있다. 상부 절연층들(601), 제1 상부 재배선 패턴(610), 제2 상부 재배선 패턴(620), 제1 상부 씨드 패턴(615), 제2 상부 씨드 패턴(625) 본딩 씨드 패턴(655), 및 상부 본딩 패드(650)은 앞서 도 10a 및 도 10b의 예에서 설명한 바와 실질적으로 동일할 수 있디. 다만, 제1 상부 재배선 패턴(610)은 몰딩막(400) 내로 연장될 수 있다. 제1 상부 씨드 패턴(615)은 제1 상부 재배선 패턴(610)과 제2 패드(312) 사이 그리고 제1 상부 재배선 패턴(610)과 몰딩막(400) 사이에 개재될 수 있다.
다른 예로, 하부 반도체 패키지(21)는 도 7의 예에서 설명한 재배선 기판(100')을 사용하여 제조될 수 있다. 이 경우, 본딩 범프들(250), 연결 범프(255), 및 제1 내지 제3 언더필 패턴들(411, 412, 431)은 생략될 수 있다. 재배선 기판(100')과 제1 및 제2 하부 반도체칩들(210A, 220A) 사이의 배치 관계는 도 7의 재배선 기판(100')과 반도체칩(200) 사이의 배치 관계와 실질적으로 동일할 수 있다.
상부 반도체 패키지(22)는 하부 반도체 패키지(21) 상에 배치될 수 있다. 예를 들어, 상부 반도체 패키지(22)는 상부 재배선층(600) 상에 배치될 수 있다. 상부 반도체 패키지(22)는 상부 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다. 상부 반도체 패키지(22) 및 연결 단자(550)는 도 10a 및 도 10b에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 연결 단자(550)는 하부 반도체 패키지(20) 및 상부 반도체 패키지(22) 사이에 개재될 수 있다. 상부 반도체 패키지(22)는 열 방출 구조체(790)를 더 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 서로 대향하는 제1 면 및 제2 면을 갖는 재배선 기판;
    상기 재배선 기판의 상기 제1 면 상에 배치된 반도체칩; 및
    상기 재배선 기판의 상기 제2 면 상에 배치된 솔더 패턴을 포함하고,
    상기 재배선 기판은:
    상기 솔더 패턴과 접속하는 언더 범프 패턴;
    상기 언더 범프 패턴 상에 배치되고, 제1 비아 부분 및 제1 배선 부분을 포함하는 제1 재배선 패턴; 및
    상기 언더 범프 패턴 및 상기 제1 재배선 패턴 사이에 개재되고, 상기 제1 비아 부분의 측벽 및 상기 제1 배선 부분의 하면 상에 배치된 제1 씨드 패턴을 포함하되,
    상기 제1 씨드 패턴의 바닥면은 상기 언더 범프 패턴의 상면보다 낮은 레벨에 배치된 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 씨드 패턴은:
    상기 제1 비아 부분의 상기 측벽 및 상기 제1 배선 부분의 상기 하면 상에 제공된 상부;
    상기 제1 비아 부분의 센터 영역의 바닥면 및 상기 언더 범프 패턴 사이의 제1 하부; 및
    상기 언더 범프 패턴 내에 제공되고, 상기 제1 하부 및 상기 상부 사이의 제2 하부를 포함하고,
    상기 제1 씨드 패턴은 상기 제1 배선 부분의 상기 하면 상에서 제1 두께를 갖고,
    상기 제1 씨드 패턴의 상기 제2 하부는 제2 두께를 갖고,
    상기 제2 두께는 상기 제1 두께보다 작은 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제2 두께는 상기 제1 두께의 30% 내지 80%인 반도체 패키지.
  4. 제 2항에 있어서,
    상기 제1 두께는 200Å 내지 3000 Å인 반도체 패키지.
  5. 제 1항에 있어서,
    상기 언더 범프 패턴의 두께는 상기 제1 배선 부분의 두께보다 더 크고,
    상기 언더 범프 패턴의 하면은 상기 솔더 패턴과 직접 접촉하는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 비아 부분은 상기 언더 범프 패턴 내에 제공된 볼록부를 포함하고, 상기 볼록부의 적어도 일부는 언더 범프 패턴과 직접 접촉하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 언더 범프 패턴의 상기 상면은 위로 볼록한 반도체 패키지.
  8. 제 7항에 있어서,
    상기 재배선 기판은 절연층을 더 포함하되, 상기 절연층은 상기 언더 범프 패턴의 상기 상면과 접촉하는 반도체 패키지.
  9. 제 1항에 있어서,
    상기 제1 비아 부분의 상기 바닥면은 상기 언더 범프 패턴의 상기 하면보다 낮은 레벨에 제공되고, 아래로 볼록한 반도체 패키지.
  10. 제 1항에 있어서,
    상기 재배선 기판은 상기 언더 범프 패턴의 측벽 및 상면을 덮고, 상기 언더 범프 패턴의 하면을 노출시키는 절연층을 더 포함하되,
    상기 언더 범프 패턴의 상기 하면은 상기 절연층의 하면보다 더 높은 레벨에 배치된 반도체 패키지.
  11. 재배선 기판; 및
    상기 재배선 기판의 제1 면 상에 배치된 반도체칩을 포함하고,
    상기 재배선 기판은:
    제1 비아 부분 및 제1 배선 부분을 포함하는 제1 재배선 패턴;
    상기 제1 재배선 패턴 상에 배치되고, 제2 비아 부분 및 제2 배선 부분을 포함하는 제2 재배선 패턴; 및
    상기 제1 및 제2 재배선 패턴들 사이에 개재된 씨드 패턴을 포함하되
    상기 씨드 패턴의 바닥면은 상기 제1 재배선 패턴 내에 배치되고,
    상기 씨드 패턴은:
    상기 제2 비아 부분의 측벽 및 상기 제2 배선 부분의 하면 상에 제공된 상부;
    상기 제2 비아 부분의 센터 영역의 바닥면과 상기 제1 재배선 패턴 사이의 제1 하부; 및
    상기 제1 재배선 패턴 내에 제공되고, 상기 제1 하부 및 상기 상부 사이의 제2 하부를 포함하고,
    상기 씨드 패턴의 상기 제2 하부의 두께는 상기 제2 배선 부분의 하면 상의 상기 씨드 패턴의 두께보다 작은 반도체 패키지.
  12. 제 11항에 있어서,
    상기 제2 하부의 상기 두께는 상기 제2 배선 부분의 상기 하면 상의 상기 씨드 패턴의 상기 두께의 30% 내지 80%인 반도체 패키지.
  13. 제 11항에 있어서,
    상기 재배선 기판의 제2 면 상에 배치된 솔더 패턴을 더 포함하되, 상기 제2 면은 상기 제1 면과 대향되고,
    상기 재배선 기판은:
    상기 솔더 패턴과 접속하는 언더 범프 패턴; 및
    상기 언더 범프 패턴 및 상기 제1 재배선 패턴 사이에 개재되고, 상기 제1 비아 부분의 측벽 및 상기 제1 배선 부분의 하면을 덮는 하부 씨드 패턴을 포함하되,
    상기 하부 씨드 패턴의 바닥면은 상기 언더 범프 패턴의 상면보다 낮은 레벨에 배치된 반도체 패키지.
  14. 제 11항에 있어서,
    상기 제2 비아 부분의 하부는 상기 언더 범프 패턴 내에 제공되고,
    상기 제2 비아 부분의 상기 하부의 적어도 일부는 상기 제1 재배선 패턴과 직접 접촉하는 반도체 패키지.
  15. 제 11항에 있어서,
    상기 제2 비아 부분은 상기 제1 재배선 패턴 내에 배치된 볼록부를 더 포함하고, 상기 볼록부의 센터 영역의 바닥면은 엣지 영역의 바닥면보다 더 낮은 레벨에 배치된 반도체 패키지.
  16. 제 11항에 있어서,
    상기 씨드 패턴의 상기 제1 하부의 바닥면은 상기 씨드 패턴의 상기 제2 하부의 바닥면보다 더 낮은 레벨에 배치된 반도체 패키지.
  17. 제 11항에 있어서,
    상기 제1 재배선 패턴의 상면은 아래로 볼록한 반도체 패키지.
  18. 서로 대향하는 제1 면 및 제2 면을 갖는 재배선 기판;
    상기 재배선 기판의 상기 제1 면 상에 배치된 반도체칩; 및
    상기 재배선 기판의 상기 제2 면 상에 배치된 솔더 패턴을 포함하고,
    상기 재배선 기판은:
    상기 솔더 패턴과 접속하는 언더 범프 패턴;
    상기 언더 범프 패턴 상에 배치되고, 제1 비아 부분 및 제1 배선 부분을 포함하는 제1 재배선 패턴;
    상기 언더 범프 패턴 및 상기 제1 재배선 패턴 사이의 제1 씨드 패턴;
    상기 제1 재배선 패턴 상에 배치되고, 제2 비아 부분 및 제2 배선 부분을 포함하는 제2 재배선 패턴;
    상기 제1 및 제2 재배선 패턴들 사이에 제2 씨드 패턴;
    상기 제2 재배선 패턴 상에 배치되고, 제3 비아 부분 및 제3 배선 부분을 포함하는 제3 재배선 패턴;
    상기 제2 및 제3 재배선 패턴들 사이의 제3 씨드 패턴; 및
    상기 제3 재배선 패턴과 전기적으로 연결되는 본딩 패드를 포함하되
    상기 제1 씨드 패턴의 바닥면은 상기 언더 범프 패턴 내에 배치되고,
    상기 제2 씨드 패턴의 바닥면은 상기 제1 재배선 패턴 내에 배치되고,
    상기 제3 씨드 패턴의 바닥면은 상기 제2 재배선 패턴 내에 배치되고,
    상기 제1 씨드 패턴은:
    상기 제1 비아 부분의 측벽 및 상기 제1 배선 부분의 하면 상의 상부;
    상기 제1 비아 부분의 센터 영역의 바닥면과 상기 언더 범프 패턴 사이의 제1 하부; 및
    상기 언더 범프 패턴 내에 배치되고, 상기 제1 하부 및 상기 상부 사이에 제공되는 제2 하부를 포함하고,
    상기 제2 씨드 패턴은:
    상기 제2 비아 부분의 측벽 및 상기 제2 배선 부분의 하면 상의 상부;
    상기 제2 비아 부분의 센터 영역의 바닥면 및 상기 제1 재배선 패턴 사이의 제1 하부; 및
    상기 제1 재배선 패턴 내에 배치되고, 상기 제2 씨드 패턴의 상기 제1 하부 및 상기 상부 사이에 제공된 제2 하부를 포함하고,
    상기 제3 씨드 패턴은:
    상기 제3 비아 부분의 측벽 및 상기 제3 배선 부분의 하면 상의 상부;
    상기 제3 비아 부분의 센터 영역의 바닥면과 상기 제2 재배선 패턴 사이의 제1 하부; 및
    상기 제2 재배선 패턴 내에 배치되고, 상기 제3 씨드 패턴의 상기 제1 하부 및 상기 상부 사이에 제공된 제2 하부를 포함하고,
    상기 제1 배선 부분의 상기 하면 상의 상기 제1 씨드 패턴의 제1 두께는 상기 제1 씨드 패턴의 상기 제2 하부의 제2 두께보다 크고,
    상기 제2 배선 부분의 상기 하면 상의 상기 제2 씨드 패턴의 제3 두께는 상기 제2 씨드 패턴의 상기 제2 하부의 제4 두께보다 크고,
    상기 제3 배선 부분의 상기 하면 상의 상기 제3 씨드 패턴의 제5 두께는 상기 제3 씨드 패턴의 상기 제2 하부의 제6 두께보다 큰 반도체 패키지.
  19. 제 18항에 있어서,
    상기 제2 두께는 상기 제1 두께의 30% 내지 80%이고,
    상기 제4 두께는 상기 제3 두께의 30% 내지 80%이고,
    상기 제6 두께는 상기 제5 두께의 30% 내지 80%인 반도체 패키지.
  20. 제 18항에 있어서,
    상기 재배선 기판은 상기 언더 범프 패턴의 측벽을 덮고, 상기 언더 범프 패턴의 하면을 노출시키는 절연층을 더 포함하되,
    상기 언더 범프 패턴의 상기 하면은 상기 절연층의 상기 하면보다 더 높은 레벨에 배치되고,
    상기 솔더 패턴은 상기 언더 범프 패턴의 상기 하면과 직접 접촉하는 반도체 패키지.
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