KR20230041860A - 반도체 패키지 - Google Patents

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KR20230041860A
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conductive
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강규호
박종호
배성훈
진정기
최주일
아츠시 후지사키
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Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판의 상면 상에 배치된 반도체칩; 상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체칩과 옆으로 이격된 도전 구조체; 및 상기 제1 재배선 기판 상에 제공되고, 상기 반도체칩의 측벽 및 상기 도전 구조체의 측벽을 덮는 몰딩막을 포함할 수 있다. 상기 도전 구조체는: 제1 측벽을 갖는 제1 도전 구조체; 및 상기 제1 도전 구조체의 상면 상에 제공되고, 제2 측벽을 갖는 제2 도전 구조체를 포함하고, 상기 제1 도전 구조체는 상기 제1 측벽의 하부에 언더컷을 가지고, 상기 제2 도전 구조체는 상기 제2 측벽의 하부 상에 돌출부를 가질 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상, 고집적화, 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 열적 특성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 향상된 효율 및 간소화된 반도체 패키지의 제조 방법을 제공하는 것에 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판의 상면 상에 배치된 반도체칩; 상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체칩과 옆으로 이격된 도전 구조체; 및 상기 제1 재배선 기판 상에 제공되고, 상기 반도체칩의 측벽 및 상기 도전 구조체의 측벽을 덮는 몰딩막을 포함할 수 있다. 상기 도전 구조체는: 제1 측벽을 갖는 제1 도전 구조체; 및 상기 제1 도전 구조체의 상면 상에 제공되고, 제2 측벽을 갖는 제2 도전 구조체를 포함하고, 상기 제1 도전 구조체는 상기 제1 측벽의 하부에 언더컷을 가지고, 상기 제2 도전 구조체는 상기 제2 측벽의 하부 상에 돌출부를 가질 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판의 상면 상에 배치된 반도체칩; 상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체칩과 옆으로 이격된 도전 구조체; 및 상기 반도체 기판 및 상기 도전 구조체 상에 배치되고, 상기 도전 구조체와 접속하는 제2 재배선 기판을 포함할 수 있다. 상기 도전 구조체는: 제1 측벽 및 상기 제1 측벽의 하부에 언더컷을 갖는 제1 도전 구조체; 및 상기 제1 도전 구조체 상에 제공된 제2 도전 구조체를 포함하고, 상기 제1 도전 구조체의 제1 높이는 상기 제2 도전 구조체의 제2 높이 보다 작을 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 절연층, 제1 씨드 패턴, 및 상기 제1 씨드 패턴 상의 제1 재배선 패턴을 포함하는 제1 재배선 기판; 상기 제1 재배선 기판의 하면 상에 배치된 솔더볼; 상기 제1 재배선 기판의 상면 상에 실장된 반도체칩; 상기 제1 재배선 기판 상에 배치되며, 상기 반도체칩과 옆으로 이격된 도전 구조체; 상기 제1 재배선 기판 및 상기 도전 구조체 사이에 개재된 도전 씨드 패턴; 상기 제1 재배선 기판 상에 제공되고, 상기 반도체칩을 덮는 몰딩막, 상기 몰딩막은 상기 도전 구조체의 측벽을 덮되, 상기 도전 구조체의 상면을 노출시키고; 및 상기 몰딩막 상에 배치되고, 상기 도전 구조체와 전기적으로 연결되는 제2 재배선 기판을 포함할 수 있다. 상기 제2 재배선 기판은 제2 절연층, 제2 씨드 패턴, 및 상기 제2 씨드 패턴 상의 제2 재배선 패턴을 포함하고, 상기 제1 절연층은 감광성 폴리머를 포함하고, 상기 제2 절연층은 감광성 폴리머를 포함하고, 상기 도전 구조체들은 서로 전기적으로 분리된 신호 도전 구조체 및 접지/전원 구조체를 포함하고, 상기 신호 도전 구조체 및 상기 접지/전원 구조체 각각은: 제1 측벽들 및 상기 제1 측벽의 하부에 언더컷을 갖는 제1 도전 구조체; 및 상기 제1 도전 구조체의 상면 상의 제2 도전 구조체를 포함하고, 상기 제2 도전 구조체는 제2 측벽 및 상기 제2 측벽의 하부 상에 돌출부를 가질 수 있다.
본 발명에 따르면, 도전 구조체들 각각은 적층된 제1 도전 구조체 및 제2 도전 구조체를 포함할 수 있다. 이에 따라, 도전 구조체들의 높이 및 종횡비에 대한 제약이 감소하고, 제1 재배선 기판 및 제2 재배선 기판 사이의 간격이 보다 자유롭게 조절될 수 있다. 비교적 큰 두께의 반도체칩이 제1 재배선 기판 상에 실장될 수 있다. 반도체 패키지는 향상된 열적 특성 및 향상된 기계적 특성을 나타낼 수 있다.
제1 도전 구조체 및 제2 도전 구조체는 각각 제1 레지스트 패턴 및 제2 레지스트 패턴을 포함할 수 있다. 제2 레지스트 패턴은 제1 레지스트 패턴의 제거를 이용한 리프트 오프 공정에 의해 제거될 수 있다. 이에 따라, 반도체 패키지의 제조 공정 효율이 향상될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 도면이다.
도 1b는 도 1a의 Ⅰ영역을 확대 도시한 도면이다.
도 1c는 도 1b의 Ⅱ영역을 확대 도시한 도면이다.
도 2a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 2b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 3a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 3b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4a 내지 도 4r는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 도면이다. 도 1b는 도 1a의 Ⅰ영역을 확대 도시한 도면이다. 도 1c는 도 1b의 Ⅱ영역을 확대 도시한 도면이다.
도 1a 내지 도 1c를 참조하면, 반도체 패키지(10)은 제1 재배선 기판(100), 솔더볼들(500), 반도체칩(200), 도전 구조체들(300), 몰딩막(400), 및 제2 재배선 기판(600)을 포함할 수 있다. 반도체 패키지(10)는 하부 패키지일 수 있다.
제1 재배선 기판(100)은 제1 절연층(101), 언더 범프 패턴들(120), 제1 재배선 패턴들(130), 제1 씨드 패턴들(135), 제1 씨드 패드들(155), 및 제1 재배선 패드들(150)을 포함할 수 있다. 제1 절연층(101)은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 감광성 절연 물질은 폴리머일 수 있다. 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제1 절연층(101)은 복수로 제공될 수 있다. 제1 절연층들(101)의 적층된 개수는 다양하게 변형될 수 있다. 일 예로, 복수의 제1 절연층들(101)은 서로 동일한 물질을 포함할 수 있다. 인접한 제1 절연층들(101) 사이의 계면은 구분되지 않을 수 있다.
언더 범프 패턴들(120)은 최하부 제1 절연층(101) 내에 제공될 수 있다. 언더 범프 패턴들(120)의 하면들은 최하부 제1 절연층(101)에 덮히지 않을 수 있다. 언더 범프 패턴들(120)은 솔더볼들(500)의 패드들로 기능할 수 있다. 언더 범프 패턴들(120)은 서로 옆으로 이격되며, 서로 전기적으로 절연될 수 있다. 어떤 두 구성 요소들이 옆으로 이격된 것은 수평적으로 이격된 것을 의미할 수 있다. “수평적”은 제1 재배선 기판(100)의 하면에 평행한 것을 의미할 수 있다. 제1 재배선 기판(100)의 하면은 최하부 제1 절연층(101)의 바닥면(101b) 및 언더 범프 패턴들(120)의 하면들을 포함할 수 있다. 언더 범프 패턴들(120)은 구리와 같은 금속 물질을 포함할 수 있다.
제1 재배선 패턴들(130)이 언더 범프 패턴들(120) 상에 제공되며, 언더 범프 패턴들(120)과 전기적으로 연결될 수 있다. 제1 재배선 패턴들(130)은 서로 옆으로 이격 배치되며, 전기적으로 분리될 수 있다. 제1 재배선 패턴들(130)은 구리와 같은 금속을 포함할 수 있다. 제1 재배선 기판(100)과 전기적으로 연결되는 것은 제1 재배선 패턴들(130) 중 어느 하나와 전기적으로 연결되는 것을 포함할 수 있다. 두 구성 요소들이 서로 전기적으로 연결되는 것은 직접적인 연결 또는 다른 구성 요소를 통한 간접적인 연결을 포함할 수 있다.
제1 재배선 패턴들(130) 각각은 제1 비아 부분 및 제1 배선 부분을 포함할 수 있다. 제1 비아 부분은 대응되는 제1 절연층(101) 내에 제공될 수 있다. 제1 배선 부분은 제1 비아 부분 상에 제공되고, 제1 비아 부분과 경계면 없이 연결될 수 있다. 제1 배선 부분의 너비는 제1 비아 부분의 너비보다 더 클 수 있다. 제1 배선 부분은 대응되는 제1 절연층(101)의 상면 상으로 연장될 수 있다. 본 명세서에서 비아는 수직적 연결을 위한 구성일 수 있고, 배선은 수평적 연결을 위한 구성일 수 있다. “수직적”은 제1 재배선 기판(100)의 하면에 수직한 것을 의미할 수 있다.
제1 재배선 패턴들(130)은 적층된 하부 재배선 패턴 및 상부 재배선 패턴들을 포함할 수 있다. 하부 재배선 패턴은 대응되는 언더 범프 패턴(120) 상에 배치될 수 있다. 상부 재배선 패턴은 하부 재배선 패턴 상에 배치되며, 하부 재배선 패턴과 접속할 수 있다. 언더 범프 패턴들(120) 및 제1 재배선 패드들(150) 사이에 적층된 제1 재배선 패턴들(130)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
제1 씨드 패턴들(135)이 제1 재배선 패턴들(130)의 하면들 상에 각각 배치될 수 있다. 예를 들어, 제1 씨드 패턴들(135) 각각은 대응되는 제1 재배선 패턴(130)의 제1 비아 부분의 하면과 측벽 그리고 제1 배선 부분의 하면을 덮을 수 있다. 제1 씨드 패턴들(135) 각각은 대응되는 제1 재배선 패턴(130)의 제1 배선 부분의 측벽 상으로 연장되지 않을 수 있다. 제1 씨드 패턴들(135)은 언더 범프 패턴들(120) 및 제1 재배선 패턴들(130)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 씨드 패턴들(135)은 도전 씨드 물질을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다. 제1 씨드 패턴들(135)은 배리어층들로 기능하여, 제1 재배선 패턴들(130)에 포함된 물질의 확산을 방지할 수 있다.
제1 재배선 패드들(150)은 제1 재배선 패턴들(130) 상에 배치되어, 제1 재배선 패턴들(130)과 접속할 수 있다. 제1 재배선 패드들(150)은 서로 옆으로 이격될 수 있다. 제1 재배선 패드들(150) 각각은 하부 재배선 패턴 및 상부 재배선 패턴을 통해 대응되는 언더 범프 패턴(120)과 접속할 수 있다. 제1 재배선 패턴들(130)이 제공되므로, 적어도 하나의 제1 재배선 패드(150)는 그와 전기적으로 연결되는 언더 범프 패턴(120)과 수직적으로 정렬되지 않을 수 있다. 이에 따라, 제1 재배선 패드들(150)의 배치가 보다 자유롭게 설계될 수 있다.
제1 재배선 패드들(150)이 최상부 제1 절연층(101) 내에 제공되고, 최상부 제1 절연층(101)의 상면 상으로 연장될 수 있다. 제1 재배선 패드들(150) 각각은 도 1b와 같이 바디부(151) 및 본딩부(152)를 포함할 수 있다. 바디부(151)는 구리와 같은 금속을 포함할 수 있다. 바디부(151)의 하부는 최상부 제1 절연층(101) 내에 배치될 수 있다. 바디부(151)의 상부는 최상부 제1 절연층(101)의 상면으로 연장될 수 있다. 본딩부(152)는 바디부(151) 상에 제공될 수 있다. 본딩부(152)의 두께는 바디부(151)의 두께보다 더 작을 수 있다. 본딩부(152)는 바디부(151)와 다른 물질을 포함할 수 있다. 본딩부(152)는 니켈, 금, 및/또는 이들의 합금을 포함할 수 있다. 본딩부(152)는 보호막 또는 접착막으로 기능할 수 있다. 도 1b를 제외한 도면에 있어서, 간소화를 위해 바디부(151) 및 본딩부(152)의 도시를 생략하나, 본 발명이 바디부(151) 및 본딩부(152)를 배제하는 것은 아니다.
제1 씨드 패드들(155)은 제1 재배선 패드들(150)의 하면들 상에 각각 제공될 수 있다. 도 1a와 같이 제1 씨드 패드들(155)은 제1 재배선 패턴들(130) 중 상부 재배선 패턴들과 제1 재배선 패드들(150)의 사이에 각각 제공되며, 최상부 제1 절연층(101)과 제1 재배선 패드들(150) 사이로 연장될 수 있다. 제1 씨드 패드들(155)은 제1 재배선 패드들(150)과 다른 물질을 포함할 수 있다. 제1 씨드 패드들(155)은 예를 들어, 도전 씨드 물질을 포함할 수 있다.
솔더볼들(500)이 제1 재배선 기판(100)의 하면 상에 배치될 수 있다. 예를 들어, 솔더볼들(500)이 언더 범프 패턴들(120)의 하면들 상에 각각 배치되어, 언더 범프 패턴들(120)과 각각 접속할 수 있다. 솔더볼들(500)은 언더 범프 패턴들(120)을 통해 제1 재배선 패턴들(130)과 전기적으로 연결될 수 있다. 솔더볼들(500)은 서로 전기적으로 분리될 수 있다. 솔더볼들(500)은 솔더 물질을 포함할 수 있다. 솔더 물질은 예를 들어, 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다. 솔더볼들(500)은 신호 솔더볼, 접지 솔더볼, 및 전원 솔더볼을 포함할 수 있다.
반도체칩(200)이 제1 재배선 기판(100)의 상면 상에 실장될 수 있다. 반도체칩(200)은 평면적 관점에서 제1 재배선 기판(100))의 센터 영역 상에 배치될 수 있다. 반도체칩(200)은 로직칩, 버퍼칩, 및 메모리칩 중에서 어느 하나일 수 있다. 일 예로, 반도체칩(200)은 로직칩일 수 있다. 반도체칩(200)은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 예로, 반도체칩(200)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
반도체칩(200)은 서로 대향하는 상면 및 하면을 가질 수 있다. 반도체칩(200)의 하면은 제1 재배선 기판(100)을 향하고, 활성면일 수 있다. 반도체칩(200)의 상면은 비활성면일 수 있다. 예를 들어, 반도체칩(200)은 반도체 기판, 집적 회로들(미도시), 및 칩 패드들(230)을 포함할 수 있다. 반도체 기판은 실리콘, 게르마늄, 및/또는 실리콘-게르마늄을 포함할 수 있다. 반도체 기판은 실리콘 웨이퍼일 수 있다. 집적 회로들은 반도체칩(200)의 하면에 인접할 수 있다. 칩 패드들(230)은 집적 회로들과 접속할 수 있다. 어떤 구성 요소가 반도체칩(200)과 전기적으로 연결된다는 것은 반도체칩(200)의 칩 패드들(230)을 통해 반도체칩(200)의 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다.
반도체 패키지(10)는 범프들(250)을 더 포함할 수 있다. 범프들(250)이 제1 재배선 기판(100) 및 반도체칩(200) 사이에 개재될 수 있다. 예를 들어, 범프들(250)은 대응되는 제1 재배선 패드들(150) 및 칩 패드들(230) 사이에 제공되어, 상기 제1 재배선 패드들(150) 및 칩 패드들(230)과 접속할 수 있다. 이에 따라, 반도체칩(200)이 범프들(250)을 통해 제1 재배선 기판(100)과 접속할 수 있다. 범프들(250)은 솔더볼들을 포함할 수 있다. 범프들(250)은 솔더 물질을 포함할 수 있다. 범프들(250)은 필라 패턴들을 더 포함할 수 있고, 필라 패턴은 구리와 같은 금속을 포함할 수 있다.
반도체 패키지(10)는 언더필막(410)을 더 포함할 수 있다. 언더필막(410)이 제1 재배선 기판(100) 및 반도체칩(200) 사이의 갭 영역에 제공되어, 범프들(250)의 측벽들을 덮을 수 있다. 언더필막(410)은 에폭시 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
도전 구조체들(300)이 제1 재배선 기판(100)의 상면 상에 배치될 수 있다. 도전 구조체들(300)은 평면적 관점에서 제1 재배선 기판(100)의 엣지 영역 상에 배치될 수 있다. 제1 재배선 기판(100)의 엣지 영역은 평면적 관점에서 센터 영역 및 제1 재배선 기판(100)의 측벽 사이에 제공될 수 있다. 제1 재배선 기판(100)의 엣지 영역은 평면적 관점에서 센터 영역을 둘러쌀 수 있다.
도전 구조체들(300)은 반도체칩(200)과 옆으로 이격될 수 있다. 도전 구조체들(300)은 서로 옆으로 이격될 수 있다. 도전 구조체들(300)은 제1 재배선 패드들(150) 상에 각각 배치되어, 제1 재배선 패드들(150)과 각각 접속할 수 있다. 이에 따라, 도전 구조체들(300)이 제1 재배선 기판(100)과 접속할 수 있다. 도전 구조체들(300)은 재배선 기판(100)을 통해 솔더볼들(500) 또는 반도체칩(200)과 전기적으로 연결될 수 있다.
도전 구조체들(300)은 신호 도전 구조체들 및 전압 공급 도전 구조체들을 포함할 수 있다. 예를 들어, 신호 도전 구조체들은 제1 재배선 기판(100) 및 제2 재배선 기판(600) 사이의 데이터 신호 전달 통로들로 기능할 수 있다. 전압 공급 도전 구조체들은 제1 재배선 기판(100) 및 제2 재배선 기판(600) 사이의 전압 공급 통로들로 기능할 수 있다. 상기 전압은 전원 전압 또는 접지 전압일 수 있다. 즉, 전압 공급 도전 구조체들은 접지/전원 도전 구조체들일 수 있다. 전압 공급 도전 구조체들은 신호 도전 구조체들과 전기적으로 분리될 수 있다.
도전 구조체들(300) 각각은 제1 도전 구조체(310) 및 제2 도전 구조체(320)를 포함할 수 있다. 예를 들어, 신호 도전 구조체들 및 전압 공급 도전 구조체들 각각은 제1 도전 구조체(310) 및 제2 도전 구조체(320)를 포함할 수 있다. 제1 도전 구조체(310)는 서로 옆으로 이격된 복수의 제1 도전 구조체들(310)을 포함할 수 있다. 제2 도전 구조체(320)는 서로 옆으로 이격된 복수의 제2 도전 구조체들(320)을 포함할 수 있다. 이하, 간소화를 위해 단수의 제1 도전 구조체(310) 및 제2 도전 구조체(320)에 대해 기술한다.
제1 도전 구조체(310)는 대응되는 제1 재배선 패드(150) 상에 배치되어, 제1 재배선 패드(150)와 접속할 수 있다. 이에 따라, 제1 도전 구조체(310)가 제1 재배선 기판(100)과 접속할 수 있다. 제1 도전 구조체(310)는 제1 재배선 기판(100)을 통해 솔더볼들(500) 중 어느 하나 또는 반도체칩(200)과 전기적으로 연결될 수 있다. 제1 도전 구조체(310)는 원기둥 형상을 갖는 금속 포스트일 수 있다. 제1 도전 구조체(310)는 예를 들어, 구리 또는 텅스텐과 같은 금속을 포함할 수 있다. 제1 도전 구조체(310)는 솔더볼들(500)과 다른 물질을 포함할 수 있다.
제1 도전 구조체(310)는 제1 너비(W1)를 가질 수 있다. 제1 너비(W1)는 제1 도전 구조체(310)의 상면(310a)의 너비 또는 상부의 너비일 수 있다. 제1 도전 구조체(310)의 상부의 너비는 실질적으로 균일할 수 있다. 제1 도전 구조체(310)의 중간부의 너비는 제1 너비(W1)와 실질적으로 동일할 수 있다. 제1 도전 구조체(310)의 중간부는 제1 도전 구조체(310)의 하부 및 상부 사이에 개재될 수 있다. 구체적으로, 제1 도전 구조체(310)의 중간부는 후술할 언더컷(317) 보다 높은 레벨에 제공될 수 있다. 어떤 구성요소들의 두께, 레벨, 너비, 및 길이가 서로 동일하다는 것은 공정상 발생할 수 있는 오차 범위의 동일성을 의미할 수 있다. 어떤 구성 요소의 레벨은 수직적 레벨을 의미할 수 있다.
제1 도전 구조체(310)는 제1 높이(H1)를 가질 수 있다. 제1 높이(H1)는 비교적 작을 수 있다. 예를 들어, 제1 높이(H1)는 약 20μm 내지 약 30 μm일 수 있다. 제1 높이(H1)가 20 μm보다 작은 경우, 반도체칩(200)의 두께에 대한 제약이 발생할 수 있다.
제1 도전 구조체(310)는 제1 측벽(310c) 및 언더컷(317)을 가질 수 있다. 제1 도전 구조체(310)의 제1 측벽(310c)은 제1 도전 구조체(310)의 상면(310a)에 실질적으로 수직할 수 있다. 예를 들어, 제1 도전 구조체(310)의 상면(310a) 및 제1 측벽(310c) 사이의 각도는 대략 85 도 내지 95도일 수 있다.
제2 도전 구조체(320)가 제1 도전 구조체(310) 상에 배치되어, 제1 도전 구조체(310)와 전기적으로 연결될 수 있다. 제2 도전 구조체(320)는 금속 포스트일 수 있다. 상기 금속 포스트는 예를 들어, 원기둥 형상을 가질 수 있다. 실시예들에 따르면, 제2 도전 구조체(320)의 하면은 제1 도전 구조체(310)의 상면(310a)과 직접 접촉할 수 있다. 제2 도전 구조체(320)는 제1 도전 구조체(310)와 동일한 물질을 포함할 수 있다. 제2 도전 구조체(320)는 예를 들어, 구리를 포함할 수 있다. 제2 도전 구조체(320)는 그와 연결되는 제1 도전 구조체(310)와 다른 그레인(grain)을 가질 수 있다. 예를 들어, 제2 도전 구조체(320)의 그레인(grain)의 사이즈는 제1 도전 구조체(310)의 그레인의 사이즈와 다를 수 있다. 또는, 제2 도전 구조체(320)의 그레인의 형상은 제1 도전 구조체(310)의 그레인의 형상과 다르거나, 제2 도전 구조체(320)의 그레인의 결정 구조는 제1 도전 구조체(310)의 그레인의 결정 구조와 다를 수 있다.
제2 도전 구조체(320)는 솔더볼들(500)과 다른 물질을 포함할 수 있다.
제2 도전 구조체(320)가 250μm 보다 큰 높이를 갖는 경우, 제2 도전 구조체(320)의 구조적 안정성이 저하될 수 있다. 제2 도전 구조체(320)가 150μm 보다 작은 높이를 갖는 경우, 반도체칩(200)의 두께에 대한 제약이 발생할 수 있다. 실시예들에 따르면, 제2 도전 구조체(320)는 제2 높이(H2)를 가질 수 있다. 제2 높이(H2)는 약 150μm 내지 약 250 μm일 수 있다.
제2 도전 구조체(320)는 제2 너비(W2)를 가질 수 있다. 제2 너비(W2)는 제2 도전 구조체(320)의 상부에서의 너비 또는 제2 도전 구조체(320)의 상면에서의 너비일 수 있다. 제2 도전 구조체(320)의 상부의 너비는 실질적으로 균일할 수 있다. 제2 도전 구조체(320)의 중간부는 제2 도전 구조체(320)의 하부 및 상부 사이에 개재될 수 있다. 제2 도전 구조체(320)의 중간부의 너비는 제2 너비(W2)와 실질적으로 동일할 수 있다. 제2 도전 구조체(320)의 중간부는 후술할 돌출부(327)보다 높은 레벨에 제공될 수 있다.
제2 도전 구조체(320)는 제2 측벽(320c) 및 돌출부(327)를 가질 수 있다. 제2 측벽(320c)은 제2 도전 구조체(320)의 상면에 실질적으로 수직할 수 있다. 예를 들어, 제2 도전 구조체(320)의 상면 및 측벽 사이의 각도는 대략 85 도 내지 95도일 수 있다.
이하, 도 1c를 참조하여, 제1 도전 구조체(310)의 언더컷(317) 및 제2 도전 구조체(320)의 돌출부(327)에 대하 보다 상세하게 설명한다.
제1 도전 구조체(310)는 언더컷(317)을 가질 수 있다. 언더컷(317)은 제1 도전 구조체(310)의 제1 측벽(310c)의 하부에 제공될 수 있다. 예를 들어, 언더컷(317)은 제1 도전 구조체(310)의 제1 측벽(310c)으로부터 함몰될 수 있다. 일 예로, 언더컷(317)은 제1 도전 구조체(310) 하면을 따라 리세스될 수 있다. 언더컷(317)이 제공되므로, 제1 도전 구조체(310)의 하면의 너비는 제1 너비(W1)보다 더 작을 수 있다. 언더컷(317)의 너비(A1)는 제1 너비(W1)보다 더 작을 수 있다. 예를 들어, 언더컷(317)의 너비(A1)는 약 3μm 내지 약 7 μm일 수 있다. 언더컷(317)의 높이(A2)는 제1 높이(H1)보다 더 작을 수 있다. 예를 들어, 언더컷(317)의 높이(A2)는 약 3μm 내지 약 7 μm일 수 있다.
돌출부(327)는 제2 도전 구조체(320)의 제2 측벽(320c)의 하부에 제공될 수 있다. 이에 따라, 제2 도전 구조체(320)의 제2 측벽(320c)의 하부의 프로파일(profile)은 제1 도전 구조체(310)의 제1 측벽(310c)의 하부의 프로파일과 다를 수 있다. 예를 들어, 돌출부(327)는 제2 도전 구조체(320)의 제2 측벽(320c)으로부터 외부를 향해 돌출될 수 있다. 돌출부(327)는 제2 도전 구조체(320)의 하면으로부터 제1 도전 구조체(310)의 상면(310a)을 따라 연장될 수 있다. 예를 들어, 제2 도전 구조체(320)의 하면은 돌출부(327)의 하면을 포함할 수 있다. 돌출부(327)가 제공되므로, 제2 도전 구조체(320)의 하면의 너비는 제2 도전 구조체(320)의 제2 너비(W2)보다 더 클 수 있다.
돌출부(327)의 너비(B1)는 제2 너비(W2)보다 더 작을 수 있다. 돌출부(327)의 너비(B1)는 약 3μm 내지 약 7 μm일 수 있다. 돌출부(327)의 높이(B2)는 제2 높이(도 1b에서 H2)보다 더 작을 수 있다. 예를 들어, 돌출부(327)의 높이(B2)는 약 3μm 내지 약 7 μm일 수 있다.
제2 너비(W2)는 제1 너비(W1)보다 더 작을 수 있다. 제2 도전 구조체(320)의 하면의 너비는 제1 너비(W1)와 동일하거나 더 작을 수 있다. 일 예로, 제2 도전 구조체(320)는 제1 도전 구조체(310)의 상면(310a)의 엣지 영역을 노출시킬 수 있다. 상기 제1 도전 구조체(310)의 상면(310a)의 엣지는 후술할 몰딩막(400)과 접촉할 수 있다.
실시예들에 따르면, 제1 너비(W1) 및 제2 너비(W2)의 차이는 20μm 내지 30 μm일 수 있다. 제1 너비(W1) 및 제2 너비(W2)의 차이가 20μm보다 더 작은 경우, 제2 도전 구조체(320)가 양호하게 형성되기 어려울 수 있다. 제1 너비(W1) 및 제2 너비(W2)의 차이가 30μm보다 더 큰 경우, 제1 도전 구조체(310)에 의해 반도체칩(200)의 배치가 제약되거나, 또는 제2 도전 구조체(320)의 구조적 안정성이 저하될 수 있다. 상기 제2 도전 구조체(320)의 구조적 안정성 저하는 제2 도전 구조체(320)이 과도하게 큰 종횡비를 가짐에 따라 발생할 수 있다.
다시 도 1a 및 도 1b를 참조하면, 반도체 패키지(10)는 도전 씨드 패턴(350)을 더 포함할 수 있다. 도전 씨드 패턴(350)은 도전 구조체(300) 및 대응되는 제1 재배선 패드(150) 사이에 배치되어, 제1 도전 구조체(310) 및 상기 제1 재배선 패드(150)와 접속할 수 있다. 예를 들어, 도전 씨드 패턴(350)은 도 1b와 같이 대응되는 본딩부(152)와 접속할 수 있다. 도전 씨드 패턴(350)의 너비는 제1 도전 구조체(310)의 하면의 너비와 실질적으로 동일 또는 유사할 수 있다. 도전 씨드 패턴(350)의 너비는 제1 너비(W1)보다 작을 수 있다. 도전 씨드 패턴(350)은 제1 재배선 패드(150) 및 제1 도전 구조체(310)와 다른 물질을 포함할 수 있다. 예를 들어, 도전 씨드 패턴들(350)은 도전 씨드 물질을 포함할 수 있다.
몰딩막(400)이 제1 재배선 기판(100)의 상면 상에 제공되어, 반도체칩(200)의 하면 및 측면, 제1 도전 구조체(310)의 제1 측벽(310c), 및 제2 도전 구조체(320)의 제2 측벽(320c)을 덮을 수 있다. 몰딩막(400)은 도전 씨드 패턴(350)의 측벽을 더 덮을 수 있다.
도 1c와 같이 몰딩막(400)은 제1 도전 구조체(310)의 언더컷(317) 내로 연장될 수 있다. 몰딩막(400)은 언더컷(317) 내부를 채우고, 언더컷(317)의 내측벽과 접촉할 수 있다. 몰딩막(400)은 제1 도전 구조체(310)의 상면(310a)의 엣지 영역을 덮을 수 있다. 몰딩막(400)은 제2 도전 구조체(320)의 돌출부(327)를 덮을 수 있다.
도 1a 및 도 1b와 같이 몰딩막(400)의 상면은 도전 구조체들(300)의 상면들과 공면(coplanar)을 이룰 수 있다. 예를 들어, 몰딩막(400)의 상면은 제2 도전 구조체(320)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 몰딩막(400)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 몰딩막(400)은 언더필막(410)과 다른 절연성 폴리머를 포함할 수 있다. 다른 예로, 언더필막(410)이 생략되고, 몰딩막(400)이 제1 재배선 기판(100) 및 반도체칩(200) 사이의 갭 영역으로 더 연장될 수 있다.
제2 재배선 기판(600)이 몰딩막(400) 및 도전 구조체들(300) 상에 배치되고, 도전 구조체들(300)와 전기적으로 연결될 수 있다. 예를 들어, 제2 재배선 기판(600)이 반도체칩(200) 상에 배치되고, 반도체칩(200)의 상면과 이격 배치될 수 있다. 몰딩막(400)은 반도체칩(200)의 상면 및 제2 재배선 기판(600) 사이의 갭을 채울 수 있다.
제2 재배선 기판(600)은 제2 절연층(601), 제2 재배선 패턴들(630), 제2 씨드 패턴들(635), 및 제2 재배선 패드들(650)을 포함할 수 있다. 제2 절연층(601)은 복수의 제2 절연층들(601)을 포함할 수 있다. 상기 복수의 제2 절연층들(601)은 몰딩막(400) 상에 적층될 수 있다. 제2 절연층들(601)은 감광성 절연(PID) 물질을 포함할 수 있다. 일 예로, 제2 절연층들(601)은 서로 동일한 물질을 포함할 수 있다. 인접한 제2 절연층들(601) 사이의 계면은 구분되지 않을 수 있다. 제2 절연층들(601)의 개수는 다양하게 변형될 수 있다.
제2 재배선 패턴들(630)은 도전 구조체들(300) 상에 제공될 수 있다. 제2 재배선 패턴들(630)은 서로 옆으로 이격 배치되며, 전기적으로 분리될 수 있다. 제2 재배선 패턴들(630)은 각각은 제2 비아 부분 및 제2 배선 부분을 포함할 수 있다. 제2 비아 부분은 대응되는 제2 절연층(601) 내에 제공될 수 있다. 최하부 제2 재배선 패턴들(630) 각각의 제2 비아 부분은 대응되는 제2 도전 구조체(320)의 상면 상에 제공될 수 있다. 제2 배선 부분은 제2 비아 부분 상에 제공되고, 제2 비아 부분과 경계면 없이 연결될 수 있다. 제2 재배선 패턴들(630) 각각의 제2 배선 부분은 대응되는 제2 절연층(601)의 상면 상으로 연장될 수 있다. 제2 재배선 패턴들(630)은 구리와 같은 금속을 포함할 수 있다.
제2 씨드 패턴들(635)이 제2 재배선 패턴들(630)의 하면들 상에 각각 배치될 수 있다. 예를 들어, 제2 씨드 패턴들(635) 각각은 대응되는 제2 재배선 패턴(630)의 제2 비아 부분의 하면 및 측벽 상에 제공되고, 및 제2 배선 부분의 하면으로 연장될 수 있다. 제2 씨드 패턴들(635) 각각은 도전 구조체들(300) 및 제2 재배선 패턴들(630)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 씨드 패턴들(635)은 도전 씨드 물질을 포함할 수 있다. 제2 씨드 패턴들(635)은 배리어층들로 기능하여 제2 재배선 패턴들(630)에 포함된 물질의 확산을 방지할 수 있다.
제2 재배선 패드들(650) 각각은 대응되는 제2 재배선 패턴(630) 상에 배치되어, 제2 재배선 패턴(630)과 각각 접속할 수 있다. 제2 재배선 패드들(650)은 서로 옆으로 이격될 수 있다. 제2 재배선 패턴들(630)이 제공되므로, 적어도 하나의 제2 재배선 패드(650)는 그와 전기적으로 연결되는 도전 구조체(300)와 수직적으로 정렬되지 않을 수 있다. 이에 따라, 제2 재배선 패드들(650)의 배치가 보다 자유롭게 설계될 수 있다.
제2 재배선 패드들(650) 각각의 하부는 최상부 제2 절연층(601) 내에 제공될 수 있다. 제2 재배선 패드들(650) 각각의 상부는 최상부 제2 절연층(601)의 상면 상으로 연장될 수 있다. 제2 재배선 패드들(650)은 예를 들어, 구리와 같은 금속을 포함할 수 있다.
제2 재배선 기판(600)은 제2 씨드 패드들(655)을 더 포함할 수 있다. 제2 씨드 패드들(655)은 최상부 제2 재배선 패드들(650) 및 제2 재배선 패드들(650) 사이에 각각 개재될 수 있다. 제2 씨드 패드들(655)은 도전 씨드 물질을 포함할 수 있다.
도전 구조체들(300) 각각이 단일 도전 구조체를 포함하는 경우, 종횡비의 제약으로 인해 제1 재배선 기판(100) 및 제2 재배선 기판(600) 사이의 간격이 제약될 수 있다. 예를 들어, 제1 도전 구조체(310)가 생략된 경우, 제1 재배선 기판(100) 및 제2 재배선 기판(600) 사이의 간격은 250μm 보다 작을 수 있다. 실시예들에 따르면, 도전 구조체들(300) 각각이 제1 도전 구조체(310) 및 제2 도전 구조체(320)를 포함하므로, 도전 구조체들(300) 각각은 비교적 큰 높이(H3)를 가질 수 있다. 예를 들어, 도전 구조체들(330) 각각의 높이(H3)는 제1 높이(H1) 및 제2 높이(H2)의 합과 동일할 수 있다. 예를 들어, 도전 구조체들(330) 각각의 높이(H3)는 대략 150μm 내지 250μm일 수 있다. 도전 구조체들(330) 각각의 높이(H3)가 250μm 이하이므로, 반도체 패키지(10)가 소형화될 수 있다. 도전 구조체들(330) 각각의 높이(H3)가 250 μm의 이상이므로, 제1 및 제2 재배선 기판들(100, 600) 사이의 간격에 대한 제약이 감소할 수 있다. 도전 구조체들(330) 각각의 높이(H3)가 250 μm의 이상이므로, 두꺼운 두께의 반도체칩(200)이 제1 재배선 기판(100) 및 제2 재배선 기판(600) 사이에 제공될 수 있다. 예를 들어, 반도체칩(200)의 반도체 기판의 두께가 증가할 수 있다. 반도체칩(200)의 반도체 기판은 높은 열전도율을 가져, 반도체 패키지(10)의 열방출 특성이 향상될 수 있다. 반도체칩(200)의 반도체 기판은 비교적 큰 강도를 가져, 반도체 패키지(10)의 기계적 특성이 향상될 수 있다. 반도체칩(200)의 반도체 기판은 몰딩막(400) 보다 낮은 열팽창계수(CTE：Coefficient of Thermal Expansion)를 가져, 반도체 패키지(10)의 휨(warpage)이 방지될 수 있다.
제1 높이(H1)는 제1 높이(H1) 및 제2 높이(H2)의 합의 5% 내지 45%일 수 있다. 제1 높이(H1)가 제1 높이(H1) 및 제2 높이(H2)의 합의 5% 이상이므로, 두꺼운 두께의 반도체칩(200)이 제1 및 제1 재배선 기판들(100, 600) 사이에 제공될 수 있다. 제1 높이(H1)가 제1 높이(H1) 및 제2 높이(H2)의 합의 45% 이하이므로, 도 4j 및 도 4l에서 후술할 제1 레지스트 패턴(810)의 제거 공정 효율이 향상될 수 있다.
도시된 바와 달리, 반도체 패키지(10)은 제2 재배선 기판(600)을 포함하지 않을 수 있다. 이 경우, 제2 도전 구조체(320)의 상면 및 몰딩막(400)의 상면이 노출될 수 있다.
도 2a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 2a를 참조하면, 반도체 패키지(10A)는 제1 재배선 기판(100'), 솔더볼들(500), 반도체칩(200), 도전 구조체들(300), 몰딩막(400), 및 제2 재배선 기판(600)을 포함할 수 있다. 다만, 반도체 패키지(10A)는 도 1a에서 설명한 범프들(250) 및 언더필막(410)을 포함하지 않을 수 있다.
제1 재배선 기판(100')은 제1 절연층들(101), 제1 재배선 패턴들(130), 제1 씨드 패턴들(135), 제1 씨드 패드들(155), 제1 재배선 패드들(150)을 포함할 수 있다. 다만, 제1 재배선 기판(100)은 도 1a 및 도 1b에서 설명한 언더 범프 패턴들(120)을 포함하지 않을 수 있다. 제1 재배선 기판(100)은 반도체칩(200) 및 몰딩막(400)과 직접 접촉할 수 있다. 예를 들어, 최상부 제1 절연층(101)은 반도체칩(200)의 하면 및 몰딩막(400)의 하면과 직접 접촉할 수 있다. 제1 씨드 패턴들(135)은 제1 재배선 패턴들(130)의 상면들 상에 각각 제공될 수 있다. 최상부 제1 절연층(101) 내의 제1 씨드 패턴들(135)은 칩 패드들(230) 또는 도전 씨드 패턴(315)과 직접 접속할 수 있다. 최상부 제1 재배선 패턴들(130) 각각의 제1 비아 부분은 칩 패드들(230) 또는 제1 도전 구조체(310)와 수직적으로 오버랩될 수 있다.
제1 씨드 패드들(155)은 제1 재배선 패드들(150)의 상면들 상게 각각 제공될 수 있다. 제1 재배선 패드들(500)은 솔더볼들(500)의 패드들로 기능할 수 있다. 예를 들어, 솔더볼들(500)은 제1 재배선 패드들(500)의 하면들 상에 각각 제공될 수 있다.
반도체 패키지(10A)는 칩 퍼스트 공정(chip-first process)에 의해 제조될 수 있으나, 이에 제약되지 않는다. 반도체 패키지(10A)는 하부 패키지일 수 있다.
도 2b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 2b를 참조하면, 반도체 패키지(10B)는 제1 재배선 기판(100'), 솔더볼들(500), 반도체칩(200), 도전 구조체들(300), 및 몰딩막(400)을 포함할 수 있다. 반도체 패키지(10B)는 도 1a 및 도 1b에서 설명한 범프들(250), 언더필막(410), 및 제2 재배선 기판(600)을 포함하지 않을 수 있다. 제2 도전 구조체(320)의 상면은 몰딩막(400)에 의해 노출될 수 있다. 제1 재배선 기판(100')은 앞서 도 2a의 제1 재배선 기판(100')의 예에서 설명한 바와 실질적으로 동일할 수 있다. 이와 달리, 제1 재배선 기판(100')은 도 1a 및 도 1b에서 설명한 제1 재배선 기판(100)과 실질적으로 동일할 수 있다.
도 3a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 3a를 참조하면, 반도체 패키지(1)는 하부 패키지(10'), 상부 패키지(20), 및 연결 솔더들(800)를 포함할 수 있다. 하부 패키지(10')는 도 1a 내지 도 1c의 예에서 설명한 반도체 패키지(10)와 실질적으로 동일할 수 있다. 하부 패키지(10')는 제1 재배선 기판(100), 솔더볼들(500), 반도체칩(200), 몰딩막(400), 도전 구조체들(300), 및 제2 재배선 기판(600)을 포함할 수 있다. 다른 예로, 하부 패키지(10')는 도 1a의 반도체 패키지(10A)와 실질적으로 동일할 수 있다.
상부 패키지(20)는 상부 기판(700), 상부 반도체칩(720), 및 상부 몰딩막(740)을 포함할 수 있다. 상부 기판(700)은 제2 재배선 기판(600)의 상면 상에 배치되며, 제2 재배선 기판(600)의 상면과 이격될 수 있다. 상부 기판(700)은 인쇄회로기판(PCB) 또는 재배선층일 수 있다. 제1 금속 패드들(701) 및 제2 금속 패드들(702)이 상부 기판(700)의 하면 및 상면 상에 각각 배치될 수 있다. 금속 배선들(705)이 상부 기판(700) 내에 제공되어, 제1 금속 패드들(701) 및 제2 금속 패드들(702)와 접속할 수 있다.
상부 반도체칩(720)이 상부 기판(700) 상에 실장될 수 있다. 상부 반도체칩(720)은 반도체칩(200)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 상부 반도체칩(720)은 메모리칩이고, 반도체칩(200)은 로직칩일 수 있다. 상부 범프들(750)이 상부 기판(700) 및 상부 반도체칩(720) 사이에 제공될 수 있다. 상부 범프들(750)은 제2 금속 패드들(702) 및 상부 반도체칩(720)의 칩 패드들(730)과 각각 접속할 수 있다. 상부 범프들(750)은 솔더볼들을 포함할 수 있다. 도시되지 않았으나, 상부 범프들(750)은 필라 패턴들을 더 포함할 수 있다. 상부 반도체칩(720)이 제2 재배선 기판(600) 및 도전 구조체들(300)을 통해 반도체칩(200) 또는 솔더볼들(500)과 접속할 수 있다.
상부 몰딩막(740)이 상부 기판(700) 상에 제공되어, 상부 반도체칩(720)을 덮을 수 있다. 몰딩막(740)은 상부 반도체칩(720)의 상면을 노출시킬 수 있다. 도시된 바와 달리, 상부 몰딩막(740)은 상부 반도체칩(720)의 상면을 더 덮을 수 있다. 상부 몰딩막(740)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
연결 솔더들(800)은 제2 재배선 기판(600) 및 상부 기판(700) 사이에 개재되어, 제2 재배선 패드들(650) 및 제1 금속 패드들(701)과 접속할 수 있다. 연결 솔더들(800)은 솔더 물질을 포함할 수 있다. 도시되지 않았으나, 연결 솔더들(800)은 금속 필라 패턴들을 더 포함할 수 있으나, 이에 제약되지 않는다.
상부 패키지(20)는 열 방출 구조체(790)를 더 포함할 수 있다. 열 방출 구조체(790)는 상부 반도체칩(720)의 상면 및 상부 몰딩막(740)의 상면에 배치될 수 있다. 열 방출 구조체(790)는 상부 몰딩막(740)의 측면 상으로 더 연장될 수 있다. 열 방출 구조체(790)는 히트 싱크, 히트 슬러그, 또는 열전달물질(thermal interface material, TIM)층을 포함할 수 있다. 열 방출 구조체(790)는 예를 들어, 금속을 포함할 수 있다.
도 3b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 3b를 참조하면, 반도체 패키지(1A)는 하부 패키지(10B'), 상부 패키지(20), 및 연결 단자들(675)을 포함할 수 있다. 하부 패키지(10B')는 도 2b의 예에서 설명한 반도체 패키지(10B)와 실질적으로 동일할 수 있다. 예를 들어, 하부 패키지(10B')는 제1 재배선 기판(100'), 솔더볼들(500), 반도체칩(200), 도전 구조체들(300), 및 몰딩막(400)을 포함할 수 있다. 하부 패키지(10B')는 제2 재배선 기판(600)을 포함하지 않을 수 있다.
상부 패키지(20)는 도 3a에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 상부 패키지(20)는 상부 기판(700), 반도체칩(720), 상부 범프들(750), 및 상부 몰딩막(740)을 포함할 수 있다. 상부 패키지(20)는 열 방출 구조체(790)를 더 포함할 수 있다.
연결 솔더들(800)은 복수의 제2 도전 구조체들(320) 및 상부 기판(700) 사이에 개재되어, 제2 도전 구조체들(320) 및 제1 금속 패드들(701)과 접속할 수 있다. 예를 들어, 연결 솔더들(800)은 제2 도전 구조체들(320)의 상면들과 직접 접촉할 수 있다.
도시된 바와 달리, 제1 재배선 기판(100')은 도 1a 내지 도 1b의 예에서 설명한 제1 재배선 기판(100)과 실질적으로 동일할 수 있다.
도 4a 내지 도 4f, 도 4h 내지 도 4j, 및 도 4l 내지 도 4r는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 4g는 도 4f의 Ⅱ영역을 확대 도시한 도면이다. 도 4k는 도 4j의 Ⅱ영역을 확대 도시한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a를 참조하면, 언더 범프 패턴들(120), 제1 절연층(101), 제1 씨드 패턴들(135), 및 제1 재배선 패턴들(130)이 캐리어 기판(900) 상에 형성될 수 있다.
실시예들에 따르면, 전기 도금 공정에 의해 언더 범프 패턴들(120)이 캐리어 기판(900) 상에 형성될 수 있다. 제1 절연층(101)이 캐리어 기판(900) 상에 형성되어, 언더 범프 패턴들(120)의 측벽들 및 상면들을 덮을 수 있다. 제1 절연층(101) 내에 제1 오프닝들(109)이 형성되어, 언더 범프 패턴들(120)을 노출시킬 수 있다.
제1 씨드 패턴들(135) 및 제1 재배선 패턴들(130)을 형성하는 것은 상기 오프닝들(109) 내에 및 제1 절연층(101)의 상면 상에 제1 씨드층(미도시)을 형성하는 것, 상기 제1 씨드층 상에 레지스트 패턴(미도시)을 형성하는 것, 제1 씨드층을 전극으로 사용한 전기 도금 공정을 수행하는 것, 상기 레지스트 패턴을 제거하여, 제1 씨드층의 일 부분을 노출시키는 것 및 노출된 제1 씨드층의 노출된 일 부분을 식각하는 것을 포함할 수 있다.
상기 전기 도금 공정에 의해 제1 재배선 패턴들(130)이 제1 오프닝들(109) 내에 및 레지스트 패턴의 하부에 형성될 수 있다. 제1 재배선 패턴들(130) 각각은 제1 비아 부분 및 제1 배선 부분을 포함할 수 있다. 제1 비아 부분이 대응되는 제1 오프닝(109) 내에 형성되고, 제1 배선 부분은 제1 비아 부분 상에 및 제1 절연층(101) 상에 형성될 수 있다. 상기 제1 씨드층의 식각에 의해 제1 씨드 패턴들(135)이 제1 재배선 패턴들(130)의 하면들 상에 각각 형성될 수 있다.
도 4b를 참조하면, 제1 절연층(101)의 형성, 제1 씨드 패턴들(135)의 형성 및 제1 재배선 패턴들(130)의 형성 공정이 반복하여 수행될 수 있다. 이에 따라, 적층된 제1 절연층들(101) 및 적층된 제1 재배선 패턴들(130)이 형성될 수 있다.
제1 재배선 패드들(150)이 최상부 제1 절연층(101)의 오프닝들(109) 내에 각각 형성되어, 제1 재배선 패턴들(130)과 접속할 수 있다. 제1 재배선 패드들(150)의 형성 이전에, 제1 씨드 패드들(155)이 형성될 수 있다. 제1 씨드 패드들(155)을 전극으로 사용한 전기 도금 공정이 수행되어, 제1 재배선 패드들(150)을 형성할 수 있다. 이에 따라, 제1 재배선 기판(100)이 제조될 수 있다. 제1 재배선 기판(100)은 제1 절연층들(101), 언더 범프 패턴들(120), 제1 씨드 패턴들(135), 제1 재배선 패턴들(130), 제1 씨드 패드들(155), 및 제1 재배선 패드들(150)을 포함할 수 있다.
도 4c를 참조하면, 도전 씨드층(350Z)이 제1 재배선 기판(100)의 상면 상에 형성되어, 제1 재배선 패드들(150) 및 최상부 제1 절연층(101)을 덮을 수 있다. 예를 들어, 도전 씨드층(350Z)은 제1 재배선 패드들(150)의 측벽들과 상면들 및 최상부 제1 절연층(101)의 상면을 덮을 수 있다.
도 4d를 참조하면, 제1 예비 레지스트 패턴(810P)이 도전 씨드층(350Z)의 상면 상에 형성될 수 있다. 제1 예비 레지스트 패턴(810P)은 폴리머와 같은 유기물을 포함할 수 있으나, 이에 제약되지 않는다. 제1 예비 레지스트 패턴(810P)은 포지티브형 포토 레지스트 물질을 포함할 수 있다. 제1 예비 레지스트 패턴(810P)이 노광 및 현상 공정에 의해 패터닝될 수 있다. 제1 예비 홀들(819P)이 제1 레지스트 패턴(810) 내에 형성될 수 있다. 제1 예비 홀들(819P)은 도전 씨드층(350Z)을 노출시킬 수 있다. 제1 예비 홀들(819P) 각각은 균일한 너비를 가질 수 있다. 예를 들어, 제1 예비 홀들(819P) 각각의 상부의 너비는 하부의 너비와 실질적으로 동일할 수 있다.
도 4d 및 도 4e를 차례로 참조하면, 제1 예비 레지스트 패턴(810P)의 경화 공정이 수행되어, 제1 레지스트 패턴(810)을 형성할 수 있다. 제1 예비 레지스트 패턴(810P)의 경화는 예를 들어, 광경화 공정에 의해 수행될 수 있다. 상기 경화 공정에서, 포지티브형 포토 레지스트 물질의 수축(shrinkage)이 발생할 수 있다. 이에 따라, 제1 예비 홀(819P)로부터 제1 홀(819)이 형성될 수 있다. 제1 홀(819)은 제1 예비 홀(819P)과 다른 형상을 가질 수 있다. 예를 들어, 제1 레지스트 패턴(810)은 레지스트 돌출부(817)를 가질 수 있다. 레지스트 돌출부(817)는 제1 홀(819)의 측벽의 하부로부터 돌출될 수 있다. 레지스트 돌출부(817)는 도전 씨드층(350Z)의 상면을 따라 연장될 수 있다.
도 4f 및 도 4g를 참조하면, 제1 도전 구조체(310)가 제1 홀(819) 내에 및 도전 씨드층(350Z) 상에 형성될 수 있다. 제1 도전 구조체들(310)을 형성하는 것은 도전 씨드층(350Z)을 전극으로 사용한 전기 도금 공정을 수행하는 것을 포함할 수 있다. 제1 도전 구조체(310)의 상면(310a)은 제1 레지스트 패턴(810)의 상면보다 더 낮은 레벨에 제공될 수 있다. 제1 도전 구조체들(310)이 제1 레지스트 패턴(810)의 상면 상으로 연장되기 이전에 전기 도금 공정이 종료될 수 있다. 이에 따라, 제1 도전 구조체들(310)의 형성 과정에서, 별도의 평탄화 공정이 필요하지 않을 수 있다. 제1 도전 구조체들(310)의 제조 공정이 간소화될 수 있다.
제1 도전 구조체(310)의 형상은 제1 홀(819)의 형상과 대응될 수 있다. 예를 들어, 레지스트 돌출부(817)가 제공되므로, 제1 도전 구조체(310)는 언더컷(317)을 가질 수 있다. 언더컷(317)은 제1 도전 구조체(310)의 제1 측벽(310c)의 하부 상에 제공될 수 있다. 언더컷(317)은 도 1a 내지 도 1c의 예들에서 설명한 바와 실질적으로 동일할 수 있다.
제1 도전 구조체(310)의 상면(310a)은 돔(dome) 형상을 가질 수 있다. 제1 도전 구조체(310)의 상면(310a)은 위로 볼록할 수 있다.
도 4h를 참조하면, 그라인딩 공정이 제1 레지스트 패턴(810) 및 제1 도전 구조체(310) 상에 수행될 수 있다. 예를 들어, 그라인딩 공정은 평면 연삭(surface grinding) 공정에 의해 수행될 수 있다. 상기 그라인딩 공정에 의해 제1 레지스트 패턴(810)의 상부가 제거될 수 있다. 상기 그라인딩 공정은 제1 도전 구조체(310)의 상면(310a) 상에 수행되어, 제1 도전 구조체(310)의 일부가 제거될 수 있다. 제1 도전 구조체(310)의 그라인딩된 상면(310a)은 편평(flat)할 수 있다. 그라인딩 공정의 결과, 제1 도전 구조체(310)의 상면(310a)은 제1 레지스트 패턴(810)의 상면과 공면(coplanar)을 이룰 수 있다. 그라인딩 공정 후, 제1 도전 구조체(310)의 제1 높이(H1)는 제1 레지스트 패턴(810)의 높이와 동일 또는 유사할 수 있다. 예를 들어, 제1 높이(H1) 및 제1 레지스트 패턴(810) 각각의 높이는 대략 30 μm 내지 대략 50 μm 일 수 있다. 이 때, 제1 레지스트 패턴(810)의 높이는 제1 재배선 패드들(150) 상에서의 높이일 수 있다.
도 4i를 참조하면, 제2 레지스트 패턴(820)이 제1 레지스트 패턴(810) 상에 형성될 수 있다. 제2 레지스트 패턴(820)은 네가티브형 포토 레지스트 물질을 포함할 수 있다. 제2 레지스트 패턴(820)이 노광 및 현상 공정에 의해 패터닝되어, 제2 예비 홀(미도시)을 형성할 수 있다. 제2 예비 홀은 제1 도전 구조체(310)를 노출시킬 수 있다. 제2 예비 홀은 균일한 너비를 가질 수 있다.
이후, 제2 레지스트 패턴(820)의 경화 공정이 수행될 수 있다. 제2 레지스트 패턴(820)의 경화는 예를 들어, 광경화 공정에 의해 수행될 수 있다. 상기 경화 공정에서, 네가티브형 포토 레지스트 물질의 수축(shrinkage)이 발생할 수 있다. 상기 경화 공정에 의해, 제2 예비 홀부터 제2 홀(829)이 형성될 수 있다. 제2 홀(829)은 제1 도전 구조체(310)의 상면(310a)을 노출시킬 수 있다. 제2 홀(829)은 제2 예비 홀과 다른 형상을 가질 수 있다. 예를 들어, 제2 레지스트 패턴(820)은 함몰부(827)를 가질 수 있다. 함몰부(827)는 제2 홀(829)의 측벽의 하부 상에 형성될 수 있다. 함몰부(827)은 제1 도전 구조체(310)의 상면(310a)의 적어도 일부를 노출시킬 수 있다. 제2 홀(829)의 바닥면의 너비는 제2 홀(829)의 상부의 너비보다 더 작을 수 있다. 제2 홀(829)의 상부의 너비 및 제2 홀(829)의 바닥면의 너비 각각은 제1 도전 구조체(310)의 제1 너비(W1)보다 작을 수 있다.
도 4j 및 도 4k를 참조하면, 제2 도전 구조체(320)가 제2 홀(829) 내에 및 제1 도전 구조체(310) 상에 형성될 수 있다. 제2 도전 구조체(320)를 형성하는 것은 제1 도전 구조체(310)를 전극으로 사용한 전기 도금 공정을 수행하는 것을 포함할 수 있다. 이에 따라, 제2 도전 구조체(320)는 제1 도전 구조체(310)와 동일한 물질을 포함하되, 다른 그레인을 가질 수 있다 있다. 제2 도전 구조체(320)가 제2 레지스트 패턴(820)의 상면(820a) 상으로 연장되기 이전에 전기 도금 공정이 종료될 수 있다. 제2 도전 구조체(320)의 상면(320a)은 제2 레지스트 패턴(820)의 상면 보다 더 낮은 레벨에 제공될 수 있다. 이에 따라, 제2 도전 구조체(320)의 형성 과정에서, 별도의 평탄화 공정이 필요하지 않을 수 있다. 제2 도전 구조체(320)의 제조 공정이 간소화될 수 있다.
제2 도전 구조체(320)의 제2 너비(W2)는 제2 홀(829)의 상부의 너비와 동일할 수 있다. 제2 홀(829)의 상부의 너비 및 제2 너비(W2)는 제1 너비(W1)보다 작을 수 있다. 예를 들어, 제2 너비(W2) 및 제1 너비(W1)의 차이 또는 제2 홀(829) 상부의 너비 및 제1 너비(W1)의 차이가 20μm 보다 작은 경우, 제2 도전 구조체(320)가 양호하게 형성되기 어려울 수 있다. 실시예들에 따르면, 제2 너비(W2) 및 제1 너비(W1)의 차이는 20μm 내지 30μm이므로, 제2 홀(829)의 형성 과정에서 공정상 오차가 발생하더라도, 제2 홀(829)은 제1 레지스트 패턴(810)을 노출시키지 않을 수 있다. 제2 도전 구조체(320)은 제1 도전 구조체(310)를 전극으로 사용한 전기 도금 공정에 의해 제1 도전 구조체(310) 상에 양호하게 형성될 수 있다.
제2 도전 구조체(320) 형상은 제2 홀(829)의 형상과 대응될 수 있다. 함몰부(827)가 제공되므로, 제2 도전 구조체(320)는 돌출부(327)를 가질 수 있다. 돌출부(327)는 제2 도전 구조체(320)의 제2 측벽(320c)의 하부 상에 제공될 수 있다. 돌출부(327)는 도 1a 내지 도 1c의 예들에서 설명한 바와 실질적으로 동일할 수 있다.
다만, 제2 도전 구조체(320)의 상면(320a)은 돔(dome) 형상을 가질 수 있다. 제2 도전 구조체(320)의 상면(320a)은 위로 볼록할 수 있다.
도 4j 및 도 4l을 차례로 참조하면, 제2 레지스트 패턴(820) 및 제1 레지스트 패턴(810)이 제거되어, 도전 씨드층(350Z)이 노출될 수 있다. 실시예들에 따르면, 박리액(stripper)을 사용하여 제1 레지스트 패턴(810)이 제거될 수 있다. 제2 레지스트 패턴(820)은 리프트 오프(lift-off) 공정에 의해 제거될 수 있다. 예를 들어, 제1 레지스트 패턴(810)의 제거에 의해, 제2 레지스트 패턴(820)이 제1 레지스트 패턴(810)과 함께 제거될 수 있다. 이에 따라, 별도의 제2 레지스트 패턴(820)의 스트립 공정이 생략될 수 있다.
제1 높이(H1) 및 제1 레지스트 패턴(810)의 높이가 50 μm보다 큰 경우, 제1 레지스트 패턴(810)의 제거 공정 효율이 저하될 수 있다. 실시예들에 따르면, 제1 높이(H1) 및 제1 레지스트 패턴(810)의 높이가 50 μm 이하이므로, 제1 레지스트 패턴(810)의 제거 공정 효율이 향상될 수 있다.
제1 레지스트 패턴(810)이 제2 레지스트 패턴(820)과 동일한 종류의 레지스트 물질을 포함하는 경우, 제2 레지스트 패턴(820)의 스트립 공정이 요구될 수 있다. 제2 레지스트 패턴(820)은 비교적 큰 높이를 가지므로, 제2 레지스트 패턴(820)의 스트립 공정에 오랜 시간이 소요될 수 있다. 실시예들에 따르면, 제2 레지스트 패턴(820)은 제1 레지스트 패턴(810)의 제거를 이용한 리프트-오프 공정에 의해 제거되므로, 반도체 패키지의 공정 효율이 향상될 수 있다.
도 4m을 참조하면, 도전 씨드층(350Z)이 패터닝되어, 도전 씨드 패턴들(350)을 형성할 수 있다. 도전 씨드층(350Z)의 패터닝은 식각 공정에 의해 수행될 수 있다. 식각 공정에 의해 도전 씨드층(350Z)의 제1 부분이 제거되어, 제1 재배선 기판(100)을 노출시킬 수 있다. 예를 들어, 최상부 제1 절연층(101) 및 제1 재배선 패드들(150)이 노출될 수 있다. 상기 식각 공정에서 도전 구조체들(300)은 도전 씨드층(350Z)에 대해 식각 선택성을 가질 수 있다. 도전 구조체들(300)의 하면 상에 도전 씨드층(350Z)의 제2 부분들이 제공될 수 있다. 예를 들어, 도전 씨드층(350Z)의 제2 부분들 각각은 대응되는 제1 도전 구조체(310)의 하면 상에 제공될 수 있다. 도전 씨드층(350Z)의 제2 부분들은 상기 식각 공정에 노출되지 않을 수 있다. 식각 공정 종료 후, 도전 씨드층(350Z)의 제2 부분들은 도전 씨드 패턴들(350)을 형성할 수 있다. 도전 씨드 패턴들(350)은 서로 이격되며, 전기적으로 분리될 수 있다.
도 4n을 참조하면, 반도체칩(200)이 제1 재배선 기판(100)의 상면 상에 실장될 수 있다. 반도체칩(200)을 실장하는 것은 제1 재배선 기판(100) 및 반도체칩(200) 사이에 범프들(250)을 형성하는 것을 포함할 수 있다. 범프들(250)은 제1 재배선 패드들(150) 및 반도체칩(200)의 칩 패드들(230)과 접속할 수 있다. 언더필막(410)이 제1 재배선 기판(100) 및 반도체칩(200) 사이에 더 형성될 수 있다.
도 4o를 참조하면, 몰딩막(400)이 제1 재배선 기판(100)의 상면 상에 형성되어, 반도체칩(200) 및 도전 구조체들(300)을 덮을 수 있다. 몰딩막(400)의 상면은 반도체칩(200)의 상면 및 제2 도전 구조체(320)의 상면(320a) 보다 더 높은 레벨에 배치될 수 있다.
도 4p를 참조하면, 몰딩막(400) 상에 그라인딩 공정이 수행도어, 제2 도전 구조체(320)를 노출시킬 수 있다. 예를 들어, 그라인딩 공정은 화학적 기계적 연마 공정에 의해 진행될 수 있다. 제2 도전 구조체(320)의 상면(320a)이 노출된 후, 상기 그라인딩 공정은 노출된 제2 도전 구조체(320) 상에 더 수행될 수 있다. 제2 도전 구조체(320)의 일부가 더 제거될 수 있다. 제2 도전 구조체(320)의 그라인딩된 상면(320a)은 편평(flat)할 수 있다. 몰딩막(400)의 상면(400a)은 도전 구조체들(300)의 그라인딩된 상면(320a)과 공면(coplanar)을 이룰 수 있다. 일 예로, 그라인딩 공정은 반도체칩(200)의 상면이 노출되기 이전에 종료될 수 있다. 몰딩막(400)은 반도체칩(200)의 상면을 덮을 수 있다. 제2 도전 구조체(320)는 복수의 제2 도전 구조체들(320) 중 어느 하나일 수 있다.
도 4q를 참조하면, 제2 재배선 기판(600)이 몰딩막(400) 및 도전 구조체들(300) 상에 형성될 수 있다. 실시예들에 따르면, 제2 절연층(601)이 몰딩막(400)의 상면 상에 형성될 수 있다. 제2 오프닝들(609)이 제2 절연층(601) 내에 형성되어, 복수의 제2 도전 구조체들(320)의 상면들(320a)을 노출시킬 수 있다.
제2 씨드 패턴들(635)이 제2 오프닝들(609) 내에 및 제2 절연층(601)의 상면 상에 콘포말하게 형성될 수 있다. 제2 재배선 패턴들(630)이 제2 오프닝들(609) 내에 및 제2 절연층(601)의 상면 상에 형성되어, 제2 씨드 패턴들(635)을 덮을 수 있다.
제2 재배선 패턴들(630) 각각은 제2 비아 부분 및 제2 배선 부분을 포함할 수 있다. 제2 비아 부분은 대응되는 제2 오프닝(609) 내에 형성될 수 있다. 제2 배선 부분은 제2 비아 부분 상에 형성되고, 제2 절연층(601)의 상면 상으로 연장될 수 있다. 제2 씨드 패턴들(635) 및 제2 재배선 패턴들(630)의 형성 방법은 도 4a의 제1 재배선 패턴들(130) 및 제1 씨드 패턴들(135)의 형성 예에서 설명한 바와 동일 또는 유사할 수 있다. 제2 절연층(601)의 형성 공정, 제2 씨드 패턴들(635)의 형성 공정, 및 제2 재배선 패턴(630)의 형성 공정은 반복하여 수행될 수 있다. 이에 따라, 복수의 적층된 제2 절연층들(601), 복수의 제2 씨드 패턴들(635), 및 복수의 적층된 제2 재배선 패턴들(630)이 형성될 수 있다.
제2 재배선 패드들(650)이 최상부 제2 절연층(601) 내에 및 최상부 제2 절연층(601)의 상면 상에 형성될 수 있다. 제2 재배선 패드들(650)의 형성 이전에, 제2 씨드 패드들(655)이 각각 형성될 수 있다. 제2 재배선 패드들(650)은 제2 씨드 패드들(655)을 전극으로 사용한 전기 도금 공정에 의해 형성될 수 있다. 이에 따라, 제2 재배선 기판(600)이 제조될 수 있다. 제2 재배선 기판(600)은 제2 절연층들(601), 제2 씨드 패턴들(635), 제2 재배선 패턴들(630), 제2 씨드 패드들(655), 및 제2 재배선 패드들(650)을 포함할 수 있다.
도 4r을 참조하면, 캐리어 기판(900)이 제거되어, 제1 재배선 기판(100)의 하면이 노출될 수 있다. 예를 들어, 최하부 제1 절연층(101)의 바닥면(101b) 및 언더 범프 패턴들(120)의 하면들이 노출될 수 있다.
도 1b를 다시 참조하면, 솔더볼들(500)이 언더 범프 패턴들(120)의 하면들 상에 각각 형성되어, 언더 범프 패턴들(120)과 접속할 수 있다. 지금까지 설명한 예들에 의해 반도체 패키지(10)의 제조가 완성될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 제1 재배선 기판;
    상기 제1 재배선 기판의 상면 상에 배치된 반도체칩;
    상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체칩과 옆으로 이격된 도전 구조체; 및
    상기 제1 재배선 기판 상에 제공되고, 상기 반도체칩의 측벽 및 상기 도전 구조체의 측벽을 덮는 몰딩막을 포함하고,
    상기 도전 구조체는:
    제1 측벽을 갖는 제1 도전 구조체; 및
    상기 제1 도전 구조체의 상면 상에 제공되고, 제2 측벽을 갖는 제2 도전 구조체를 포함하고,
    상기 제1 도전 구조체는 상기 제1 측벽의 하부에 언더컷을 가지고,
    상기 제2 도전 구조체는 상기 제2 측벽의 하부 상에 돌출부를 갖는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 도전 구조체의 제1 높이는 상기 제2 도전 구조체의 제2 높이 보다 작은 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제2 도전 구조체는 상면의 너비는 상기 제1 도전 구조체의 상기 상면의 너비보다 작은 반도체 패키지.
  4. 제 3항에 있어서,
    상기 제1 도전 구조체의 하면의 너비는 상기 제1 도전 구조체의 상기 상면의 상기 너비보다 작고,
    상기 제2 도전 구조체의 하면의 너비는 상기 제2 도전 구조체의 상기 상면의 상기 너비보다 크고,
    상기 제2 도전 구조체의 상기 하면의 너비는 상기 제1 도전 구조체의 상기 상면의 상기 너비보다 더 작은 반도체 패키지.
  5. 제 3항에 있어서,
    상기 제1 도전 구조체의 상기 상면의 상기 너비 및 상기 제2 도전 구조체의 상기 상면의 너비의 차이는 20μm 내지 30μm인 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 재배선 기판 및 상기 제1 도전 구조체 사이에 배치된 씨드 패턴을 더 포함하고,
    상기 씨드 패턴의 너비는 상기 제1 도전 구조체의 상기 상면의 너비보다 더 작은 반도체 패키지.
  7. 제 1항에 있어서,
    상기 몰딩막은 상기 돌출부를 덮고, 상기 언더컷 내로 연장된 반도체 패키지.
  8. 제 1항에 있어서,
    상기 제2 도전 구조체는 상기 제1 도전 구조체의 상기 상면의 엣지 영역을 노출키시고,
    상기 몰딩막은 상기 제1 도전 구조체의 상기 상면의 엣지 영역을 덮는 반도체 패키지.
  9. 제 1항에 있어서,
    상기 제2 도전 구조체는 상기 제1 도전 구조체와 직접 접촉하고,
    상기 제2 도전 구조체는 상기 제1 도전 구조체와 동일한 물질을 포함하되, 다른 그레인(grain)을 갖는 반도체 패키지.
  10. 제 1항에 있어서,
    상기 언더컷은 상기 제1 도전 구조체의 상기 제1 측벽으로부터 함몰되고,
    상기 돌출부는 상기 제2 도전 구조체의 상기 제2 측벽으로부터 돌출되는 반도체 패키지.
  11. 제 1항에 있어서,
    상기 몰딩막 및 상기 제2 도전 구조체 상에 제공된 제2 재배선 기판을 더 포함하고, 상기 제2 재배선 기판은 상기 제2 도전 구조체와 접속하는 반도체 패키지.
  12. 제1 재배선 기판;
    상기 제1 재배선 기판의 상면 상에 배치된 반도체칩;
    상기 제1 재배선 기판의 상기 상면 상에 배치되며, 상기 반도체칩과 옆으로 이격된 도전 구조체; 및
    상기 반도체 기판 및 상기 도전 구조체 상에 배치되고, 상기 도전 구조체와 접속하는 제2 재배선 기판을 포함하고,
    상기 도전 구조체는:
    제1 측벽 및 상기 제1 측벽의 하부에 언더컷을 갖는 제1 도전 구조체; 및
    상기 제1 도전 구조체 상에 제공된 제2 도전 구조체를 포함하고,
    상기 제1 도전 구조체의 제1 높이는 상기 제2 도전 구조체의 제2 높이 보다 작은 반도체 패키지.
  13. 제 12항에 있어서,
    상기 제2 도전 구조체는 제2 측벽 및 상기 제2 측벽의 하부 상에 돌출부를 갖는 반도체 패키지.
  14. 제 12항에 있어서,
    상기 제1 높이는 상기 제1 높이 및 상기 제2 높이의 합의 5% 내지 45%인 반도체 패키지.
  15. 제 12항에 있어서,
    상기 제1 높이는 30μm 내지 50 μm이고,
    상기 제1 높이 및 상기 제2 높이의 합은 150m 내지 250 μm 인 반도체 패키지.
  16. 제 12항에 있어서,
    상기 제1 재배선 기판 및 상기 제2 재배선 기판 사이에 제공된 몰딩막을 더 포함하되.
    상기 몰딩막은 상기 반도체칩 및 상기 제1 도전 구조체의 상기 제1 측벽을 덮고, 상기 언더컷 내로 연장된 반도체 패키지.
  17. 제 12항에 있어서,
    상기 제2 재배선 기판의 상면 상에 배치된 상부 반도체칩을 더 포함하는 반도체 패키지.
  18. 제1 절연층, 제1 씨드 패턴, 및 상기 제1 씨드 패턴 상의 제1 재배선 패턴을 포함하는 제1 재배선 기판;
    상기 제1 재배선 기판의 하면 상에 배치된 솔더볼;
    상기 제1 재배선 기판의 상면 상에 실장된 반도체칩;
    상기 제1 재배선 기판 상에 배치되며, 상기 반도체칩과 옆으로 이격된 도전 구조체;
    상기 제1 재배선 기판 및 상기 도전 구조체 사이에 개재된 도전 씨드 패턴;
    상기 제1 재배선 기판 상에 제공되고, 상기 반도체칩을 덮는 몰딩막, 상기 몰딩막은 상기 도전 구조체의 측벽을 덮되, 상기 도전 구조체의 상면을 노출시키고; 및
    상기 몰딩막 상에 배치되고, 상기 도전 구조체와 전기적으로 연결되는 제2 재배선 기판을 포함하되,
    상기 제2 재배선 기판은 제2 절연층, 제2 씨드 패턴, 및 상기 제2 씨드 패턴 상의 제2 재배선 패턴을 포함하고,
    상기 제1 절연층은 감광성 폴리머를 포함하고,
    상기 제2 절연층은 감광성 폴리머를 포함하고,
    상기 도전 구조체들은 서로 전기적으로 분리된 신호 도전 구조체 및 접지/전원 구조체를 포함하고,
    상기 신호 도전 구조체 및 상기 접지/전원 구조체 각각은:
    제1 측벽들 및 상기 제1 측벽의 하부에 언더컷을 갖는 제1 도전 구조체; 및
    상기 제1 도전 구조체의 상면 상의 제2 도전 구조체를 포함하고,
    상기 제2 도전 구조체는 제2 측벽 및 상기 제2 측벽의 하부 상에 돌출부를 갖는 반도체 패키지.
  19. 제 18항에 있어서,
    상기 제1 도전 구조체는 제1 높이를 갖고,
    상기 제2 도전 구조체는 제2 높이를 갖고,
    상기 제1 높이는 상기 제1 높이 및 제2 높이의 합의 5% 내지 45%인 반도체 패키지.
  20. 제 18항에 있어서,
    상기 제1 도전 구조체의 하면의 너비는 상기 제1 도전 구조체의 상기 상면의 너비 보다 작고,
    상기 제2 도전 구조체의 하면의 너비는 상기 제2 도전 구조체의 상면의 너비 보다 크고,
    상기 제2 도전 구조체의 상기 하면의 너비는 상기 제1 도전 구조체의 상기 상면의 상기 너비보다 더 작은 반도체 패키지.
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