TW202310272A - 半導體封裝 - Google Patents

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TW202310272A
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conductive structure
lower conductive
semiconductor wafer
semiconductor
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TW111108788A
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English (en)
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金珉呈
金東奎
金鍾潤
李錫賢
Original Assignee
南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：第一重佈線基底；下部半導體晶片，位於第一重佈線基底上且其中具有穿孔；第一下部導電結構及第二下部導電結構，位於第一重佈線基底上且在側向上與下部半導體晶片間隔開；上部半導體晶片，位於下部半導體晶片及第二下部導電結構上且耦合至穿孔及第二下部導電結構；以及上部導電結構，位於第一下部導電結構上。第二下部導電結構的寬度大於穿孔的寬度。

Description

半導體封裝
[相關申請案的交叉參考]
本美國非臨時申請案基於35 U.S.C. §119主張於2021年8月24日在韓國智慧財產局中提出申請的韓國專利申請案第10-2021-0111542號的優先權，所述韓國專利申請案的揭露內容全部併入本案供參考。
本揭露是有關於一種半導體封裝，且更具體而言是有關於一種包括重佈線基底的半導體封裝。
提供一種半導體封裝以實施積體電路晶片，以有資格用於電子產品。半導體封裝通常被配置成使得半導體晶片安裝於印刷電路板上，且接合線或接合凸塊用於將半導體晶片電性連接至印刷電路板。隨著電子工業的發展，已經進行各種研究來提高半導體封裝的可靠性及耐用性。
本揭露的一些實施例提供一種具有改善的電性質及熱性質的半導體封裝。
根據本揭露的一些實施例，一種半導體封裝可包括：第一重佈線基底；下部半導體晶片，位於所述第一重佈線基底上，所述下部半導體晶片中包括穿孔；第一下部導電結構及第二下部導電結構，位於所述第一重佈線基底上且在側向上與所述下部半導體晶片間隔開；上部半導體晶片，位於所述下部半導體晶片及所述第二下部導電結構上，所述上部半導體晶片耦合至所述穿孔及所述第二下部導電結構；以及上部導電結構，位於所述第一下部導電結構上。所述第二下部導電結構的寬度可大於所述穿孔的寬度
根據本揭露的一些實施例，一種半導體封裝可包括：第一重佈線基底；下部半導體晶片，位於所述第一重佈線基底上，所述下部半導體晶片中包括穿孔；第一下部導電結構，設置於所述第一重佈線基底上且在側向上與所述下部半導體晶片間隔開；第二下部導電結構，設置於所述第一重佈線基底上且在側向上與所述下部半導體晶片及所述第一下部導電結構間隔開；上部導電結構，位於所述第一下部導電結構上；以及上部半導體晶片，位於所述下部半導體晶片的頂表面及所述第二下部導電結構的頂表面上。所述上部半導體晶片可耦合至所述穿孔及所述第二下部導電結構。
根據本揭露的一些實施例，一種半導體封裝可包括：第一重佈線基底，包括第一介電層、第一晶種圖案及位於所述第一晶種圖案上的第一導電圖案，所述第一介電層包含光可成像的聚合物；焊料球，位於所述第一重佈線基底的底表面上；下部半導體晶片，位於所述第一重佈線基底的頂表面上，所述下部半導體晶片包括下部接墊、穿孔及上部接墊；多個下部導電結構，設置於所述第一重佈線基底上且在側向上與所述下部半導體晶片間隔開，所述下部導電結構包括彼此間隔開的第一下部導電結構與第二下部導電結構；上部導電結構，位於所述第一下部導電結構上；上部半導體晶片，位於所述下部半導體晶片的頂表面及所述第二下部導電結構的頂表面上，所述上部半導體晶片在側向上與所述上部導電結構間隔開；多個第一焊料凸塊，位於所述下部半導體晶片與所述上部半導體晶片之間，所述第一焊料凸塊耦合至所述上部接墊及所述上部半導體晶片；第二焊料凸塊，位於所述第二下部導電結構與所述上部半導體晶片之間，所述第二焊料凸塊耦合至所述第二下部導電結構及所述上部半導體晶片；以及下部模塑層，位於所述第一重佈線基底上，所述下部模塑層覆蓋所述下部半導體晶片的側壁及所述下部導電結構的側壁。所述下部接墊可位於所述下部半導體晶片的底表面上。所述穿孔可位於所述下部半導體晶片中且可耦合至所述下部接墊。所述上部接墊可位於所述下部半導體晶片的所述頂表面上且耦合至所述穿孔。
在本說明書中，相同的參考編號可表示相同的組件。現在下面將闡述根據本揭露的半導體封裝以及其製作方法。
圖1A示出顯示根據一些實施例的半導體封裝的平面圖。圖1B示出沿圖1A的線I-II截取的剖面圖。圖1C示出顯示圖1B的截面III的放大圖。圖1D示出顯示圖1B的截面IV的放大圖。
參照圖1A至圖1D，半導體封裝10可包括第一重佈線基底100、焊料球500、下部半導體晶片210、上部半導體晶片220、第一下部導電結構311、第二下部導電結構312、上部導電結構320、第一焊料凸塊521、第二焊料凸塊522、下部模塑層410、上部模塑層420及第二重佈線基底600。半導體封裝10可為下部封裝。
第一重佈線基底100可包括第一介電層101、凸塊下圖案120、第一重佈線圖案130、第一晶種圖案135、第一晶種接墊155及第一重佈線接墊150。第一介電層101可包含有機材料，例如光可成像的介電質（photo-imageable dielectric，PID）。光可成像的介電質可為聚合物。可光成像的介電質可包括例如選自光敏聚醯亞胺、聚苯並噁唑、酚醛聚合物及苯並環丁烯聚合物中的至少一種。第一介電層101可設置有多個。堆疊的第一介電層101的數目可不同地改變。舉例而言，所述多個第一介電層101可包含彼此相同的材料。在相鄰的第一介電層101之間可提供模糊的介面。
第一方向D1可平行於最下部的一個第一介電層101的底表面101b。第二方向D2可平行於最下部第一介電層101的底表面101b且可實質上垂直於第一方向D1。第三方向D3可實質上垂直於第一方向D1及第二方向D2。
凸塊下圖案120可設置於所述最下部第一介電層101中。凸塊下圖案120可具有不被所述最下部第一介電層101覆蓋的底表面。凸塊下圖案120可用作焊料球500的接墊。凸塊下圖案120可在側向上彼此間隔開且電性絕緣。短語「兩個組件在側向上彼此間隔開」可能意指「兩個組件在水平方向上彼此間隔開」。用語「水平」可表示「平行於第一重佈線基底100的底表面或者平行於第一方向D1」的含義。第一重佈線基底100的底表面可為所述最下部第一介電層101的底表面。第一重佈線基底100的底表面可包括所述最下部第一介電層101的底表面101b及凸塊下圖案120的底表面。凸塊下圖案120可包含金屬材料，例如銅。
第一重佈線圖案130可設置於凸塊下圖案120上且電性連接至凸塊下圖案120。第一重佈線圖案130可在側向上彼此間隔開且電性分離。第一重佈線圖案130可包含金屬，例如銅。短語「電性連接至第一重佈線基底100」可包括「電性連接至第一重佈線圖案130中的一者」的含義。
各所述第一重佈線圖案130可包括第一通孔部及第一導線部。第一通孔部可設置於對應的第一介電層101中。第一導線部可設置於第一通孔部上，且第一導線部與第一通孔部可彼此連接而在第一導線部與第一通孔部之間不存在介面。第一導線部的寬度可大於第一通孔部的寬度。第一導線部可延伸至對應的第一介電層101的頂表面上。在本說明書中，語言「通孔」可為用於垂直連接的元件，而語言「導線」可為用於水平連接的元件。用語「垂直」可指示「平行於第三方向D3」的含義。
第一重佈線圖案130可包括堆疊的下部重佈線圖案與上部重佈線圖案。下部重佈線圖案可設置於對應的凸塊下圖案120上。上部重佈線圖案可設置於下部重佈線圖案上且耦合至下部重佈線圖案。
第一晶種圖案135可相應地設置於第一重佈線圖案130的底表面上。舉例而言，各所述第一晶種圖案135可覆蓋對應的第一重佈線圖案130中所包括的第一導線部的底表面，且亦可覆蓋對應的第一重佈線圖案130中所包括的第一通孔部的底表面及側壁。各所述第一晶種圖案135可不延伸至對應的第一重佈線圖案130中所包括的第一導線部的側壁上。第一晶種圖案135可包含不同於凸塊下圖案120的材料及第一重佈線圖案130的材料的材料。舉例而言，第一晶種圖案135可包含導電晶種材料。導電晶種材料可包括銅、鈦及其任何合金中的一或多種。第一晶種圖案135可用作阻擋層，以防止第一重佈線圖案130中所包含的材料擴散。
第一重佈線接墊150可在側向上彼此間隔開。第一重佈線接墊150可設置於第一重佈線圖案130上且耦合至第一重佈線圖案130。各所述第一重佈線接墊150可藉由下部重佈線圖案及上部重佈線圖案耦合至對應的凸塊下圖案120。當提供第一重佈線圖案130時，至少一個第一重佈線接墊150可不與電性連接至所述至少一個第一重佈線接墊150的凸塊下圖案120在垂直方向上對準。藉此，可更自由地設計第一重佈線接墊150的佈置。堆疊在凸塊下圖案120與第一重佈線接墊150之間的第一重佈線圖案130的數目可不同地改變，而不限於圖中所示的數目。
第一重佈線接墊150可設置於最上部第一介電層101中且可延伸至所述最上部第一介電層101的頂表面上。如圖1C及圖1D中所示，各所述第一重佈線接墊150可包括主體部151及接合部152。主體部151可包含金屬，例如銅。主體部151的下部部分可設置於所述最上部第一介電層101中。主體部151的上部部分可延伸至所述最上部第一介電層101的頂表面上。接合部152可設置於主體部151上。接合部152可具有小於主體部151的厚度的厚度。接合部152可包含與主體部151的材料不同的材料。接合部152可包含鎳、金及其任何合金中的一或多種。接合部152可用作保護層或黏合層。在除了圖1C及圖1D之外的圖中，為了簡潔起見，並未示出主體部151及接合部152，但是本揭露不旨在排除主體部151及接合部152。
第一晶種接墊155可相應地設置於第一重佈線接墊150的底表面上。第一晶種接墊155可相應地設置於第一重佈線接墊150與第一重佈線圖案130的上部重佈線圖案之間，且可在所述最上部第一介電層101與第一重佈線接墊150之間延伸。第一晶種接墊155可包含不同於第一重佈線接墊150的材料的材料。第一晶種接墊155可包含例如導電晶種材料。
如圖1B中所示，焊料球500可設置於第一重佈線基底100的底表面上。舉例而言，焊料球500可相應地設置於凸塊下圖案120的底表面上，藉此耦合至對應的凸塊下圖案120。焊料球500可藉由凸塊下圖案120電性連接至第一重佈線圖案130。焊料球500可彼此電性分離。焊料球500可包含焊料材料。焊料材料可包括例如錫、鉍、鉛、銀或其任何合金。焊料球500可包括訊號焊料球、接地焊料球及電源焊料球。
下部半導體晶片210可安裝於第一重佈線基底100的頂表面上。當在平面圖中觀察時，下部半導體晶片210可設置於第一重佈線基底100的中心區上。舉例而言，下部半導體晶片210可為記憶體（例如靜態隨機存取記憶體（static random access memory，SRAM）或動態隨機存取記憶體（dynamic random access memory，DRAM））晶片。
下部半導體晶片210可包括下部接墊211、穿孔215及上部接墊212。下部接墊211及上部接墊212可分別設置於下部半導體晶片210的底表面及頂表面上。下部接墊211及上部接墊212可電性連接至下部半導體晶片210的積體電路。下部接墊211或上部接墊212可為晶片接墊。穿孔215可設置於下部半導體晶片210中且可相應地耦合至下部接墊211及上部接墊212。穿孔215可電性連接至下部半導體晶片210的積體電路。短語「某個組件電性連接至半導體晶片」可具有「某個組件藉由半導體晶片的晶片接墊電性連接至積體電路」的含義。表述「兩個組件彼此電性連接」可包括「兩個組件彼此直接電性連接或者藉由其他組件彼此間接電性連接」的含義。
半導體封裝10可更包括下部凸塊510。下部凸塊510可介置於第一重佈線基底100與下部半導體晶片210之間。舉例而言，下部凸塊510可設置於第一重佈線接墊150與下部接墊211之間且耦合至第一重佈線接墊150及下部接墊211。因此，下部半導體晶片210可藉由下部凸塊510電性連接至第一重佈線基底100。下部凸塊510可為焊料球。下部凸塊510可包含焊料材料。下部凸塊510可更包括支柱圖案，且所述支柱圖案可包含金屬，例如銅。
儘管未示出，半導體封裝10可更包括底部填充層。底部填充層可設置於第一重佈線基底100與下部半導體晶片210之間的間隙中，藉此覆蓋下部凸塊510的側壁。底部填充層可包含介電聚合物，例如環氧聚合物。
下部導電結構311及312可設置於第一重佈線基底100上。下部導電結構311及312可包括第一下部導電結構311及第二下部導電結構312。當在平面圖中觀察時，多個第一下部導電結構311可設置於第一重佈線基底100的邊緣區上。第一重佈線基底100可具有邊緣區及中心區。當在平面圖中觀察時，第一重佈線基底100的邊緣區可設置於第一重佈線基底100的中心區與側壁之間。當在平面圖中觀察時，邊緣區可環繞第一重佈線基底100的中心區。
第一下部導電結構311可在側向上與下部半導體晶片210間隔開。第一下部導電結構311可在側向上彼此間隔開。第一下部導電結構311可設置於對應的第一重佈線接墊150上且耦合至對應的第一重佈線接墊150。因此，第一下部導電結構311可耦合至第一重佈線基底100。第一下部導電結構311可藉由第一重佈線基底100電性連接至焊料球500、下部半導體晶片210或上部半導體晶片220。第一下部導電結構311可為圓柱形金屬柱。第一下部導電結構311可包含金屬，例如銅或鎢。第一下部導電結構311可各自具有第一寬度W11。第一寬度W11可大於穿孔215的寬度W1。舉例而言，第一寬度W11可介於約20微米至約200微米的範圍內。由於第一寬度W11等於或大於約20微米，因此可容易地製造第一下部導電結構311。由於第一寬度W11等於或小於約200微米，因此下部半導體晶片210及第二下部導電結構312的佈置可不依賴於第一下部導電結構311。
上部導電結構320可相應地設置於第一下部導電結構311上且電性連接至第一下部導電結構311。舉例而言，上部導電結構320可相應地與第一下部導電結構311直接接觸。上部導電結構320可為金屬柱。各所述金屬柱可具有例如圓柱形形狀。上部導電結構320可包含與第一下部導電結構311的材料相同的材料。上部導電結構320可包含例如銅。各所述上部導電結構320可具有與連接至其的第一下部導電結構311的晶粒不同的晶粒。舉例而言，各所述上部導電結構320的晶粒可具有與連接至上部導電結構320的第一下部導電結構311中的晶粒大小不同的大小。作為另一選擇，各所述上部導電結構320的晶粒可具有與連接至上部導電結構320的第一下部導電結構311的晶粒不同的形狀，或者可具有與連接至上部導電結構320的第一下部導電結構311的晶粒不同的晶體結構。
各所述上部導電結構320可具有與位於上部導電結構320底表面上的各所述第一下部導電結構311的第一寬度W11實質上相同的寬度W20。上部導電結構320可具有與第一下部導電結構311的側壁對準的側壁。短語「某些組件在寬度、高度及水平高度方面是相同的」可包括在製作製程期間可能出現的容差（allowable tolerance）。
第一重佈線基底100可在其頂表面上設置有電性連接至第一重佈線基底100的第二下部導電結構312。第二下部導電結構312可在側向上與下部半導體晶片210及第一下部導電結構311間隔開。當在平面圖中觀察時，第二下部導電結構312可設置於下部半導體晶片210與第一下部導電結構311之間。第二下部導電結構312可為金屬柱。舉例而言，第二下部導電結構312可具有圓柱形形狀。第二下部導電結構312可設置於第一重佈線接墊150中的對應一者上且耦合至第一重佈線接墊150中的對應一者。
第二下部導電結構312可具有第二寬度W12。第二寬度W12可大於穿孔215的寬度W1。第二寬度W12可與第一寬度W11相同。與所示不同，第二寬度W12可不同於第一寬度W11。
第二下部導電結構312可具有與第一下部導電結構311的高度實質上相同的高度。舉例而言，第二下部導電結構312的頂表面312a可位於與各所述第一下部導電結構311的頂表面311a的高度/水平高度及下部半導體晶片210頂表面的高度/水平高度實質上相同的高度/水平高度處。某個組件的水平高度（例如，高度）可指示垂直水平高度，且可在第三方向D3上量測兩個組件之間的水平高度差。
第二下部導電結構312可包含與第一下部導電結構311的金屬材料相同的金屬材料。第二下部導電結構312可包含例如銅。第二下部導電結構312可具有與第一下部導電結構311的晶粒相同或不同的晶粒。
半導體封裝10可更包括導電晶種圖案315。導電晶種圖案315可相應地設置於第一下部導電結構311及第二下部導電結構312的底表面上。舉例而言，導電晶種圖案315可設置於第一下部導電結構311與它們對應的第一重佈線接墊150之間以及第二下部導電結構312與它對應的第一重佈線接墊150之間。如圖1C及圖1D中所示，各所述導電晶種圖案315可耦合至相應的第一重佈線接墊150的接合部152。儘管未示出，但是可省略導電晶種圖案315，且第一下部導電結構311及第二下部導電結構312可直接耦合至第一重佈線接墊150。
導電晶種圖案315可包含與第一重佈線接墊150的材料以及第一下部導電結構311及第二下部導電結構312的材料不同的材料。舉例而言，導電晶種圖案315可包含導電晶種材料。
上部半導體晶片220可設置於下部半導體晶片210的頂表面及第二下部導電結構312的頂表面312a上。上部半導體晶片220可為與下部半導體晶片210不同的類型。舉例而言，上部半導體晶片220可為邏輯晶片或緩衝晶片。上部半導體晶片220可具有大於下部半導體晶片210的寬度的寬度。
上部半導體晶片220可具有第一部及第二部。上部半導體晶片220的第一部可設置於下部半導體晶片210的頂表面上，同時在垂直方向上與下部半導體晶片210交疊。當在平面圖中觀察時，上部半導體晶片220的第一部可與第二下部導電結構312間隔開。第一焊料凸塊521可設置於下部半導體晶片210與上部半導體晶片220的第一部之間。如圖1C中所示，第一焊料凸塊521可耦合至位於上部半導體晶片220中所包括的第一部的底表面上的上部接墊212及晶片接墊221。第一焊料凸塊521可包含焊料材料。第一焊料凸塊521可更包括支柱圖案（未示出），且支柱圖案可包含金屬，例如銅。上部半導體晶片220可藉由第一焊料凸塊521電性連接至穿孔215。第一焊料凸塊521可具有相對小的寬度W31及節距。
當在平面圖中觀察時，上部半導體晶片220的第二部可對應於上部半導體晶片220的邊緣區。第二部可為上部半導體晶片220的懸伸部分。當在平面圖中觀察時，上部半導體晶片220的第二部可與第二下部導電結構312交疊且可與下部半導體晶片210間隔開。第二下部導電結構312可設置於第一重佈線基底100與上部半導體晶片220的第二部之間。
第二焊料凸塊522可設置於第二下部導電結構312與上部半導體晶片220的第二部之間。舉例而言，第二焊料凸塊522可耦合至第二下部導電結構312及位於上部半導體晶片220中所包括的第二部的底表面上的晶片接墊221。上部半導體晶片220可藉由第二焊料凸塊522及第二下部導電結構312電性連接至對應的焊料球500。作為另一選擇，上部半導體晶片220可藉由第二下部導電結構312及第一重佈線基底100電性連接至上部導電結構320。第二焊料凸塊522可包含焊料材料。第二焊料凸塊522可更包括支柱圖案（未示出）。
根據一些實施例，由於提供第二下部導電結構312，用於上部半導體晶片220的電性路徑中可能存在分散。舉例而言，穿孔215可用作上部半導體晶片220的訊號路徑，且第二下部導電結構312可用作上部半導體晶片220的電壓供應路徑。電壓可為電源電壓或接地電壓。因此，可自由地設計用於上部半導體晶片220的電性路徑。
根據一些實施例，穿孔215可為訊號穿孔。上部半導體晶片220可藉由穿孔215及第一焊料凸塊521與下部半導體晶片210或焊料球500傳送資料訊號。由於穿孔215具有相對小的寬度W1及節距，穿孔215可高度整合於下部半導體晶片210中。舉例而言，對於上部半導體晶片220，訊號輸入/輸出路徑可變得高度積體化。上部半導體晶片220可改善電性質。
根據一些實施例，第二下部導電結構312可為電壓供應導電結構。第二焊料凸塊522可為電壓供應凸塊。舉例而言，可藉由第二焊料凸塊522及第二下部導電結構312向上部半導體晶片220提供電壓。所述電壓可為電源電壓或接地電壓。第二下部導電結構312可具有大於穿孔215的直徑的直徑。第二下部導電結構312的第二寬度W12可大於穿孔215的寬度W1。因此，第二下部導電結構312可降低電阻。更大的電流量可藉由第二下部導電結構312供應至上部半導體晶片220。藉此，半導體封裝10可增加電性質。
由於提供第二下部導電結構312，在下部半導體晶片210中可省略電壓供應通孔或者可減少下部半導體晶片210中的電壓供應通孔的數目。藉此，下部半導體晶片210中的穿孔215的佈置可能存在限制，或者下部半導體晶片210的大小可能存在限制。
第二下部導電結構312的第二寬度W12可介於約20微米至約200微米的範圍內。當第二寬度W12小於約20微米時，第二下部導電結構312的電阻可能增加。當第二寬度W12大於約200微米時，第二下部導電結構312可對下部半導體晶片210及第一下部導電結構311的佈置施加限制。根據一些實施例，第二寬度W12可介於約20微米至約200微米的範圍內。因此，第二下部導電結構312可具有小電阻。可藉由第二下部導電結構312向上部半導體晶片220有利地供應電壓。另外，可減少下部半導體晶片210及第一下部導電結構311的佈置。
第二焊料凸塊522可具有大於第一焊料凸塊521的寬度W31的寬度W32。上部半導體晶片220的耦合至第二焊料凸塊522的晶片接墊221可具有大於上部半導體晶片220的耦合至第一焊料凸塊521的晶片接墊221的寬度的寬度。
第二下部導電結構312可設置有多個。所述多個第二下部導電結構312可位於下部半導體晶片210的相對側上。舉例而言，如圖1A中所示，第二下部導電結構312可被設置成同時環繞下部半導體晶片210。所述多個第二下部導電結構312可用作電源導電結構。
與上面論述不同，第二下部導電結構312中的至少一者可用作接地導電結構或訊號導電結構。穿孔215中的至少一者可用作電源穿孔或接地穿孔。
下部模塑層410可設置於第一重佈線基底100上。下部模塑層410可覆蓋下部半導體晶片210的側壁以及第一下部導電結構311及第二下部導電結構312的側壁。如圖1C中所示，下部模塑層410可具有與第一下部導電結構311的頂表面311a、第二下部導電結構312的頂表面312a及下部半導體晶片210的頂表面共面的頂表面。下部模塑層410可包含介電聚合物，例如環氧系模塑化合物（epoxy-based molding compound）。下部模塑層410可進一步延伸至第一重佈線基底100與下部半導體晶片210之間的間隙中，藉此對下部凸塊510進行包封。下部半導體晶片210可包含第一介電聚合物，例如環氧系模塑化合物。下部模塑層410可更包括第一填料。第一填料可在第一介電聚合物中提供。第一填料可包括無機材料，例如二氧化矽。
下部模塑層410上可設置有覆蓋上部半導體晶片220及上部導電結構320的側壁的上部模塑層420。舉例而言，上部模塑層420可覆蓋上部半導體晶片220的側壁及頂表面。上部模塑層420可具有與上部導電結構320的頂表面共面的頂表面。上部模塑層420可進一步延伸至上部半導體晶片220的底表面上，藉此對第一焊料凸塊521及第二焊料凸塊522進行包封。作為另一選擇，上部底部填充層可介置於下部半導體晶片210與上部半導體晶片220之間，藉此對第一焊料凸塊521進行包封。上部底部填充層可進一步對第二焊料凸塊522進行包封。
上部模塑層420可與下部模塑層410的頂表面直接接觸。上部模塑層420可包含第二介電聚合物。第二介電聚合物可包括例如環氧系模塑化合物。上部模塑層420可更包括第二填料。舉例而言，第二介電聚合物可不同於下部模塑層410的第一介電聚合物。作為另一選擇，第二介電聚合物可與第一介電聚合物相同，但是第二填料可不同於第一填料。舉例而言，第二填料可在材料、形狀或含量比方面不同於第一填料。對於另一實例，第二介電聚合物可與第一介電聚合物相同，且第二填料可與第一填料相同。
第二重佈線基底600可設置於上部模塑層420及上部導電結構320上。第二重佈線基底600可設置於上部半導體晶片220上且可在垂直方向上與上部半導體晶片220的頂表面間隔開。作為另一選擇，上部模塑層420可暴露出上部半導體晶片220的頂表面，且第二重佈線基底600可接觸上部半導體晶片220的暴露出的頂表面。第二重佈線基底600可電性連接至上部導電結構320。
第二重佈線基底600可包括第二介電層601、第二重佈線圖案630、第二晶種圖案635及第二重佈線接墊650。第二介電層601可包括多個第二介電層。所述多個第二介電層601可堆疊於上部模塑層420上。第二介電層601可包括光可成像的介電質（PID）。舉例而言，第二介電層601可包含彼此相同的材料。在相鄰的第二介電層601之間可提供模糊的介面。第二介電層601的數目可不同地改變。
第二重佈線圖案630可設置於上部導電結構320上。各所述第二重佈線圖案630可包括第二通孔部及第二導線部。第二通孔部可設置於對應的第二介電層601中。第二導線部可設置於第二通孔部上，且第二導線部與第二通孔部可彼此連接而在第二導線部與第二通孔部之間不存在介面。每一第二重佈線圖案630的第二導線部可具有大於每一第二重佈線圖案630的第二通孔部的頂表面處的寬度的寬度。各所述第二重佈線圖案630的第二導線部可延伸至對應的第二介電層601的頂表面上。第二重佈線圖案630可包含金屬，例如銅。
第二重佈線圖案630可包括堆疊的第二下部重佈線圖案與第二上部重佈線圖案。第二下部重佈線圖案可設置於對應的上部導電結構320上且耦合至所述對應的上部導電結構320。舉例而言，第二下部重佈線圖案的第二通孔部可設置於上部導電結構320的頂表面上。第二上部重佈線圖案可設置於第二下部重佈線圖案上且耦合至第二下部重佈線圖案。
第二晶種圖案635可相應地設置於第二重佈線圖案630的底表面上。舉例而言，各所述第二晶種圖案635可設置於對應的第二重佈線圖案630的第二通孔部的底表面及側壁上，且可延伸至對應的第二重佈線圖案630的第二導線部的底表面上。各所述第二晶種圖案635可包含與上部導電結構320的材料及第二重佈線圖案630的材料不同的材料。舉例而言，第二晶種圖案635可包含導電晶種材料。第二晶種圖案635可用作阻擋層，以防止第二重佈線圖案630中所包含的材料擴散。
各所述第二重佈線接墊650可設置於對應的第二重佈線圖案630上且耦合至所述對應的第二重佈線圖案630。舉例而言，各所述第二重佈線接墊650可設置於第二上部重佈線圖案上。第二重佈線接墊650可在側向上彼此間隔開。第二重佈線接墊650可具有設置於最上部第二介電層601中的下部部分。第二重佈線接墊650可具有延伸至所述最上部第二介電層601的頂表面上的上部部分。第二重佈線接墊650可包含金屬，例如銅。
第二重佈線接墊650可藉由第二重佈線圖案630耦合至對應的上部導電結構320。由於提供第二重佈線圖案630，至少一個第二重佈線接墊650可不與電性連接至第二重佈線接墊650的上部導電結構320在垂直方向上對準。藉此，可更自由地設計第二重佈線接墊650的佈置。堆疊於一個上部導電結構320與其對應的第二重佈線接墊650之間的第二重佈線圖案630的數目可存在大的變化而不進行限制。舉例而言，上部導電結構320與其對應的第二重佈線接墊650之間可設置一或三個或更多個第二重佈線圖案630。
第二重佈線基底600可更包括第二晶種接墊655。第二晶種接墊655可相應地介置於最上部第二重佈線圖案630與第二重佈線接墊650之間。第二晶種接墊655可包含導電晶種材料。
當在第一重佈線基底100與第二重佈線基底600之間設置有單件（或單層）導電結構時，縱橫比（aspect ratio）的限制可能限制單件（或單層）導電結構的高度。根據一些實施例，由於設置第一下部導電結構311及上部導電結構320，因此第一下部導電結構311與上部導電結構320的厚度之和H可能相對大。舉例而言，第一下部導電結構311與上部導電結構320的厚度之和H可被設定為約150微米至約950微米的範圍。由於第一下部導電結構311與上部導電結構320的厚度之和H等於或小於約950微米，因此半導體封裝10的大小可變小。
由於第一下部導電結構311與上部導電結構320的厚度之和H等於或大於約150微米，因此上部導電結構320的頂表面可位於相對高的水平高度處。因此，可減少施加於第一重佈線基底100與第二重佈線基底600之間的間距的限制。即使當下部半導體晶片210或上部半導體晶片220具有相對大的厚度時，下部半導體晶片210及上部半導體晶片220亦可堆疊於第一重佈線基底100上。根據一些實施例，上部半導體晶片220的半導體基底可具有相對大的厚度。上部半導體晶片220的半導體基底可具有高熱導率，且因此半導體封裝10可改善熱輻射性質。上部半導體晶片220的半導體基底可具有相對大的強度，且因此半導體封裝10可改善機械性質。上部半導體晶片220的半導體基底可具有小於下部模塑層410的熱膨脹係數（coefficient of thermal expansion，CTE）及上部模塑層420的熱膨脹係數的熱膨脹係數，且因此可防止半導體封裝10翹曲。
根據一些實施例，第一重佈線基底100的底表面與第二重佈線基底600的頂表面之間的間距A可被設定為約200微米至約1000微米的範圍。由於第一重佈線基底100的底表面與第二重佈線基底600的頂表面之間的間距A等於或大於約200微米，因此半導體封裝10可改善熱性質。由於第一重佈線基底100的底表面與第二重佈線基底600的頂表面之間的間距A等於或小於約1,000微米，因此半導體封裝10可變得結構緊湊。
下面將對根據一些實施例的第一下部導電結構及上部導電結構進行論述。參照圖2A至圖2G，為了簡潔起見，將對單個第一下部導電結構及單個上部導電結構進行論述。對重複的說明進行論述。
圖2A示出圖1B中繪示的截面IV的放大剖面圖，其顯示根據一些實施例的第一下部導電結構及上部導電結構。
參照圖2A，上部導電結構320可設置於第一下部導電結構311上。上部晶種圖案325可進一步介置於第一下部導電結構311與上部導電結構320之間。上部導電結構320可藉由其中將上部晶種圖案325用作電極的電鍍製程形成。上部晶種圖案325可具有與上部導電結構320的寬度W20實質上相同的寬度。上部晶種圖案325可包含與第一下部導電結構311的材料及上部導電結構320的材料不同的材料。舉例而言，上部晶種圖案325可包含導電晶種材料。
圖2B示出圖1B中繪示的截面IV的放大剖面圖、其顯示根據一些實施例的第一下部導電結構及上部導電結構。圖2C示出圖1B中繪示的截面IV的放大剖面圖、其顯示根據一些實施例的第一下部導電結構及上部導電結構。
參照圖2B及圖2C，上部導電結構320可設置於第一下部導電結構311上。第一下部導電結構311及上部導電結構320中的每一者可與圖1B至圖1D的實施例中論述的第一下部導電結構311及上部導電結構320中的每一者相同或相似。相反，上部導電結構320可在第一方向D1或與第一方向D1相反的方向上與第一下部導電結構311偏置。上部導電結構320的側壁可不與第一下部導電結構311的側壁對準。第一下部導電結構311的頂表面311a可包括第一部及第二部。第一下部導電結構311的頂表面311a的第一部可與上部導電結構320接觸，且第一下部導電結構311的頂表面311a的第二部可與上部模塑層420接觸。
如圖2B中所示，上部導電結構320可與第一下部導電結構311直接接觸。
如圖2C中所示，上部晶種圖案325可設置於上部導電結構320的底表面上。舉例而言，上部晶種圖案325可設置於上部導電結構320與第一下部導電結構311之間以及上部導電結構320與下部模塑層410之間。上部晶種圖案325的側壁可與上部導電結構320的側壁對準。
圖2D及圖2E示出圖1B中繪示的截面IV的放大剖面圖，其顯示根據一些實施例的第一下部導電結構及上部導電結構。
參照圖2D及圖2E，上部導電結構320的寬度W20可小於第一下部導電結構311的第一寬度W11。上部導電結構320可設置於第一下部導電結構311的頂表面311a的中心區上。第一下部導電結構311的頂表面311a可具有與上部模塑層420接觸的邊緣區。
如圖2D中所示，上部導電結構320可與第一下部導電結構311直接接觸。
如圖2E中所示，上部晶種圖案325可設置於上部導電結構320與第一下部導電結構311之間。上部晶種圖案325可不在第一下部導電結構311與上部模塑層420之間延伸。
圖2F示出圖1B中繪示的截面IV的放大剖面圖，其顯示根據一些實施例的第一下部導電結構和上部導電結構。圖2G示出圖1B中繪示的截面IV的放大剖面圖，其示出根據一些實施例的第一下部導電結構及上部導電結構。
參照圖2F及圖2G，上部導電結構320的寬度W20可大於第一下部導電結構311的第一寬度W11。上部導電結構320可設置於第一下部導電結構311的頂表面311a及下部模塑層410的頂表面上。
如圖2F中所示，上部導電結構320可與第一下部導電結構311及下部模塑層410直接接觸。
如圖2G中所示，上部晶種圖案325可設置於第一下部導電結構311的底表面上。
圖3A示出沿圖1A的線I-II截取的剖面圖，其顯示根據一些實施例的半導體封裝。
參照圖3A，半導體封裝10A可包括第一重佈線基底100、焊料球500、下部半導體晶片210、上部半導體晶片220、第一下部導電結構311、第二下部導電結構312、上部導電結構320、第一焊料凸塊521、第二焊料凸塊522、下部模塑層410、上部模塑層420及第二重佈線基底600。半導體封裝10A可為下部封裝。
第一下部導電結構311的第一寬度W11及第二下部導電結構312的第二寬度W12可大於穿孔215的寬度W1。第二寬度W12可不同於第一寬度W11。舉例而言，第二寬度W12可小於第一寬度W11。
圖3B示出沿圖1A的線I-II截取的剖面圖，其顯示根據一些實施例的半導體封裝。
參照圖3B，半導體封裝10B可包括第一重佈線基底100、焊料球500、下部半導體晶片210及上部半導體晶片220、第一焊料凸塊521及第二焊料凸塊522、下部模塑層410及上部模塑層420、第一下部導電結構311及第二下部導電結構312、上部導電結構320以及第二重佈線基底600。
第一下部導電結構311的第一寬度W11及第二下部導電結構312的第二寬度W12可大於穿孔215的寬度W1。第二寬度W12可大於第一寬度W11。
圖4A示出顯示根據一些實施例的半導體封裝的平面圖。圖4B示出沿圖4A的線I-II截取的剖面圖。
參照圖4A及圖4B，半導體封裝10C可包括第一重佈線基底100、焊料球500、下部半導體晶片210及上部半導體晶片220、第一下部導電結構311及第二下部導電結構312、上部導電結構320、第一焊料凸塊521及第二焊料凸塊522、下部模塑層410及上部模塑層420以及第二重佈線基底600。
第一下部導電結構311可包括下部分隔結構311G及下部柱311SP。當在平面圖中觀察時，下部柱311SP可設置於第一重佈線基底100的邊緣區上。舉例而言，當在平面圖中觀察時，下部柱311SP可設置於下部分隔結構311G與第一重佈線基底100的側壁之間。各所述下部柱311SP可具有圓柱形形狀。
下部分隔結構311G可設置於第二下部導電結構312與下部柱311SP之間。下部分隔結構311G可與第二下部導電結構312相鄰。舉例而言，下部分隔結構311G與第二下部導電結構312之間的間距B1可小於下部分隔結構311G與下部柱311SP之間的最小間距B2。
如圖4A中所示，當在平面圖中觀察時，下部分隔結構311G可環繞下部半導體晶片210。下部分隔結構311G可具有指向下部半導體晶片210且與下部半導體晶片210間隔開的內側表面。下部分隔結構311G可具有具有四邊形形狀的內側表面。下部半導體晶片210的內側表面的平面形狀可有很大的變化。下部分隔結構311G的平面面積可大於各所述下部柱311SP的平面面積。
上部導電結構320可包括上部分隔結構320G及上部柱320SP。上部柱320SP可相應地設置於下部柱311SP上且耦合至下部柱311SP。上部柱320SP可各自具有圓柱形形狀。
下部柱311SP及上部柱320SP可為訊號結構或電源結構。舉例而言，下部柱311SP及上部柱320SP可用作第一重佈線基底100與第二重佈線基底600之間的資料訊號轉移路徑。作為另一選擇，下部柱311SP中的至少一者及其對應的一個上部柱320SP可用作接地電壓供應路徑。
上部分隔結構320G可設置於下部分隔結構311G上且耦合至下部分隔結構311G。如圖4A中所示，當在平面圖中觀察時，上部分隔結構320G可環繞上部半導體晶片220。上部分隔結構320G可具有指向上部半導體晶片220且與上部半導體晶片220間隔開的內側表面。上部分隔結構320G的平面形狀可與下部分隔結構311G的平面形狀相同或相似。舉例而言，上部分隔結構320G可具有四邊形形狀的內側表面。上部分隔結構320G的平面面積可大於各所述上部柱320SP的平面面積及各所述下部柱311SP的平面面積。
下部分隔結構311G及上部分隔結構320G可各自為接地結構。舉例而言，可藉由第一重佈線基底100及至少一個焊料球500自外部裝置向下部分隔結構311G及上部分隔結構320G提供接地電壓。因此，下部分隔結構311G及上部分隔結構320G可屏蔽下部半導體晶片210及上部半導體晶片220的電磁干擾（electromagnetic interference，EMI）。電磁干擾可能意指電氣組件的通訊操作受到由其他電氣組件發射或傳輸的電磁波引起的干擾。根據一些實施例，下部分隔結構311G及上部分隔結構320G可防止下部半導體晶片210及上部半導體晶片220的操作干擾另一設備的操作或被另一設備的操作干擾。其他設備可包括電子裝置、半導體裝置、半導體封裝、被動裝置及主動裝置中的一或多者，但是本揭露不限於此。
圖5A示出沿圖1A的線I-II截取的剖面圖，其顯示根據一些實施例的半導體封裝。
參照圖5A，半導體封裝10D可包括第一重佈線基底100’、焊料球500、下部半導體晶片210及上部半導體晶片220、第一下部導電結構311及第二下部導電結構312、上部導電結構320、第一焊料凸塊521及第二焊料凸塊522、下部模塑層410、上部模塑層420及第二重佈線基底600。相反，半導體封裝10D可不包括圖1B及圖1C中論述的下部凸塊510。
第一重佈線基底100’可包括第一介電層101、第一重佈線圖案130、第一晶種圖案135、第一晶種接墊155及第一重佈線接墊150。第一重佈線基底100’可不包括圖1B中論述的凸塊下圖案120。第一重佈線基底100’可與下部半導體晶片210及下部模塑層410直接接觸。舉例而言，最上部第一介電層101可與下部半導體晶片210的底表面及下部模塑層410的底表面直接接觸。第一晶種圖案135可相應地設置於第一重佈線圖案130的頂表面上。所述最上部第一介電層101中的第一晶種圖案135可耦合至下部接墊211或導電晶種圖案315。舉例而言，各所述最上部第一重佈線圖案130的第一通孔部可在垂直方向上與下部接墊211、第一下部導電結構311及第二下部導電結構312中的一者交疊。
半導體封裝10D可藉由晶片優先方案（chip-first scheme）製作，但是本揭露不限於此。
圖5B示出沿圖1A的線I-II截取的剖面圖，其顯示根據一些實施例的半導體封裝。
參照圖5B，半導體封裝10E可包括第一重佈線基底100’、焊料球500、下部半導體晶片210及上部半導體晶片220、第一下部導電結構311及第二下部導電結構312、上部導電結構320、第一焊料凸塊521及第二焊料凸塊522以及下部模塑層410及上部模塑層420。第一重佈線基底100’可與圖5A的實施例中論述的第一重佈線基底100’實質上相同。相反，半導體封裝10E可既不包括下部凸塊510亦不包括圖1B中論述的第二重佈線基底600。上部導電結構320可具有被上部模塑層420暴露出的頂表面。
圖6A示出顯示根據一些實施例的半導體封裝的剖面圖。
參照圖6A，半導體封裝10F可包括第一重佈線基底100、焊料球500、下部半導體晶片210及上部半導體晶片220、第一下部導電結構311及第二下部導電結構312、上部導電結構320、第一焊料凸塊521及第二焊料凸塊522、下部模塑層410及上部模塑層420以及第二重佈線基底600。
上部半導體晶片220可具有大於下部半導體晶片210的寬度的寬度。上部半導體晶片220可具有分別與上部半導體晶片220的第一側表面及第二側表面相鄰的第一部及第二部。上部半導體晶片220的第二側表面可與上部半導體晶片220的第一側表面相對。下部半導體晶片210可介置於第一重佈線基底100的頂表面與上部半導體晶片220的第一部的底表面之間。第二下部導電結構312可設置於第一重佈線基底100的頂表面與上部半導體晶片220的第二部的底表面之間。第二下部導電結構312可設置於下部半導體晶片210的一側上。
第二下部導電結構312的第二寬度W12可大於穿孔215的寬度W1。可設置多個第二下部導電結構312。所述多個第二下部導電結構312的節距可大於穿孔215的節距。
第二焊料凸塊522的寬度W32可大於第一焊料凸塊521的寬度W31。第二焊料凸塊522的節距P2可大於第一焊料凸塊521的節距P1。第二焊料凸塊522的節距P2可為相鄰的兩個第二焊料凸塊522的第一側壁之間的間距。第二焊料凸塊522的第一側壁可指向與第一方向D1相反的方向。
上部半導體晶片220的耦合至第二焊料凸塊522的晶片接墊221可具有大於上部半導體晶片220的耦合至第一焊料凸塊521的晶片接墊221的寬度的寬度。上部半導體晶片220的耦合至第二焊料凸塊522的晶片接墊221的節距可大於上部半導體晶片220的耦合至第一焊料凸塊521的晶片接墊221的節距。
圖6B示出顯示根據一些實施例的半導體封裝的剖面圖。
參照圖6B，半導體封裝10G可包括第一重佈線基底100、焊料球500、下部半導體晶片210及上部半導體晶片220、第一下部導電結構311及第二下部導電結構312、上部導電結構320、第一焊料凸塊521及第二焊料凸塊522、下部模塑層410及上部模塑層420以及第二重佈線基底600。
下部半導體晶片210、上部半導體晶片220及第二下部導電結構312的佈置可與上面在圖6A的實施例中論述的佈置實質上相同。舉例而言，第二下部導電結構312可設置於下部半導體晶片210的一側上。相反，下部半導體晶片210可具有大於上部半導體晶片220的寬度的寬度。下部半導體晶片210的至少一部分可不與上部半導體晶片220在垂直方向上交疊。與所示不同，下部半導體晶片210的寬度可與上部半導體晶片220的寬度實質上相同。
本揭露的一些實施例可彼此組合。舉例而言，第二重佈線基底600可不包括在圖1A的半導體封裝10、圖3A的半導體封裝10A、圖3B的半導體封裝10B、圖4A及圖4B的半導體封裝10C、圖6A的半導體封裝10F及圖6B的半導體封裝10G中的一或多者中。對於另一實例，在圖5A的實施例中論述的第一重佈線基底100’可不包括在圖3A的半導體封裝10A、圖3B的半導體封裝10B、圖4A及圖4B的半導體封裝10C、圖6A的半導體封裝10F及圖6B的半導體封裝10G中的一或多者中。所述實施例可彼此不同地組合。
圖7A示出顯示根據一些實施例的半導體封裝的剖面圖。
參照圖7A，半導體封裝1可包括下部封裝10’及上部封裝20。下部封裝10’可與圖1A至圖1D的實施例中論述的半導體封裝10實質上相同。舉例而言，下部封裝10’可包括第一重佈線基底100、焊料球500、下部半導體晶片210及上部半導體晶片220、第一下部導電結構311及第二下部導電結構312、上部導電結構320、第一焊料凸塊521及第二焊料凸塊522、下部模塑層410及上部模塑層420以及第二重佈線基底600。對於另一實例，下部封裝10’可與圖3A的半導體封裝10A、圖3B的半導體封裝10B、圖4A及圖4B的半導體封裝10C、圖6A的半導體封裝10F及圖6B的半導體封裝10G中的一者實質上相同。
上部封裝20可包括上部基底700、第一半導體晶片710、第二半導體晶片720及模塑圖案740。上部基底700可設置於第二重佈線基底600的頂表面上且與第二重佈線基底600的頂表面間隔開。上部基底700可為印刷電路板（printed circuit board，PCB）或重佈線層。上部基底700可分別在上部基底700的底表面及頂表面上設置有第一基底接墊701及第二基底接墊702。上部基底700中可設置有耦合至第一基底接墊701及第二基底接墊702的金屬線705。
第一半導體晶片710可安裝於上部基底700的頂表面上。第一半導體晶片710可包括第一接墊711、導電穿孔715及第二接墊712。第一接墊711及第二接墊712可分別設置於第一半導體晶片710的底表面及頂表面上。第一半導體晶片710中可設置有導電穿孔715。第二接墊712可藉由導電穿孔715耦合至第一接墊711。第一接墊711、導電穿孔715及第二接墊712可包含例如金屬。
上部封裝20可更包括第一上部凸塊750。第一上部凸塊750可設置於上部基底700及第一半導體晶片710上且可耦合至第二基底接墊702及第一接墊711。第一上部凸塊750可包含焊料材料。
第二半導體晶片720可安裝於第一半導體晶片710上。舉例而言，上部封裝20可更包括第二上部凸塊755。第二上部凸塊755可介置於第二半導體晶片720的第二接墊712與晶片接墊721之間且可電性連接至第一半導體晶片710及第二半導體晶片720。第二上部凸塊755可包含焊料材料。
第二重佈線基底600與上部基底700之間可設置有連接凸塊675。舉例而言，連接凸塊675可設置於第二重佈線接墊650與第一基底接墊701之間且耦合至第二重佈線接墊650及第一基底接墊701。因此，第一半導體晶片710及第二半導體晶片720可藉由連接凸塊675電性連接至上部半導體晶片220、下部半導體晶片210或焊料球500。
上部基底700上可設置有覆蓋第一半導體晶片710及第二半導體晶片720的模塑圖案740。模塑圖案740可暴露出第二半導體晶片720的頂表面。模塑圖案740可包含介電聚合物，例如環氧系模塑化合物。
上部封裝20可更包括熱輻射結構790。熱輻射結構790可設置於第二半導體晶片720的頂表面及模塑圖案740的頂表面上。熱輻射結構790可更包括在模塑圖案740的側表面上。熱輻射結構790可包括熱沉、散熱片或熱介面材料（thermal interface material，TIM）層。熱輻射結構790可包含例如金屬。
圖7B示出顯示根據一些實施例的半導體封裝的剖面圖。
參照圖7B，半導體封裝2可包括下部封裝10’及上部封裝20A。下部封裝10’可與圖7A的實施例中論述的內容實質上相同。
上部封裝20A可包括第二半導體晶片720及模塑圖案740。上部封裝20A可更包括熱輻射結構790。上部封裝20A可不包括圖7A中論述的第一上部凸塊750、第一半導體晶片710及第二上部凸塊755。第二半導體晶片720可設置於第二重佈線基底600的頂表面上。第二重佈線基底600與第二半導體晶片720之間可設置有連接凸塊675，所述連接凸塊675耦合至第二半導體晶片720的第二重佈線接墊650及晶片接墊721。模塑圖案740可直接設置於第二重佈線基底600上。模塑圖案740可進一步延伸至第二半導體晶片720的底表面上，以對連接凸塊675進行包封。作為另一選擇，底部填充圖案（未示出）可介置於第二重佈線基底600與第二半導體晶片720之間。
圖7C示出顯示根據一些實施例的半導體封裝的剖面圖。
參照圖7C，半導體封裝3可包括下部封裝10E’及上部封裝20B。下部封裝10E’可與圖5B的實施例中論述的半導體封裝10E實質上相同。上部封裝20B可包括上部基底700、第二半導體晶片720、第二上部凸塊755及模塑圖案740。第二上部凸塊755可設置於上部基底700與第二半導體晶片720之間且可耦合至第二半導體晶片720的第二基底接墊702及晶片接墊721。上部封裝20B可更包括熱輻射結構790。
上部導電結構320與上部基底700之間可設置有連接凸塊675，所述連接凸塊675耦合至上部導電結構320及第一基底接墊701。舉例而言，連接凸塊675可與上部導電結構320的頂表面直接接觸。
可將圖7A中繪示的半導體封裝1的實施例、圖7B中繪示的半導體封裝2的實施例及圖7C中繪示的半導體封裝3的實施例彼此組合。舉例而言，圖7C的半導體封裝3可包括圖7A的上部封裝20或圖7B的上部封裝20A。所述實施例可彼此不同地組合。
下面將對根據一些實施例的製作半導體封裝的方法進行論述。
圖8A至圖8M示出沿圖1A的線I-II截取的剖面圖，其顯示根據一些實施例的製作半導體封裝的方法。
參照圖8A，可在載體基底900上形成凸塊下圖案120、第一介電層101、第一晶種圖案135及第一重佈線圖案130。根據一些實施例，可執行電鍍製程以在載體基底900上形成凸塊下圖案120。可在載體基底900上形成第一介電層101，以覆蓋凸塊下圖案120的側壁及頂表面。可在第一介電層101中形成第一開口109以暴露出凸塊下圖案120。
形成第一晶種圖案135及第一重佈線圖案130可包括：在第一開口109中及在第一介電層101的頂表面上形成第一晶種層（未示出）；在第一晶種層上形成抗蝕劑圖案（未示出）；執行其中將第一晶種層用作電極的電鍍製程；移除抗蝕劑圖案以暴露出第一晶種層的一部分；以及對第一晶種層的暴露部分進行蝕刻。
電鍍製程可在第一開口109中以及在抗蝕劑圖案的下部部分中形成第一重佈線圖案130。第一重佈線圖案130中的每一者可包括第一通孔部及第一導線部。可在對應的第一開口109中形成第一通孔部，且可在第一通孔部及在第一介電層101上形成第一導線部。對第一晶種層進行蝕刻可相應地在第一重佈線圖案130的底表面上形成第一晶種圖案135。
參照圖8B，可重複執行形成第一介電層101、形成第一晶種圖案135以及形成第一重佈線圖案130。因此，可形成堆疊的第一介電層101且可形成堆疊的第一重佈線圖案130。
可在最上部第一介電層101的對應的第一開口109中形成第一重佈線接墊150，藉此耦合至第一重佈線圖案130。在形成第一重佈線接墊150之前，可形成第一晶種接墊155。可執行其中將第一晶種接墊155用作電極的電鍍製程，以形成第一重佈線接墊150。因此，可製造第一重佈線基底100。第一重佈線基底100可包括第一介電層101、凸塊下圖案120、第一晶種圖案135、第一重佈線圖案130、第一晶種接墊155及第一重佈線接墊150。
參照圖8C，可在第一重佈線接墊150上形成導電晶種圖案315。可執行其中將導電晶種圖案315用作電極的電鍍製程，以形成第一下部導電結構311及第二下部導電結構312。第一下部導電結構311及第二下部導電結構312可相應地形成於導電晶種圖案315上。舉例而言，可在單個製程中形成第二下部導電結構312及第一下部導電結構311。藉此，可簡化半導體封裝製作。第二下部導電結構312可包括與第一下部導電結構311的材料相同的材料。第二下部導電結構312的第二寬度W12可與第一下部導電結構311的第一寬度W11相同或相似。
參照圖8D，下部半導體晶片210可安裝於第一重佈線基底100的頂表面上。下部半導體晶片210可包括下部接墊211、穿孔215及上部接墊212。安裝下部半導體晶片210可包括在第一重佈線基底100與下部半導體晶片210之間形成下部凸塊510。下部凸塊510可耦合至第一重佈線接墊150及下部接墊211。各所述穿孔215的寬度W1可小於第一寬度W11及第二寬度W12。
參照圖8E，可在第一重佈線基底100的頂表面上形成下部模塑層410，以覆蓋下部半導體晶片210、第一下部導電結構311及第二下部導電結構312。舉例而言，下部模塑層410可覆蓋下部半導體晶片210的頂表面、第一下部導電結構311的頂表面及第二下部導電結構312的頂表面312a。下部模塑層410的頂表面可位於較下部半導體晶片210的頂表面的水平高度、第一下部導電結構311的頂表面的水平高度及第二下部導電結構312的頂表面312a的水平高度更高的水平高度處。下部半導體晶片210的頂表面可包括上部接墊212的頂表面。
參照圖8F，下部模塑層410可經歷研磨製程以移除下部模塑層410的一部分。舉例而言，研磨製程可包括化學機械拋光製程（chemical mechanical polishing process）。研磨製程可暴露出第一下部導電結構311的頂表面、第二下部導電結構312的頂表面312a及下部半導體晶片210的頂表面。舉例而言，可暴露出下部半導體晶片210的上部接墊212。在研磨製程終止之後，第二下部導電結構312的暴露出的頂表面312a可位於與下部模塑層410的頂表面的水平高度、第一下部導電結構311的頂表面的水平高度以及下部半導體晶片210的頂表面的水平高度實質上相同的水平高度處。
參照圖8G，可相應地在第一下部導電結構311上形成上部導電結構320。根據一些實施例，可執行其中將第一下部導電結構311用作電極的電鍍製程，以形成上部導電結構320。作為另一選擇，可在第一下部導電結構311上形成上部晶種圖案（參見圖2A的324）。可執行其中將上部晶種圖案325（未示出）用作電極的電鍍製程，以形成上部導電結構320。可不在第二下部導電結構312上形成上部導電結構320。
參照圖8H，可在上部接墊212上形成第一焊料凸塊521，且可在第二下部導電結構312的頂表面312a上形成第二焊料凸塊522。形成第一焊料凸塊521及第二焊料凸塊522可包括附接焊料球。
參照圖8I，可於下部半導體晶片210及第二下部導電結構312上設置上部半導體晶片220。上部半導體晶片220可具有耦合至第一焊料凸塊521或第二焊料凸塊522的晶片接墊221。因此，上部半導體晶片220可電性連接至下部半導體晶片210及第二下部導電結構312。
參照圖8J，可在下部模塑層410上形成上部模塑層420，以覆蓋上部半導體晶片220及上部導電結構320。上部模塑層420可覆蓋上部半導體晶片220的頂表面及上部導電結構320的頂表面。上部模塑層420可具有位於較上部半導體晶片220的頂表面的水平高度及上部導電結構320的頂表面的水平高度更高的水平高度處的頂表面。上部模塑層420可進一步延伸至上部半導體晶片220的底表面上，以覆蓋第一焊料凸塊521及第二焊料凸塊522。
參照圖8K，上部模塑層420可經歷研磨製程以暴露出上部導電結構320的頂表面。舉例而言，研磨製程可包括化學機械拋光製程。在研磨製程終止之後，上部導電結構320的暴露出的頂表面可位於與上部模塑層420的頂表面的水平高度實質上相同的水平高度處。上部半導體晶片220的頂表面可覆蓋有上部模塑層420。作為另一選擇，上部半導體晶片220的頂表面可被暴露出而並未被上部模塑層420覆蓋。
參照圖8L，可在上部模塑層420及上部導電結構320上形成第二介電層601、第二晶種圖案635、第二重佈線圖案630、第二晶種接墊655及第二重佈線接墊650，此可製作第二重佈線基底600。
根據一些實施例，可在上部模塑層420的頂表面上形成第二介電層601。可在第二介電層601中形成第二開口609，以暴露出上部導電結構320的頂表面。可在第二開口609中及在第二介電層601的頂表面上形成第二晶種圖案635。可在第二開口609中及在第二介電層601的頂表面上形成第二重佈線圖案630，藉此覆蓋第二晶種圖案635。
各所述第二重佈線圖案630可包括第二通孔部及第二導線部。可在對應的第二開口609中形成第二通孔部。可在第二通孔部上形成第二導線部，且第二導線部可延伸至第二介電層601的頂表面上。形成第二晶種圖案635及第二重佈線圖案630可與圖8A的實施例中論述的形成第一晶種圖案135及第一重佈線圖案130相同或相似。可重複執行形成第二介電層601、形成第二晶種圖案635以及形成第二重佈線圖案630。藉此，可形成多個堆疊的第二介電層601、多個第二晶種圖案635及多個堆疊的第二重佈線圖案630。
可在最上部第二介電層601中及在最上部第二介電層601的頂表面上形成第二重佈線接墊650。在形成第二重佈線接墊650之前，可形成第二晶種接墊655。第二重佈線接墊650可藉由其中將第二晶種接墊655用作電極的電鍍製程形成。因此，可製造第二重佈線基底600。第二重佈線基底600可包括第二介電層601、第二晶種圖案635、第二重佈線圖案630、第二晶種接墊655及第二重佈線接墊650。
參照圖8M，可移除載體基底900以暴露出第一重佈線基底100的底表面101b。舉例而言，可暴露出最下部第一介電層101的底表面及凸塊下圖案120的底表面。
返回參照圖1B，可在凸塊下圖案120的底表面上相應地形成焊料球500，藉此耦合至凸塊下圖案120。藉由以上論述的製程，可最終製作半導體封裝10。
根據本揭露，上部導電結構可設置於第一下部導電結構上，且上部導電結構的頂表面可位於相對高的水平高度處。上部半導體晶片可堆疊在下部半導體晶片上，且可在側向上與上部導電結構間隔開。由於提供了上部導電結構，因此可減少施加於上部半導體晶片的厚度的限制，並改善上部半導體晶片的熱性質。
上部半導體晶片可設置於下部半導體晶片及第二下部導電結構上，且可電性連接至第二下部導電結構及下部半導體晶片的穿孔。因此，可能存在用於上部半導體晶片的電性路徑的分佈。上部半導體晶片可增加電性質。
第二下部導電結構及第一下部導電結構可在單個製程中形成，且因此可簡化半導體封裝製作。
按照領域中的慣例，可在施行一或多個功能的區塊角度闡述且示出實施例。該些區塊在本文中可被稱為單元或模組等，是由類比電路及/或數位電路（例如邏輯閘、積體電路、微處理器、微控制器、記憶體電路、被動電子組件、主動電子組件、光學組件、硬連線電路等）在實體上實施且可視需要由韌體及/或軟體驅動。舉例而言，電路可體現於一或多個半導體晶片中或基板支撐件（例如印刷電路板等）上。構成區塊的電路可由專用硬體實施，或由處理器（例如，一或多個經程式化微處理器及相關聯電路系統）實施，或由執行區塊的一些功能的專用硬體與執行區塊的其他功能的處理器的組合實施。可在不背離本揭露的範圍的條件下將實施例的每一區塊在實體上分離成二或更多個相互作用且離散的區塊。同樣，可在不背離本揭露的範圍的條件下將實施例的區塊在實體上組合成更複雜的區塊。實施例的態樣可經由儲存於非暫時性儲存媒體內且由處理器執行的指令來達成。
本揭露的詳細說明不應被解釋為限於本文中所述的實施例，且本揭露旨在不脫離本揭露的精神及範圍的情況下涵蓋本揭露的各種組合、修改及變化。
1、2、3、10、10A、10B、10C、10D、10E、10F、10G:半導體封裝 10’、10E’:下部封裝 20、20A、20B:上部封裝 100、100’:第一重佈線基底 101:第一介電層 101b:底表面 109:第一開口 120:凸塊下圖案 130:第一重佈線圖案 135:第一晶種圖案 150:第一重佈線接墊 151:主體部 152:接合部 155:第一晶種接墊 210:下部半導體晶片 211:下部接墊 212:上部接墊 215:穿孔 220:上部半導體晶片 221、721:晶片接墊 311:第一下部導電結構/下部導電結構 311a、312a:頂表面 311G:下部分隔結構 311SP:下部柱 312:第二下部導電結構/下部導電結構 315:導電晶種圖案 320:上部導電結構 320G:上部分隔結構 320SP:上部柱 325:上部晶種圖案 410:下部模塑層 420:上部模塑層 500:焊料球 510:下部凸塊 521:第一焊料凸塊 522:第二焊料凸塊 600:第二重佈線基底 601:第二介電層 609:第二開口 630:第二重佈線圖案 635:第二晶種圖案 650:第二重佈線接墊 655:第二晶種接墊 675:連接凸塊 700:上部基底 701:第一基底接墊 702:第二基底接墊 705:金屬線 710:第一半導體晶片 711:第一接墊 712:第二接墊 715:導電穿孔 720:第二半導體晶片 740:模塑圖案 750:第一上部凸塊 755:第二上部凸塊 790:熱輻射結構 900:載體基底 A、B1:間距 B2:最小間距 D1:第一方向 D2:第二方向 D3:第三方向 H:厚度之和 I-II:線 III、IV:截面 P1、P2:節距 W1、W20、W31、W32:寬度 W11:第一寬度 W12:第二寬度
圖1A示出顯示根據一些實施例的半導體封裝的平面圖。 圖1B示出沿圖1A的線I-II截取的剖面圖。 圖1C示出顯示圖1B的截面III的放大圖。 圖1D示出顯示圖1B的截面IV的放大圖。 圖2A至圖2G示出顯示根據一些實施例的第一下部導電結構及上部導電結構的剖面圖。 圖3A示出顯示根據一些實施例的半導體封裝的剖面圖。 圖3B示出顯示根據一些實施例的半導體封裝的剖面圖。 圖4A示出顯示根據一些實施例的半導體封裝的平面圖。 圖4B示出沿圖4A的線I-II截取的剖面圖。 圖5A示出顯示根據一些實施例的半導體封裝的剖面圖。 圖5B示出顯示根據一些實施例的半導體封裝的剖面圖。 圖6A示出顯示根據一些實施例的半導體封裝的剖面圖。 圖6B示出顯示根據一些實施例的半導體封裝的剖面圖。 圖7A示出顯示根據一些實施例的半導體封裝的剖面圖。 圖7B示出顯示根據一些實施例的半導體封裝的剖面圖。 圖7C示出顯示根據一些實施例的半導體封裝的剖面圖。 圖8A至圖8M示出顯示根據一些實施例的製作半導體封裝的方法的剖面圖。
10:半導體封裝
100:第一重佈線基底
101:第一介電層
101b:底表面
120:凸塊下圖案
130:第一重佈線圖案
135:第一晶種圖案
150:第一重佈線接墊
155:第一晶種接墊
210:下部半導體晶片
211:下部接墊
212:上部接墊
215:穿孔
220:上部半導體晶片
221:晶片接墊
311:第一下部導電結構/下部導電結構
312:第二下部導電結構/下部導電結構
315:導電晶種圖案
320:上部導電結構
410:下部模塑層
420:上部模塑層
500:焊料球
510:下部凸塊
521:第一焊料凸塊
522:第二焊料凸塊
600:第二重佈線基底
601:第二介電層
630:第二重佈線圖案
635:第二晶種圖案
650:第二重佈線接墊
655:第二晶種接墊
A:間距
D1:第一方向
D2:第二方向
D3:第三方向
H:厚度之和
I-II:線
III、IV:截面
W1、W31、W32:寬度
W11:第一寬度
W12:第二寬度

Claims (20)

  1. 一種半導體封裝，包括： 第一重佈線基底； 下部半導體晶片，位於所述第一重佈線基底上，所述下部半導體晶片中包括穿孔； 第一下部導電結構及第二下部導電結構，位於所述第一重佈線基底上且在側向上與所述下部半導體晶片間隔開； 上部半導體晶片，位於所述下部半導體晶片及所述第二下部導電結構上，所述上部半導體晶片耦合至所述穿孔及所述第二下部導電結構；以及 上部導電結構，位於所述第一下部導電結構上，其中 所述第二下部導電結構的寬度大於所述穿孔的寬度。
  2. 如請求項1所述的半導體封裝，更包括： 多個第一焊料凸塊，位於所述下部半導體晶片與所述上部半導體晶片之間；以及 第二焊料凸塊，位於所述第二下部導電結構與所述上部半導體晶片之間。
  3. 如請求項2所述的半導體封裝，其中： 所述第二下部導電結構的頂表面處於與所述下部半導體晶片的頂表面的水平高度實質上相同的水平高度處，且 所述第二焊料凸塊的寬度大於所述第一焊料凸塊的寬度。
  4. 如請求項1所述的半導體封裝，其中： 所述穿孔是訊號穿孔，且 所述第二下部導電結構被配置成接收電壓。
  5. 如請求項1所述的半導體封裝，更包括： 下部模塑層，位於所述第一重佈線基底上，所述下部模塑層覆蓋所述第一下部導電結構的側壁、所述第二下部導電結構的側壁以及所述下部半導體晶片的側壁；以及 上部模塑層，與所述下部模塑層的頂表面接觸，所述上部模塑層覆蓋所述上部半導體晶片的側壁及所述上部導電結構的側壁。
  6. 如請求項1所述的半導體封裝，其中所述上部半導體晶片包括： 第一部，在平面圖中與所述下部半導體晶片交疊且與所述第二下部導電結構間隔開；以及 第二部，在平面圖中與所述第二下部導電結構交疊且與所述下部半導體晶片間隔開。
  7. 如請求項1所述的半導體封裝，其中： 所述第二下部導電結構的高度與所述第一下部導電結構的高度相同，且 所述第二下部導電結構的所述寬度不同於所述第一下部導電結構的寬度。
  8. 如請求項1所述的半導體封裝，其中： 所述上部導電結構直接接觸所述第一下部導電結構， 所述上部導電結構包括與所述第一下部導電結構的材料相同的材料，且 所述上部導電結構具有與所述第一下部導電結構的晶粒不同的晶粒。
  9. 一種半導體封裝，包括： 第一重佈線基底； 下部半導體晶片，位於所述第一重佈線基底上，所述下部半導體晶片中包括穿孔； 第一下部導電結構，設置於所述第一重佈線基底上且在側向上與所述下部半導體晶片間隔開； 第二下部導電結構，設置於所述第一重佈線基底上且在側向上與所述下部半導體晶片及所述第一下部導電結構間隔開； 上部導電結構，位於所述第一下部導電結構上；以及 上部半導體晶片，位於所述下部半導體晶片的頂表面及所述第二下部導電結構的頂表面上，其中 所述上部半導體晶片耦合至所述穿孔及所述第二下部導電結構。
  10. 如請求項9所述的半導體封裝，其中所述第二下部導電結構的寬度大於所述穿孔的寬度。
  11. 如請求項9所述的半導體封裝，其中所述第一下部導電結構包括： 多個下部柱，在所述第一重佈線基底的邊緣區處位於頂表面上；以及 下部分隔結構，位於所述第二下部導電結構與所述多個下部柱之間，其中 當在平面圖中觀察時，所述下部分隔結構與所述下部半導體晶片間隔開且環繞所述下部半導體晶片。
  12. 如請求項11所述的半導體封裝，其中所述下部分隔結構被配置成接收接地電壓。
  13. 如請求項9所述的半導體封裝，更包括位於所述第二下部導電結構與所述上部半導體晶片之間的焊料凸塊。
  14. 如請求項9所述的半導體封裝，其中所述上部導電結構的寬度不同於所述第一下部導電結構的寬度。
  15. 如請求項9所述的半導體封裝，更包括： 第二重佈線基底，位於所述上部半導體晶片及所述上部導電結構上，其中 所述第二重佈線基底耦合至所述上部導電結構。
  16. 如請求項15所述的半導體封裝，更包括： 上部封裝，位於所述第二重佈線基底上，其中 所述上部封裝包括第一半導體晶片及模塑圖案。
  17. 一種半導體封裝，包括： 第一重佈線基底，包括第一介電層、第一晶種圖案及位於所述第一晶種圖案上的第一導電圖案，所述第一介電層包含光可成像的聚合物； 焊料球，位於所述第一重佈線基底的底表面上； 下部半導體晶片，位於所述第一重佈線基底的頂表面上，所述下部半導體晶片包括下部接墊、穿孔及上部接墊； 多個下部導電結構，設置於所述第一重佈線基底上且在側向上與所述下部半導體晶片間隔開，所述下部導電結構包括彼此間隔開的第一下部導電結構與第二下部導電結構； 上部導電結構，位於所述第一下部導電結構上； 上部半導體晶片，位於所述下部半導體晶片的頂表面及所述第二下部導電結構的頂表面上，所述上部半導體晶片在側向上與所述上部導電結構間隔開； 多個第一焊料凸塊，位於所述下部半導體晶片與所述上部半導體晶片之間，所述第一焊料凸塊耦合至所述上部接墊及所述上部半導體晶片； 第二焊料凸塊，位於所述第二下部導電結構與所述上部半導體晶片之間，所述第二焊料凸塊耦合至所述第二下部導電結構及所述上部半導體晶片；以及 下部模塑層，位於所述第一重佈線基底上，所述下部模塑層覆蓋所述下部半導體晶片的側壁及所述下部導電結構的側壁，其中： 所述下部接墊位於所述下部半導體晶片的底表面上， 所述穿孔位於所述下部半導體晶片中且耦合至所述下部接墊，且 所述上部接墊位於所述下部半導體晶片的所述頂表面上且耦合至所述穿孔。
  18. 如請求項17所述的半導體封裝，其中： 所述第二下部導電結構的第二寬度大於所述穿孔的第一寬度， 所述穿孔為訊號穿孔，且 所述第二下部導電結構被配置成接收電壓。
  19. 如請求項18所述的半導體封裝，其中： 所述第二寬度處於約20微米至約200微米的範圍內，且 所述第二下部導電結構的高度與所述上部導電結構的高度之和處於約150微米至約950微米的範圍內。
  20. 如請求項17所述的半導體封裝，更包括： 上部模塑層，直接位於所述下部模塑層的頂表面上，所述上部模塑層覆蓋所述上部半導體晶片及所述上部導電結構，其中: 所述第二下部導電結構的所述頂表面處於與所述下部半導體晶片的所述頂表面的水平高度、所述第一下部導電結構的頂表面的水平高度以及所述下部模塑層的頂表面的水平高度實質上相同的水平高度處，且 所述上部導電結構的頂表面處於與所述上部模塑層的頂表面的水平高度實質上相同的水平高度處。
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