TWI830062B - 電子封裝件及其製法 - Google Patents

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Abstract

一種電子封裝件，係於具有線路層之承載結構之其中一側配置導電結構與包覆該導電結構之封裝層，而於另一側配置電子元件，以藉由該封裝層增加該承載結構之剛性，解決該電子封裝件因依功能需求而需增大體積所產生之翹曲或波浪狀變形等問題。

Description

電子封裝件及其製法
本發明係有關一種半導體裝置，尤指一種電子封裝件及其製法。
隨著高速運算應用的終端產品於現今蓬勃發展(如自動駕駛、超級電腦或行動裝置等)，覆晶球柵陣列(Flip Chip Ball grid array，簡稱FCBGA)形式之封裝結構中的晶片(IC)尺寸與封裝體外觀尺寸也日益增加。
圖1係為習知半導體封裝件1之剖面示意圖。如圖1所示，該半導體封裝件1係包括一封裝基板10、以覆晶方式安裝於該封裝基板10上側之單晶片系統(System on Chip，縮寫SoC)型半導體晶片11、以覆晶方式安裝於該封裝基板10上側之晶片模組12、以及複數植設於該封裝基板10下側之銲球16，並可依需求於該封裝基板10下側配置如電容之電子元件17。
習知半導體封裝件1依功能需求而需增大體積，因而容易發生翹曲(warpage)或波浪狀(wavy)變形等問題，故目前通常會使用下列方式克服：
第一種方式，係將該封裝基板10採用具有較厚核心層(core)之線路結構，以提供足夠的剛性。
第二種方式，係於該封裝基板10之上側配置一金屬強固件(stiffener)(圖未示)，以提供額外的剛性。
第三種方式，係於該封裝基板10之上側配置至少一散熱件13。例如，該散熱件13之頂片130藉由導熱介面材(Thermal Interface Material，簡稱TIM)14設於該半導體晶片11之非作用面11b上，且該散熱件13之支撐腳131透過黏著層15架設於該封裝基板10上。
然而，上述方式均會衍生如下問題：
於第一種方式中，該封裝基板10之厚度會增厚，使該電子元件17距離該半導體晶片11過遠，導致該半導體封裝件1之整體電性效能下降。
於第二種方式中，該強固件之配置會增加製作該半導體封裝件1之成本，且該封裝基板10需擴增用以配置該強固件之佈設區域，使該半導體封裝件1之整體尺寸增加。
於第三種方式中，該散熱件13之散熱能力會受限於該導熱介面材14之傳熱能力，且會增加製作該半導體封裝件1之成本。另一方面，因藉由該散熱件13增強該封裝基板10之剛性，故於後續製程中無法直接配置終端產品之系統端的散熱鰭片。
再者，基於上述方式之缺失，業界甚至於採用降低電氣與散熱效能等方式，以取代第一至第三種方式，雖可避免上述問題，但卻也使該半導體封裝件1難以滿足多功能需求。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：具有線路層之承載結構，係具有相對之第一側與第二側；導電結構，係設於該承載結構之第一側上且電性連接該線路層；封裝層，係設於該承載結構之第一側上並包覆該導電結構，且令該導電結構之部分表面外露於該封裝層；以及電子元件，係設於該承載結構之第二側上且電性連接該線路層。
前述之電子封裝件中，該導電結構係包含結合該線路層之導電柱。例如，該導電柱之端面外露於該封裝層。或者，該導電柱係藉由導電體結合該線路層。
前述之電子封裝件中，復包括嵌埋於該封裝層中之功能墊，且該功能墊係結合該線路層。例如，該功能墊之部分表面外露於該封裝層。
前述之電子封裝件中，該導電結構係包含銲球。例如，該銲球係凸出該封裝層。
前述之電子封裝件中，該導電結構係包含線路塊。例如，該線路塊係包含至少一電性連接該線路層之導電柱，且該導電柱之端面外露於該封裝層。或者，該線路塊係包含至少一電性連接該線路層之線路部，且該線路部之部分表面外露於該封裝層。
本發明亦提供一種電子封裝件之製法，係包括：提供一導電架，其包含一板體及複數分離設於該板體上之導電柱；將該導電架設置於一具有線路層之承載結構上，其中，該導電架以其複數導電柱藉由導電體結合於該線路層上；形成封裝層於該承載結構上，以包覆該複數導電柱及該導電體，且令該導電架之板體外露於該封裝層；移除該板體，令該導電柱之端面外露於該封裝層，其 中，該導電柱與該導電體係作為導電結構；以及配置至少一電子元件於該承載結構上，且該電子元件電性連接該線路層。
前述之製法中，該導電架復包含功能墊，以於移除該板體後，該功能墊之部分表面外露於該封裝層。
本發明復提供一種電子封裝件之製法，係包括：提供一具有線路層之承載結構；形成複數導電結構於該承載結構之線路層上；形成封裝層於該承載結構上，以包覆該複數導電結構，且令該導電結構之部分表面外露於該封裝層；以及配置至少一電子元件於該承載結構上，且該電子元件電性連接該線路層。
本發明又提供一種電子封裝件之製法，係包括：提供一導電架，其包含一板體及複數分離設於該板體上之導電柱；形成封裝層於該板體上，以令該封裝層包覆該複數導電柱；形成一具有線路層之承載結構於該封裝層上，以令該線路層藉由導電體電性連接該複數導電柱；移除該板體，令該導電柱之端面外露於該封裝層，其中，該導電柱與該導電體係作為導電結構；以及配置至少一電子元件於該承載結構上，且該電子元件電性連接該線路層。
前述之電子封裝件及其製法中，復包括於該封裝層中嵌埋另一電性連接該線路層之電子元件。
前述之電子封裝件及其製法中，復包括於該承載結構之第二側上設置金屬架，且該金屬架環繞及遮蓋該電子元件。
由上可知，本發明之電子封裝件及其製法中，主要藉由該封裝層增加該承載結構之剛性，因而無需配置如習知技術之散熱件、強固件或如習知技術之增厚該承載結構，以輕易解決該電子封裝件因依功能需求而需增大體積所產生之翹曲或波浪狀變形等問題，故相較於習知技術，本發明之電子封裝 件不僅可克服翹曲或波浪狀形等問題，且可提升電性效能與散熱能力、降低製作該電子封裝件之成本、及縮減該電子封裝件之整體尺寸。
1:半導體封裝件
10:封裝基板
11:半導體晶片
11b,21b,22b:非作用面
12:晶片模組
13:散熱件
130:頂片
131:支撐腳
14:導熱介面材
15:黏著層
16:銲球
17:電子元件
2,3,4,5,6,7:電子封裝件
2a:導電架
20,50:承載結構
20a,50a:第一側
20b,50b:第二側
200,500:線路層
201:絕緣基體
202:防焊層
21,61:第一電子元件
21a,22a:作用面
210,220:電極墊
211,221,510:導電凸塊
22,42:第二電子元件
222:底膠
23,331:導電柱
23a,23b:端面
230,530:導電體
24:板體
240:凹部
25,45:封裝層
25a:第一表面
25b:第二表面
27:功能墊
28:被動元件
29,29a,39,49,59:導電結構
31:導電元件
32:底膠
33:絕緣部
330:線路部
49:強化結構
501:介電層
512:結合層
600:凹槽
79,79a:金屬架
790:支撐腳
791:蓋板
圖1係為習知半導體封裝件之剖面示意圖。
圖2A至圖2E係為本發明之電子封裝件之製法之第一實施例之剖視示意圖。
圖2E-1、圖2E-2及圖2E-3係為圖2E之其它態樣之剖視示意圖。
圖3係為本發明之電子封裝件之製法之第二實施例之剖視示意圖。
圖4A至圖4B係為本發明之電子封裝件之製法之第三實施例之剖視示意圖。
圖5A至圖5C係為本發明之電子封裝件之製法之第四實施例之剖視示意圖。
圖6A至圖6C係為本發明之電子封裝件之製法之第五實施例之剖視示意圖。
圖7A至圖7B係為本發明之電子封裝件之製法之第六實施例之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2E係為本發明之電子封裝件2之第一實施例之製法之剖視示意圖。
如圖2A所示，提供一導電架2a，其包含一板體24及複數分離設於該板體24上之導電柱23。
於本實施例中，該板體24與導電柱23係一體成形。例如，以蝕刻、雷射或其它方式移除一金屬板之部分材質，以形成該導電架2a，其形成有用以間隔各該導電柱23之凹部240。
如圖2B所示，將該導電架2a設置於一承載結構20上，且設置至少一第一電子元件21於該承載結構20上。
於本實施例中，該承載結構20係具有相對之第一側20a與第二側20b，且該承載結構20係例如具有核心層之封裝基板(substrate)或無核心層(coreless)式封裝基板，其具有一絕緣基體201與結合該絕緣基體201之線路層200，該線路層200例如為扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)，並可依需求形成防焊層202於該第一側20a與第二側20b上，其中，該承載結構20內部係佈設有線路層(圖略)以導通該第一側20a與第二側20b上之線路層200。例如，該承載結構20係為具有核心層之封裝基板，且形成該線路層200之 材質係例如為銅，而形成該絕緣基體201之材質係例如為聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材。應可理解地，該承載結構亦可為其它可供承載如晶片等電子元件之承載單元，例如導線架(lead frame)或矽中介板(silicon interposer)，並不限於上述。
再者，該第一電子元件21係設於該承載結構20之第一側20a上，且該第一電子元件21係為主動元件、被動元件或其二者組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該第一電子元件21係具有相對之作用面21a與非作用面21b，其作用面21a之電極墊210藉由複數如銲錫材料之導電凸塊211以覆晶方式設於該線路層200上並電性連接該線路層200；或者，該第一電子元件21之電極墊210可藉由複數銲線(圖略)以打線方式電性連接該線路層200；亦或，該第一電子元件21之電極墊210可直接電性連接該線路層200。然而，有關該第一電子元件21電性連接該承載結構20之方式不限於上述。
又，該導電架2a以其導電柱23之端面23a藉由如銲錫材之導電體230結合至該承載結構20之第一側20a之線路層200上。
如圖2C所示，形成一封裝層25於該承載結構20之第一側20a上，以包覆該第一電子元件21與該些導電柱23及導電體230，且令該導電架2a之板體24外露於該封裝層25。
於本實施例中，該封裝層25係具有相對之第一表面25a與第二表面25b，且其以第一表面25a結合於該承載結構20之第一側20a(或防焊層202)上，並令該板體24外露於該封裝層25之第二表面25b。例如，可進行整平製程，以令該封裝層25之第二表面25b齊平該板體24之表面，使該板體24之表面外露於該封 裝層25。具體地，可藉由研磨方式進行該整平製程，以移除該封裝層25之部分材質。
再者，形成於該封裝層25之材質係例如為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)等絕緣材，但並不限於上述。例如，可採用壓合(lamination)或模壓(molding)等方式將該封裝層25形成於該承載結構20之第一側20a上。
又，該封裝層25係填入該第一電子元件21與該承載結構20之第一側20a之間以包覆該些導電凸塊211；或者，可先填充底膠(圖略)於該第一電子元件21與該承載結構20之第一側20a之間以包覆該些導電凸塊211，再使該封裝層25包覆該底膠。
如圖2D所示，進行整平製程，以移除該導電架2a之板體24及部分該封裝層25，令該導電柱23之端面23b與該封裝層25之第二表面25b共平面(即兩者齊平)，使該導電柱23之端面23b外露於該封裝層25之第二表面25b，其中，該導電柱23與該導電體230係作為導電結構29。
於本實施例中，係採用研磨、蝕刻、燒灼、切除或其它適合方式移除該板體24及部分該封裝層25，使該導電柱23之端面23b外露於該封裝層25，俾供後續進行電子電路之相關導路配置。
如圖2E所示，配置至少一第二電子元件22於該承載結構20之第二側20b上，以獲取所需之電子封裝件2。
於本實施例中，該第二電子元件22係為主動元件、被動元件或其二者組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該第二電子元件22係為單晶片系統(System on Chip，縮寫SoC)型半導體晶片，其具有相對之作用面22a與非作用面22b，且該第二電子元件22係以其作用面22a上之電極墊220藉由複數如銲錫材料之導電凸塊221採用 覆晶方式設於該線路層200上並電性連接該線路層200，再以底膠222包覆形成於該第二電子元件22與該承載結構20之第二側20b之間以包覆該些導電凸塊221；或者，該第二電子元件22之電極墊220可藉由複數銲線(圖略)以打線方式電性連接該線路層200。亦或，該第二電子元件22之電極墊220可直接接觸該線路層200。然而，有關該第二電子元件22電性連接該承載結構20之方式不限於上述。
再者，於後續製程中，該電子封裝件2可藉由該些導電柱23之端面23b以銲球(圖未示)接置於一電路板(圖未示)上。
又，於其它實施例中，該導電架2a亦可選擇於該板體24上配置有至少一藉由導電體230結合該線路層200之功能墊(E-pad)27(取代第一電子元件21)，如圖2E-1所示，以於移除該板體24後，使該功能墊27外露於該封裝層25之第二表面25b，供作為散熱用及強化支撐。或者，該功能墊27可完全埋設於該封裝層25中而未外露於該封裝層25之第二表面25b，如圖2E-3所示，以作為散熱及強化支撐，防止封裝體形變用。
另外，該承載結構20之第二側20b上可依需求配置至少一被動元件28。
於其它實施例中，如圖2E-2所示，該電子封裝件2亦可採用如銲球之導電結構29a取代該導電架2a及該導電體230之配置，且該承載結構20之第一側20a上可依需求省略該第一電子元件21之配置。例如，該導電結構29a係凸出該封裝層25之第二表面25b，以供接置於一如電路板之電子裝置(圖未示)上。
因此，本發明之製法主要藉由該封裝層25增加該承載結構20之剛性，因而無需配置如習知技術之散熱件、強固件或如習知技術之增厚該承載結構20之核心層，以輕易解決該電子封裝件2因依功能需求而需增大體積所產生之翹曲(warpage)或波浪狀(wavy)變形等問題，故相較於習知技術，本發明之電子封裝 件2不僅可克服翹曲或波浪狀形等問題，且能提升電性效能與散熱能力、降低製作該電子封裝件2之成本、及縮減該電子封裝件2之整體尺寸。
圖3係為本發明之電子封裝件3之第二實施例之製法的剖面示意圖。本實施例與第一實施例之差異在於導電結構39之設計，故以下不再贅述相同處。
如圖3所示，首先，於圖2B所示之製程中，係以複數如線路塊之導電結構39取代導電架2a與導電體230，使該複數導電結構39相互間隔配置於該承載結構20之第一側20a上。
於本實施例中，該線路塊係為基板(substrate)態樣，其具有一絕緣部33及至少一嵌埋於該絕緣部33中之導電柱331。例如，該導電柱331係為如銅柱之金屬柱，且形成該絕緣部33之材質係如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成者，但不限於上述。
再者，於該線路塊之另一態樣中，該絕緣部33內亦可形成有線路部330，如扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)形式。
應可理解地，該線路塊亦可採用半導體基部，其含有如矽(Si)、玻璃或其它適當基材，以替代該絕緣部33。
又，該承載結構20係採用無核心層式封裝基板。
接著，採用類似圖2C至圖2E-2所示之製程，且於配置第二電子元件22後，可填充底膠32於該第二電子元件22與該承載結構20之第二側20b之間以包覆導電凸塊221。
再者，該線路塊之導電柱331之端面或線路部330之部分表面係外露於該封裝層25之第二表面25b，以結合如銲錫材料之導電元件31，供接置一如電路板之電子裝置(圖未示)。
因此，本發明之製法主要藉由該封裝層25增加該承載結構20之剛性，因而無需配置如習知技術之散熱件、強固件或如習知技術之增厚該承載結構20，以輕易解決該電子封裝件3因依功能需求而需增大體積所產生之翹曲(warpage)或波浪狀(wavy)變形等問題，故相較於習知技術，本發明之電子封裝件3不僅可克服翹曲或波浪狀形等問題，且能提升電性效能與散熱能力、降低製作該電子封裝件3之成本、及縮減該電子封裝件3之整體尺寸。
圖4A至圖4B係為本發明之電子封裝件4之第三實施例之製法的剖面示意圖。本實施例與第一實施例之差異在於導電結構49之設計，故以下不再贅述相同處。
如圖4A所示，該導電結構49係為導電柱，其係以電鍍、沉積或其它方式等直接形成於該承載結構20之第一側20a之線路層200上，故可依需求調整該導電柱之高度(例如增加高度)。
如圖4B所示，接著採用類以圖2C至圖2E-2所示之製程，以獲取所需之電子封裝件4，其中，可於該承載結構20之第二側20b上配置如雙倍資料率(DDR)型記憶體模組之第二電子元件42，且可依需求增設強化結構(stiffener)49，如金屬環、金屬框或不連續金屬壁等，以降低該電子封裝件4之整體翹曲(warpage)程度。
因此，本發明之製法主要藉由該封裝層45增加該承載結構20之剛性，因而無需配置如習知技術之散熱件、強固件或如習知技術之增厚該承載結構20之核心層，以輕易解決該電子封裝件4因依功能需求而需增大體積所產生之翹曲(warpage)或波浪狀(wavy)變形等問題，故相較於習知技術，本發明之電子封裝件4不僅可克服翹曲或波浪狀形等問題，且能提升電性效能與散熱能力、降低製作該電子封裝件4之成本、及縮減該電子封裝件4之整體尺寸。
圖5A至圖5C係為本發明之電子封裝件5之製法之第四實施例之剖面示意圖。本實施例與第一實施例之差異在於製程步驟順序，故以下僅說明相異處，而不再贅述相同處。
如圖5A所示，首先，係以導電架2a作為承載件，以於該導電架2a之板體24上藉由一結合層512結合第一電子元件21，且於該板體24上形成一封裝層45，以令該封裝層45包覆該第一電子元件21與該些導電柱23。
於本實施例中，該第一電子元件21係以其非作用面21b藉由該結合層512結合至該板體24上，且該作用面21a之電極墊210上可形成有藉由複數如銅柱之導電凸塊510。
再者，可採用壓合方式形成該封裝層45，使該封裝層45覆蓋該第一電子元件21與該些導電柱23，且該導電凸塊510可外露於該封裝層45。
如圖5B所示，形成一線路結構於該封裝層45上，以令該線路結構作為承載結構50，其具有相對之第一側50a與第二側50b，且該承載結構50以其第一側50a結合該封裝層45。
於本實施例中，係於該封裝層45上直接進行扇出型重佈線路層之製作以形成該線路結構，使該承載結構50之絕緣基體係包含複數介電層501，且該承載結構50之線路層500電性連接該導電凸塊510，並於製作該線路層500時，可將部分線路(即導電盲孔或金屬柱)延伸至該封裝層45中以作為導電體530，俾供電性連接該導電柱23。
應可理解地，若該導電柱23接觸該承載結構50之第一側50a(如該導電柱23之端面齊平該封裝層45之表面)，則該線路層500無需延伸至該封裝層45中，即可接觸該導電柱23，因而可省略製作該導電體530。
如圖5C所示，接置一或複數第二電子元件22於該承載結構50之第二側50b上，再移除該板體24，以形成所需之電子封裝件5，其中，該導電結構59係包含導電柱23與導電體530，且該結合層512外露於該封裝層45。
於本實施例中，該些第二電子元件22係分別為單晶片系統(SoC)型半導體晶片及雙倍資料率(Double Data Rate，簡稱DDR)型記憶體模組。
因此，本發明之製法主要藉由該封裝層45增加該承載結構50之剛性，因而無需配置如習知技術之散熱件、強固件或如習知技術之增厚該承載結構50，以輕易解決該電子封裝件5因依功能需求而需增大體積所產生之翹曲(warpage)或波浪狀(wavy)變形等問題，故相較於習知技術，本發明之電子封裝件5不僅可克服翹曲或波浪狀形等問題，且能提升電性效能與散熱能力、降低製作該電子封裝件5之成本、及縮減該電子封裝件5之整體尺寸。
圖6A至圖6C係為本發明之電子封裝件6之製法之第五實施例的剖面示意圖。本實施例與第一實施例之差異在於第一電子元件之設計，故以下不再贅述相同處。
目前主動晶片(IC)之操作電壓係隨著製程微縮而愈來越低，使電子產品於具有良好的效能之同時，耗電量也隨之增加，甚至於該主動晶片對雜訊(noise)之敏感度更加提高。由於電容(decoupling cap)可以降低電網(power network)阻抗，進而降低電壓雜訊的擾動，以提供穩定的電源品質，故電容之擺放位置需靠近該主動晶片，以降低寄生電感而達到最好之運作效果。
如圖6A所示，於該承載結構20之第二側20b上，係以底膠222固定該第二電子元件22，故該底膠222佔用該第二電子元件22周圍之區域，使其它如積體被動元件(Integrated Passive Device，簡稱IPD)之電子元件無法靠近該第二電子元件22。因此，將如IPD之第一電子元件61(即電容)配置於該承載結構20之第一側20a上，且對應位於該第二電子元件22(即主動晶片)之下方，使該第 一電子元件61可依需求靠近該第二電子元件22，即縮短該第二電子元件22與IPD(即電容)之間的距離。
於本實施例中，該第一電子元件61可完全嵌埋於該封裝層25中；或者，該第一電子元件61可外露於該封裝層25中，如圖6B所示。
再者，為了縮短該第二電子元件22與IPD(即電容)之間的距離，可於該承載結構20之第一側20a上形成凹槽600，如圖6C所示，以置放該第一電子元件61，使該第一電子元件61(即電容)更靠近該第二電子元件22(即主動晶片)。此外更可減薄整體封裝體的厚度，以應用於終端產品中可達輕薄短小的目的。
因此，本實施例主要藉由將如IPD之第一電子元件61(即電容)配置於該承載結構20之第一側20a上，以避免受到該承載結構20之第二側20b上之底膠222之限制，因而能依需求縮短該第二電子元件22與IPD(即電容)之間的距離，故本發明之電子封裝件6能大幅降低寄生電感而達到最好之運作效果。
圖7A至圖7B係為本發明之電子封裝件7之第六實施例的剖面示意圖。本實施例與第三實施例之差異在於增設金屬架，故以下不再贅述相同處。
如圖7A所示，於該承載結構20之第二側20b上設置一金屬架79，以環繞及遮蓋該第二電子元件22,42與被動元件28。
於本實施例中，該金屬架79為一體成型之單一獨立元件；或者，該金屬架79a亦可為組合式，其包含至少一立設於該承載結構20上之支撐腳790及一架設於該支撐腳790上之蓋板791，如圖7B所示，以環繞及遮蓋該第二電子元件22,42與被動元件28。
因此，本發明之製法主要藉由該金屬架79,79a之配置，以提供該第二電子元件22,42與被動元件28對於電磁干擾(Electromagnetic Interference，簡 稱EMI)之屏蔽(shielding)效果，且亦可作為強化結構(stiffener)，以降低該電子封裝件7之整體翹曲(warpage)程度。
本發明復提供一種電子封裝件2,3,4,5,6,7，係包括：一具有線路層200,500之承載結構20,50、至少一導電結構29,29a,39,49,59、一封裝層25,45、以及至少一第二電子元件22,42。
所述之承載結構20,50係具有相對之第一側20a,50a與第二側20b,50b。
所述之導電結構29,29a,39,49,59係設於該承載結構20,50之第一側20a,50a上且電性連接該線路層200,500。
所述之封裝層25,45係設於該承載結構20,50之第一側20a,50a上並包覆該導電結構29,29a,39,49,59，且令該導電結構29,29a,39,49,59之部分表面外露於該封裝層25,45。
所述之電子元件22,42係設於該承載結構20,50之第二側20b,50b上且電性連接該線路層200。
於一實施例中，該導電結構29,49,59係包含結合該線路層200之導電柱23。例如，該導電柱23之端面23b外露於該封裝層25,45。或者，該導電柱23係藉由導電體230,530結合該線路層200,500。
於一實施例中，所述之電子封裝件2復包括嵌埋於該封裝層25中之功能墊27，且該功能墊27係結合該線路層200。例如，該功能墊27之部分表面外露於該封裝層25。
於一實施例中，該導電結構29a係包含銲球。例如，該銲球係凸出該封裝層25。
於一實施例中，該導電結構39係包含線路塊。例如，該線路塊係包含至少一電性連接該線路層200之導電柱331，該導電柱331端面外露於該封裝 層25。或者，該線路塊係包含至少一電性連接該線路層200之線路部330，該線路部330部分表面外露於該封裝層25。
於一實施例中，所述之電子封裝件2,4,5,6,7復包括嵌埋於該封裝層25,45中之第一電子元件21,61，其電性連接該線路層200。
於一實施例中，所述之電子封裝件7復包括設於該承載結構20第二側20b上之金屬架79,79a，其環繞及遮蓋該第二電子元件22,42。
綜上所述，本發明之電子封裝件及其製法，係藉由該封裝層增加該承載結構之剛性，因而無需配置如習知技術之散熱件、強固件或如習知技術之增厚該承載結構，以輕易解決該電子封裝件因依功能需求而需增大體積所產生之翹曲或波浪狀變形等問題，故本發明之電子封裝件不僅能克服翹曲或波浪狀形等問題，且能提升電性效能與散熱能力、降低製作該電子封裝件之成本、及縮減該電子封裝件之整體尺寸。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
20:承載結構
20a:第一側
20b:第二側
200:線路層
21:第一電子元件
22:第二電子元件
22a:作用面
22b:非作用面
220:電極墊
221:導電凸塊
222:底膠
23:導電柱
23b:端面
230:導電體
25:封裝層
29:導電結構

Claims (19)

  1. 一種電子封裝件，係包括：具有線路層之承載結構，係具有相對之第一側與第二側；導電結構，係設於該承載結構之第一側上且電性連接該線路層；封裝層，係設於該承載結構之第一側上並包覆該導電結構，且令該導電結構之部分表面外露於該封裝層；功能墊，係嵌埋於該封裝層中，且該功能墊結合該線路層，以作為散熱及強化結構，而不具電性功能；以及電子元件，係設於該承載結構之第二側上且電性連接該線路層。
  2. 一種電子封裝件，係包括：具有線路層之承載結構，係具有相對之第一側與第二側；導電結構，係包含結合該線路層之導電柱，且以電鍍方式設於該承載結構之第一側上且電性連接該線路層，其中，該導電柱的周面呈平面狀；封裝層，係設於該承載結構之第一側上並包覆該導電結構，且令該導電結構之部分表面外露於該封裝層；電子元件，係設於該承載結構之第二側上且電性連接該線路層；以及金屬架，係設於該承載結構之第二側上，其環繞及遮蓋該電子元件。
  3. 如請求項1所述之電子封裝件，其中，該導電結構係包含結合該線路層之導電柱。
  4. 如請求項2或3所述之電子封裝件，其中，該導電柱之端面外露於該封裝層。
  5. 如請求項2或3所述之電子封裝件，其中，該導電柱係藉由導電體結合該線路層。
  6. 如請求項1所述之電子封裝件，其中，該功能墊之部分表面外露於該封裝層。
  7. 如請求項1所述之電子封裝件，其中，該導電結構係包含銲球。
  8. 如請求項7所述之電子封裝件，其中，該銲球係凸出該封裝層。
  9. 如請求項1所述之電子封裝件，其中，該導電結構係包含線路塊。
  10. 如請求項9所述之電子封裝件，其中，該線路塊係包含至少一電性連接該線路層之導電柱，且該導電柱之端面外露於該封裝層。
  11. 如請求項9所述之電子封裝件，其中，該線路塊係包含至少一電性連接該線路層之線路部，且該線路部之部分表面外露於該封裝層。
  12. 如請求項2所述之電子封裝件，復包括嵌埋於該封裝層中且電性連接該線路層之另一電子元件。
  13. 如請求項1所述之電子封裝件，復包括設於該承載結構之第二側上之金屬架，其環繞及遮蓋該電子元件。
  14. 一種電子封裝件之製法，係包括：提供一包含板體及複數分離地設於該板體上之導電柱的導電架；配置一功能墊於該導電架之板體上；將該導電架設置於一具有線路層之承載結構上，其中，該導電架以其複數導電柱藉由導電體結合於該線路層上，而該功能墊亦藉由該導電體結合於該線路層上； 形成封裝層於該承載結構上，以包覆該複數導電柱、該導電體及該功能墊，且令該導電架之板體外露於該封裝層；移除該板體，令該導電柱之端面外露於該封裝層，其中，該導電柱與該導電體係作為導電結構，而該功能墊係作為散熱及強化結構，且不具電性功能；以及配置至少一電子元件於該承載結構上，且令該電子元件電性連接該線路層。
  15. 如請求項14所述之電子封裝件之製法，其中，於移除該板體後，該功能墊之部分表面外露於該封裝層。
  16. 一種電子封裝件之製法，係包括：提供一具有線路層之承載結構；以電鍍方式形成複數導電結構於該承載結構之線路層上，其中，該複數導電結構係包含結合該線路層之導電柱，且該導電柱的周面呈平面狀；形成封裝層於該承載結構上，以包覆該複數導電結構，且令該導電結構之部分表面外露於該封裝層；配置至少一電子元件於該承載結構上，且該電子元件電性連接該線路層；以及於該承載結構之第二側上設置金屬架，且該金屬架環繞及遮蓋該電子元件。
  17. 一種電子封裝件之製法，係包括：提供一包含板體及複數分離設於該板體上之導電柱的導電架；配置一功能墊於該導電架之板體上；形成封裝層於該板體上，以令該封裝層包覆該複數導電柱及該功能墊；形成一具有線路層之承載結構於該封裝層上，以令該線路層藉由導電體電性連接該複數導電柱及連接該功能墊； 移除該板體，令該導電柱之端面外露於該封裝層，其中，該導電柱與該導電體係作為導電結構，而該功能墊係作為散熱及強化結構，且不具電性功能；以及配置至少一電子元件於該承載結構上，且該電子元件電性連接該線路層。
  18. 如請求項16所述之電子封裝件之製法，復包括於該封裝層中嵌埋另一電性連接該線路層之電子元件。
  19. 如請求項17所述之電子封裝件之製法，復包括於該承載結構之第二側上設置金屬架，且該金屬架環繞及遮蓋該電子元件。
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