TWI700796B - 電子封裝件及其製法 - Google Patents
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Abstract
一種電子封裝件及其製法，係於一承載結構上設置電子元件與複數導電柱，且該導電柱之周面形成有隔離層，再以封裝層包覆該電子元件、導電柱與隔離層，以於該導電柱上植設銲球時，使銲錫材不會隨著植設作業所用之助焊劑延伸至該導電柱之周面，避免相鄰兩處之銲球發生橋接的問題。
Description
本發明係關於一種半導體封裝製程，特別是關於一種電子封裝件及其製法。
隨著近年來可攜式電子產品的蓬勃發展，各類相關產品之開發亦朝向高密度、高性能以及輕、薄、短、小之趨勢發展，各態樣的半導體封裝結構也因而配合推陳出新，以期能符合輕薄短小與高密度的要求。
為配合產品薄化之趨勢，晶片也越磨越薄，故晶片之強度及信賴性也備受考驗。目前薄化晶片後，會採用模壓保護方法，但對於高接點(I/O)數量且尺寸相對小的半導體封裝件，欲形成對外電性連接的導電元件係以細長的銅柱取代銲球，以避免因間距過小而造成橋接的問題。
如第1圖所示，習知半導體封裝件1係於一基板10之下側電鍍形成複數銅柱13，並於該基板10之上、下兩側設置半導體元件11,12，之後以封裝膠體(molding compound)15包覆該些半導體元件11,12與該些銅柱13，並使該基板10之銅柱13外露於該封裝膠體15，再形成複數銲
球17於該些銅柱13之外露表面上，以供該半導體封裝件1透過該銲球17接置如電路板之電子裝置。
惟，習知半導體封裝件1中，形成該銅柱13後，需植設該銲球17，導致該銲球17之銲錫材容易隨著植設作業所用之助焊劑延伸(爬上)至該銅柱13，因而造成該銲錫材(相鄰兩銲球17)的橋接，且於爬錫狀況後，會增加該銲球17之接墊面積，導致該銲球17之高度無法控制。
再者，於該基板10上電鍍形成複數銅柱13，其製作成本極高，不符合經濟效益。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明係提供一種電子封裝件，係包括：一承載結構；至少一電子元件，係設於該承載結構上且電性連接該承載結構；複數導電柱，係設於該承載結構上且電性連接該承載結構；一隔離層，係形成於該導電柱之周面；以及一封裝層，係包覆該電子元件、導電柱與隔離層。
本發明復提供一種電子封裝件之製法，係包括：將導電架及至少一電子元件設於一承載結構上，其中，該導電架包含有板體與複數連接該板體之導電柱，並以該導電柱結合於該承載結構上，且於該導電柱之周面上形成有隔離層；以封裝層包覆該電子元件、導電柱與隔離層；以及移除該板體。
前述之電子封裝件及其製法中，該承載結構係具有相對之第一側與第二側，以令該導電柱結合於該承載結構之第一側及/或第二側上，該電子元件佈設於該第一側及/或該第二側上，以及該封裝層形成於該第一側及/或該第二側上。
前述之電子封裝件及其製法中，該電子元件之部分表面係外露出該封裝層。
前述之電子封裝件及其製法中，該導電柱係藉由導電體結合及電性連接該承載結構。
前述之電子封裝件及其製法中，該導電柱之端面外露於該封裝層之表面。
前述之電子封裝件及其製法中，該導電柱之端面齊平或低於該封裝層之外表面。
前述之電子封裝件及其製法中，該隔離層復形成於該板體之外表面上，以於移除該板體時，一併移除該板體表面上之隔離層。或者，於移除該板體時，保留該隔離層，使該隔離層保留於該封裝層之外表面上。
前述之電子封裝件及其製法中，復包括形成導電元件於該導電柱之端面上。
前述之電子封裝件及其製法中，復包括形成對位部於該封裝層之表面上。例如，該對位部之製程係包括：於該導電架上形成凸部，並以該隔離層包覆該凸部；於移除該板體後，以令該凸部外露出該封裝層；以及移除該凸部，以形成凹部於該封裝層之表面上，且令該凹部作為該對位部。
由上可知，本發明之電子封裝件及其製法中，主要藉由該隔離層包覆該導電柱之周面，以於進行植球作業時，可使銲錫材不會隨著植設作業所用之助焊劑延伸至該導電柱之周面上，故相較於習知技術，本發明於植球作業中能避免相鄰兩處之銲球發生橋接的問題。
另一方面，本發明之電子封裝件因不會發生爬錫狀況而能避免增加該銲球之接墊面積之問題，故能有效控制該銲球之高度。
再者，本發明藉由該導電架之設計，以將該導電柱置放於該承載結構20上，故相較於習知技術，本發明之製法之製作成本能大幅降低，因而能符合經濟效益。
1‧‧‧半導體封裝件
10‧‧‧基板
11,12‧‧‧半導體元件
13‧‧‧銅柱
15‧‧‧封裝膠體
17‧‧‧銲球
2,2’,3‧‧‧電子封裝件
2a‧‧‧導電架
20‧‧‧承載結構
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧線路層
201‧‧‧絕緣層
21‧‧‧第一電子元件
21a‧‧‧作用面
21b‧‧‧非作用面
210‧‧‧電極墊
211,220‧‧‧導電凸塊
22‧‧‧第二電子元件
23‧‧‧導電柱
23a,23a’‧‧‧端面
23c‧‧‧周面
230‧‧‧導電體
24‧‧‧板體
25‧‧‧第一封裝層
25a‧‧‧第一表面
25b‧‧‧第二表面
26‧‧‧第二封裝層
27‧‧‧導電元件
29‧‧‧隔離層
30‧‧‧凸部
31‧‧‧對位部
第1圖係為習知半導體封裝件之剖面示意圖。
第2A至2E圖係為本發明之電子封裝件之製法之第一實施例之剖面示意圖。
第2A’圖係為第2A圖之另一態樣之示意圖。
第2D’及2D”圖係為第2D圖之其它不同態樣之示意圖。
第2E’圖係為第2E圖之另一態樣之示意圖。
第3A至3C圖係為本發明之電子封裝件之製法之第二實施例之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“第一”、“第二”、及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2E圖係為本發明之電子封裝件2之製法之第一實施例的剖面示意圖。
如第2A圖所示，提供一導電架2a，其包含一板體24及複數分離設於該板體24上之導電柱23。接著，形成一隔離層29於該導電架2a上，以包覆該導電柱23之周面23c。
於本實施例中，該板體24與導電柱23係一體成形，例如，以蝕刻、雷射或其它方式移除一金屬板之部分材質，以形成該導電架2a。於另一實施例中，亦可於該板體24上藉由圖案化製程形成(如以電鍍、沉積、黏貼或其它方式)該些導電柱23，如第2A’圖所示。
再者，該隔離層29係為絕緣材，如綠漆，其於製程中，先塗佈(或浸潤)於該導電架2a(包含板體24及導電柱23)之表面上，再移除
(如利用研磨方式)該導電柱23之端面23a上之隔離層29，以外露出該導電柱23之端面23a。
又，該隔離層29(綠漆)不會與銲錫材形成共晶，故可抑制銲錫材流動至綠漆上。
如第2B圖所示，將該導電架2a以其導電柱23設置於一承載結構20上，且設置至少一第一電子元件21於該承載結構20上。
於本實施例中，該承載結構20係具有相對之第一側20a與第二側20b，且該承載結構20係例如具有核心層與線路部之封裝基板(substrate)或具有線路部之無核心層(coreless)式封裝基板，其線路部具有至少一絕緣層201與設於該絕緣層201上之線路層200，該線路層200例如為扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)。具體地，形成該線路層200之材質係例如為銅，且形成該絕緣層201之材質係例如為聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材。應可理解地，該承載結構亦可為其它可供承載如晶片等電子元件之承載單元，例如導線架(leadframe)或矽中介板(silicon interposer)，並不限於上述。
再者，該第一電子元件21係設於該承載結構20之第一側20a上，且該第一電子元件21係為主動元件、被動元件或其二者組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該第一電子元件21係具有相對之作用面21a與非作用面21b，其作用面21a具有複數電極墊210藉由複數如銲錫材料之導電凸塊211以覆晶方式設於該線路層200上並電性連接該線路層200；或者，該第一電子
元件21可藉由複數銲線(圖略)以打線方式電性連接該線路層200。然而，有關該第一電子元件電性連接該承載結構之方式不限於上述。
又，該導電架2a以其導電柱23之端面23a藉由如銲錫材之導電體230結合至該承載結構20之第一側20a之線路層200上。
如第2C圖所示，形成第一封裝層25於該承載結構20之第一側20a上，以包覆該第一電子元件21、該些導電柱23及導電體230。
於本實施例中，該第一封裝層25具有相對之第一表面25a與第二表面25b，且其以第一表面25a結合於該承載結構20之第一側20a上。
再者，形成於該第一封裝層25之材質係例如為聚醯亞胺(PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)，但不限於上述。
又，該第一封裝層25係填入該第一電子元件21與該承載結構20之第一側20a之間以包覆該些導電凸塊211；或者，可先填充底膠(圖略)於該第一電子元件21與該承載結構20之第一側20a之間以包覆該些導電凸塊211，再使該第一封裝層25包覆該底膠。
如第2D圖所示，進行整平製程，以移除該板體24與部分該隔離層29(甚至部分該第一封裝層25)，以令該導電柱23之端面23a、該隔離層29與該第一封裝層25之第二表面25b共平面(齊平)，使該導電柱23之端面23a與該隔離層29外露於該第一封裝層25之第二表面25b。
於本實施例中，係採用研磨、蝕刻、燒灼、切除或其它適合方式移除該板體24與部分該隔離層29(甚至部分該第一封裝層25)。
再者，如第2D’圖所示，移除該導電柱23之部分材質，使該導電柱23之端面23a’低於該第一封裝層25之第二表面25b；或者，可依需求僅移除該板體24，以保留第一電子元件21上方的隔離層29及該第一封
裝層25，如第2D”圖所示，供印刷字樣於其上或建立後端製程所需之辨識點。
再者，如第2D圖所示，該第一電子元件21之非作用面21b可選擇性不外露於該第一封裝層25之第二表面25b；或者，如第2D’圖所示，該第一電子元件21之非作用面21b可外露於該第一封裝層25之第二表面25b。
如第2E圖所示(翻轉第2D圖視之)，於該些導電柱23之外露表面(端面23a)上形成有如銲球之導電元件27，以形成電子封裝件2，俾供回銲該導電元件27以將電子封裝件2接置如電路板或另一封裝件之電子裝置(圖未示)。
於本實施例中，該承載結構20之第二側20b可用於接置(如堆疊)如封裝基板或另一封裝件之電子裝置(圖未示)。
於另一實施例中，如第2E’圖所示，接續第2D圖之製程(翻轉第2D圖視之)，可設置至少一第二電子元件22於該承載結構20之第二側20b上，再形成第二封裝層26於該承載結構20之第二側20b上以包覆該第二電子元件22。之後，於該些導電柱23之端面23a上形成有如銲球之導電元件27，以形成電子封裝件2’。
於本實施例中，該第二電子元件22係為主動元件、被動元件或其二者組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該第二電子元件22係藉由複數如銲錫材料之導電凸塊220以覆晶方式設於該線路層200上；或者，該第二電子元件22可藉由複數銲線(圖略)以打線方式電性連接該線路層200；亦或，該第二電子元件22可直接接觸該線路層200。然而，有關該第二電子元件電性連接該承載結構之方式不限於上述。
再者，形成於該第二封裝層26之材質係例如為聚醯亞胺(PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)，但不限於上述，其可用壓合(lamination)或模壓(molding)之方式形成於該承載結構20之第二側20b上，且該第一封裝層25之材質與該第二封裝層26之材質可相同或不相同。
本發明之電子封裝件2之製法中，主要藉由將該隔離層29包覆該導電柱23之周面23c，以於進行植球作業(形成該導電元件27)時，可使銲錫材(該導電元件27)不會隨著植設作業所用之助焊劑延伸至該導電柱23之周面23c，故相較於習知技術，本發明之製法於植設該導電元件27之過程中能避免相鄰兩處之導電元件27發生橋接的問題。因此，本發明之電子封裝件2不會發生爬錫狀況，因而能避免增加該導電元件27之接墊面積之問題，故能有效控制該導電元件27之高度。
再者，藉由該導電架2a之設計，以將該導電柱23置放於該承載結構20上，故相較於習知技術，本發明之製法之製作成本能大幅降低，因而能符合經濟效益。
第3A至3C圖係為本發明之電子封裝件3之製法之第二實施例之剖面示意圖。本實施例與第一實施例之差異在於增設對位部，其它製程大致相同，故以下僅說明相異處。
如第3A圖所示，於該導電架2a上增設至少一凸部30，並以該隔離層29包覆該凸部30。
於本實施例中，該凸部30可為導電材，其一體成形於該板體24上或增設於該板體24上。於另一實施例中，該凸部30可為絕緣材，其黏貼於該板體24上。因此，該凸部30之構造與製程並無特別限制。
如第3B圖所示，進行第2B、2C及2D”圖所示之製程，並使該凸部30外露出該第一封裝層25之第二表面25b。
如第3C圖所示，移除該凸部30，以形成如凹部之對位部31於該第一封裝層25之第二表面25b上。
於本實施例中，採用蝕刻方式移除該凸部30，且一併蝕刻移除該導電柱23之部分材質，使該導電柱23之端面23a’低於該隔離層29。導電柱23之端面23a’低於隔離層29可避免後續植球時發生偏移的狀況。
本發明之製法主要藉由該對位部31之設計，以供於進行植球(形成該導電元件27)時，作為植球機台針對電子封裝件3之辨識點，避免該承載結構20發生偏移而造成於植球時發生如偏移之異常狀況。
另外，應可理解地，該導電柱23亦可依需求結合於該承載結構20之第二側20b上，且該第二封裝層26包覆該導電柱23，並使該導電柱23之端面23a外露於該第二封裝層26。
本發明復提供一種電子封裝件2,2’,3，其包括：一承載結構20、至少一第一電子元件21、複數導電柱23、一隔離層29以及一第一封裝層25。
所述之承載結構20係具有相對之第一側20a與第二側20b，且該承載結構20係配置有至少一線路層200。
所述之第一電子元件21係設於該承載件20之第一側20a上並電性連接該承載結構20之線路層200。
所述之導電柱23係設於該承載結構20之第一側20a上且電性連接該承載結構20之線路層200。
所述之隔離層29係形成於該導電柱23之周面23c上。
所述之第一封裝層25係包覆該第一電子元件21、導電柱23與隔離層29，其中，該第一封裝層25具有相對之第一表面25a與第二表面25b，且其以第一表面25a結合於該承載結構20之第一側20a上。
於一實施例中，第二電子元件22係佈設於該承載結構20之第二側20b上。
於一實施例中，第二封裝層26係形成於該承載結構20之第二側20b上。
於一實施例中，該第一電子元件21之部分表面(非作用面21b)係外露於該第一封裝層25之第二表面25b。
於一實施例中，該導電柱23係藉由導電體230結合及電性連接該承載結構20之線路層200。
於一實施例中，該導電柱23之端面23a外露於該第一封裝層25之第二表面25b。
於一實施例中，該導電柱23之端面23a齊平或低於該第一封裝層25之第二表面25b。
於一實施例中，該隔離層29係延伸於該封裝層25之第二表面25b上。
於一實施例中，所述之電子封裝件2,2’,3復包括複數形成於該導電柱23端面23a上之導電元件27。
於一實施例中，所述之電子封裝件3復包括至少一形成於該第一封裝層25第二表面25b上之對位部31。
綜上所述，本發明之電子封裝件及其製法，主要藉由該隔離層包覆該導電柱之周面，以於進行植球作業時，該導電元件不會隨著植設作業所用之助焊劑延伸至該導電柱之周面上，因而於植設該導電元件之
過程中能避免相鄰兩處之導電元件發生橋接的問題，故本發明之電子封裝件不會發生爬錫狀況，以利於控制該導電元件之高度。
再者，本發明藉由該導電架之設計，以將該導電柱置放於該承載結構上，故能大幅降低製作成本，因而能符合經濟效益。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧電子封裝件
20‧‧‧承載結構
20a‧‧‧第一側
20b‧‧‧第二側
21‧‧‧第一電子元件
23‧‧‧導電柱
23a‧‧‧端面
23c‧‧‧周面
230‧‧‧導電體
25‧‧‧第一封裝層
27‧‧‧導電元件
29‧‧‧隔離層
Claims (19)
- 一種電子封裝件，係包括：一承載結構；至少一電子元件，係設於該承載結構上且電性連接該承載結構；複數導電柱，係設於該承載結構上且電性連接該承載結構；一隔離層，係形成於各該導電柱之周面上；以及一封裝層，係包覆該電子元件、導電柱與隔離層，其中，該隔離層係延伸於該封裝層之外表面上。
- 如申請專利範圍第1項所述之電子封裝件，其中，該承載結構係具有相對之第一側與第二側，以令該導電柱結合於該承載結構之第一側及/或第二側上，該電子元件佈設於該第一側及/或該第二側上，以及該封裝層形成於該第一側及/或該第二側上。
- 如申請專利範圍第1項所述之電子封裝件，其中，該電子元件之部分表面係外露出該封裝層。
- 如申請專利範圍第1項所述之電子封裝件，其中，該導電柱係藉由導電體結合及電性連接該承載結構。
- 如申請專利範圍第1項所述之電子封裝件，其中，該導電柱之端面外露出該封裝層。
- 如申請專利範圍第1項所述之電子封裝件，其中，該導電柱之端面齊平或低於該封裝層之外表面。
- 如申請專利範圍第1項所述之電子封裝件，復包括形成於該導電柱端面上之導電元件。
- 如申請專利範圍第1項所述之電子封裝件，復包括形成於該封裝層表面上之對位部。
- 一種電子封裝件之製法，係包括：將一導電架及至少一電子元件設於一承載結構上，其中，該導電架包含有板體與複數連接該板體之導電柱，並以該導電柱結合於該承載結構上，且於各該導電柱之周面形成有隔離層，其中，該隔離層復形成於該板體之表面上；以封裝層包覆該電子元件、導電柱與隔離層；以及移除該板體。
- 如申請專利範圍第9項所述之電子封裝件之製法，其中，該承載結構係具有相對之第一側與第二側，以令該導電柱結合於該承載結構之第一側及/或第二側上，該電子元件係佈設於該第一側及/或該第二側上，以及該封裝層係形成於該第一側及/或該第二側上。
- 如申請專利範圍第9項所述之電子封裝件之製法，其中，該電子元件之部分表面係外露出該封裝層。
- 如申請專利範圍第9項所述之電子封裝件之製法，其中，該導電柱係藉由導電體結合及電性連接該承載結構。
- 如申請專利範圍第9項所述之電子封裝件之製法，其中，該導電柱之端面外露出該封裝層。
- 如申請專利範圍第9項所述之電子封裝件之製法，其中，該導電柱之端面齊平或低於該封裝層之外表面。
- 如申請專利範圍第9項所述之電子封裝件之製法，其中， 移除該板體時，一併移除該板體表面上之隔離層。
- 如申請專利範圍第9項所述之電子封裝件之製法，其中，移除該板體時，保留該隔離層，使該隔離層保留於該封裝層之外表面上。
- 如申請專利範圍第9項所述之電子封裝件之製法，復包括形成導電元件於該導電柱之端面上。
- 如申請專利範圍第9項所述之電子封裝件之製法，復包括形成對位部於該封裝層之表面上。
- 如申請專利範圍第18項所述之電子封裝件之製法，其中，該對位部之製程係包括：於該導電架上形成凸部，並以該隔離層包覆該凸部；於移除該板體後，以令該凸部外露於該封裝層；以及移除該凸部，以於該封裝層之表面上形成凹部，並令該凹部作為該對位部。
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