TWI647796B - 電子封裝件及其製法 - Google Patents

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Abstract

一種電子封裝件及其製法，係於承載結構之第一側上設置第一屏蔽層與第一電子元件，且於該承載結構之第二側上設置第二電子元件與包覆該第二電子元件之封裝層，再將第二屏蔽層設於該封裝層上，以藉由該第一屏蔽層與第二的設計，使該第一電子元件與第二之電磁輻射不會相互影響，以提升該電子封裝件之可靠度。

Description

電子封裝件及其製法
本發明係有關一種半導體製程，尤指一種電子封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢，其中應用於晶片封裝領域之技術包含有晶片尺寸構裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)或多晶片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型態的封裝模組，或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊技術等。
第1圖係為習知3D IC晶片堆疊之半導體封裝件1之剖面示意圖，其包含有一矽中介板(Through Silicon interposer，簡稱TSI)10，該矽中介板10具有相對之置晶側10a與轉接側10b、及連通該置晶側10a與轉接側10b之複數導電矽穿孔(Through-silicon via，簡稱TSV)100，且該轉接側10b上形成有複數線路重佈層(Redistribution layer，簡稱RDL)101，以將間距較小之半導體晶片19之 電極墊190藉由複數銲錫凸塊102電性結合至該置晶側10a上，再以底膠192包覆該些銲錫凸塊102，且形成封裝膠體18於該矽中介板10上，以覆蓋該半導體晶片19，另於該線路重佈層101上藉由複數如凸塊之導電元件103電性結合間距較大之封裝基板17之銲墊170，並以底膠172包覆該些導電元件103。
再者，製作該半導體封裝件1時，係先將該半導體晶片19置放於該矽中介板10上，再將該矽中介板10以該些導電元件103接置於該封裝基板17上，之後形成該封裝膠體18。
此外，於後續應用該半導體封裝件1之組裝製程時，該半導體封裝件1係藉由該封裝基板17下側結合至一電路板(圖略)上，以利用該些導電矽穿孔100作為該半導體晶片19與該電路板之間訊號傳遞的介質。
惟，習知半導體封裝件1之製法中，當該半導體晶片19係為細線寬線距之高接點(I/O)功能晶片時，需使用該矽中介板10作為該半導體晶片19與該封裝基板17之間訊號傳遞的介質，因該矽中介板10需具備一定深寬比之控制(即該導電矽穿孔100之深寬比為100um/10um)，才能製作出適用的矽中介板10，因而往往需耗費大量製程時間及化學藥劑之成本，進而提高製程難度及製作成本。
再者，因該半導體晶片19需藉由該矽中介板10與該封裝基板17轉接至電路板上，且該封裝基板17具有含玻纖材料之核心層，致使該封裝基板17厚度相當厚，因而不 利於終端電子產品之輕薄短小化。
又，當該半導體晶片19係為細線寬線距之高接點(I/O)功能晶片時，需增加該矽中介板10之版面之面積，以將多個功能晶片接置於該矽中介板10之同一側，致使相對應之封裝基板17之版面之面積亦隨之增加，因而不利於終端電子產品之輕薄短小化。
再者，即便避免使用含玻纖材料之核心層之封裝基板17，而將具高接點(I/O)功能晶片接置於線路層，以期達到減少整體厚度之目的，然而部分晶片經高頻作動後會產生電磁輻射，且對於設置於該線路層兩側之晶片僅隔數層極薄之線路層，此電磁輻射將嚴重影響其它晶片之運作。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：承載結構，係具有相對之第一側與第二側且包含有線路層；第一屏蔽層，係設於該承載結構之第一側上；第一電子元件，係設於該承載結構之第一側上並電性連接該線路層；第二電子元件，係設於該承載結構之第二側上並電性連接該線路層；封裝層，係設於該承載結構之第二側上以包覆該第二電子元件；以及第二屏蔽層，係設於該封裝層上。
本發明亦提供一種電子封裝件之製法，係包括：提供一具有相對之第一側及第二側且包含有線路層之承載結 構，，並於該承載結構之第一側上設有第一屏蔽層與第一電子元件，且令該第一電子元件電性連接該線路層；設置第二電子元件於該承載結構之第二側上，且令該第二電子元件電性連接該線路層；形成封裝層於該承載結構之第二側上，以包覆該第二電子元件；以及形成第二屏蔽層於該封裝層上。
前述之電子封裝件及其製法中，該第一屏蔽層未接觸該第一電子元件。
前述之電子封裝件及其製法中，該第一屏蔽層未電性連接該線路層。
前述之電子封裝件及其製法中，該第一屏蔽層係為利用沉積複數導電粒子之方式形成。
前述之電子封裝件及其製法中，該第二屏蔽層未電性連接該線路層。
前述之電子封裝件及其製法中，該第二屏蔽層電性連接該線路層。
前述之電子封裝件及其製法中，該第二屏蔽層係為利用沉積複數導電粒子之方式形成。
前述之電子封裝件及其製法中，該封裝層係具有外露該第二側之凹部，且該第二屏蔽層復設於該凹部中，使該第二屏蔽層係設於該封裝層之頂面與側面上。
前述之電子封裝件及其製法中，復包括於該承載結構之第一側上以包覆層包覆該第一電子元件。
前述之電子封裝件及其製法中，復包括形成導電元件 於該第一屏蔽層上。
前述之電子封裝件及其製法中，復包括形成導電元件於該線路層上以電性連接該線路層。
由上可知，本發明之電子封裝件及其製法，主要藉由該承載結構取代習知矽中介板，以作為外部裝置與該第一或第二電子元件之間訊號傳遞的介質，故相較於習知技術，本發明無需製作TSV，因而大幅降低製程難度及製作成本。
再者，本發明係直接將高I/O功能之晶片(如該第一與第二電子元件)接置於該承載結構上，因而不需使用一含核心層之封裝基板及一具有TSV之矽中介板，故相較於習知技術，本發明之電子封裝件之厚度可大幅減少。
又，當該第一與第二電子元件係為細線寬線距之高接點功能晶片時，藉由將該第一與第二電子元件分別接置於該承載結構之第一側與第二側之設計，以免增加該承載結構之版面之面積，故相較於習知技術，本發明可利於終端電子產品之輕薄短小化。
另外，藉由該第一與第二屏蔽層的設計，使該第一與第二電子元件之電磁輻射不會相互影響，因而能避免晶片運作不良之問題，進而能提升該電子封裝件之可靠度。
1‧‧‧半導體封裝件
10‧‧‧矽中介板
10a‧‧‧置晶側
10b‧‧‧轉接側
100‧‧‧導電矽穿孔
101‧‧‧線路重佈層
102‧‧‧銲錫凸塊
103,27,27’‧‧‧導電元件
17‧‧‧封裝基板
170‧‧‧銲墊
172,192‧‧‧底膠
18‧‧‧封裝膠體
19‧‧‧半導體晶片
190,210‧‧‧電極墊
2,2’‧‧‧電子封裝件
2a‧‧‧封裝單元
20,20’‧‧‧包覆層
200‧‧‧穿孔
21‧‧‧第一電子元件
21a‧‧‧作用面
21b‧‧‧非作用面
22,22’‧‧‧第一屏蔽層
22a,26a‧‧‧導電粒子
220‧‧‧開口區
23‧‧‧承載結構
23a‧‧‧第一側
23b‧‧‧第二側
230‧‧‧介電層
231‧‧‧線路層
232‧‧‧導電盲孔
24‧‧‧第二電子元件
240‧‧‧導電凸塊
25‧‧‧封裝層
25a‧‧‧頂面
25c‧‧‧側面
250‧‧‧凹部
26,260‧‧‧第二屏蔽層
S‧‧‧切割路徑
第1圖係為習知半導體封裝件之剖面示意圖；第2A至2G圖係為本發明之電子封裝件之製法的剖面示意圖； 第2A’圖係為第2A圖之局部製程之示意圖；第2C’圖係為第2C圖之另一實施例之示意圖；第2E’圖係為第2E圖之局部製程之示意圖；以及第2G’圖係為第2G圖之另一實施例之示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2G圖係為本發明之電子封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一埋設有複數第一電子元件21之包覆層20，再形成第一屏蔽層22於該包覆層20與該第一電子元件21上。
於本實施例中，形成該包覆層20之材質係為係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材。
再者，該第一電子元件21係為主動元件、被動元件或其組合者，其中，該主動元件係例如半導體晶片，而該被動元件係例如天線、電阻、電容及電感。例如，該第一電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，且該作用面21a係外露於該包覆層20並具有複數電極墊210。
又，利用如物理氣相沉積(Physical vapor deposition，簡稱PVD)、化學氣相沉積(Chemical Vapor Deposition，簡稱CVD)或濺射(sputtering)等沉積方式將複數導電粒子22a平貼形成於該包覆層20與該第一電子元件21之作用面21a上(如第2A’圖所示)，以令該些導電粒子22a作為該第一屏蔽層22。
如第2B圖所示，於該第一屏蔽層22上形成複數開口區220以令部分開口區220外露各該第一電子元件21之作用面21a，使該第一屏蔽層22未接觸該第一電子元件21之作用面21a。
於本實施例中，係藉由蝕刻金屬材之方式於該第一屏蔽層22上形成該些開口區220。
如第2C圖所示，形成一具有相對之第一側23a及第二側23b之承載結構23於該第一屏蔽層22與該第一電子元件21之作用面21a上。
於本實施例中，該承載結構23係以其第一側23a結合於該包覆層20上以接觸結合該第一屏蔽層22與第一電子元件21，使該第一屏蔽層22夾設於該承載結構23之第一側23a與該包覆層20之間。
再者，該承載結構23可利用線路重佈層(Redistribution layer，簡稱RDL)製程形成。具體地，該承載結構23係具有至少一介電層230以及形成於該介電層230中之至少一線路層231，且該線路層231係透過導電盲孔232電性連接該第一電子元件21之電極墊210，而該第一屏蔽層22未電性連接該線路層231。或者，該第一屏蔽層22之開口區220亦可對應外露各該電極墊210，使該第一屏蔽層22’接觸部分該作用面21a而未接觸該些電極墊210，如第2C’圖所示，以令該線路層231透過導電盲孔232電性連接該電極墊210。
如第2D圖所示，接續第2C圖之製程，設置複數第二電子元件24於該承載結構23之第二側23b上，再形成一封裝層25於該承載結構23之第二側23b上，以令該封裝層25包覆該些第二電子元件24。接著，形成複數凹部250於該封裝層25上，以外露該承載結構23之第二側23b之部分表面。
於本實施例中，該第二電子元件24係為主動元件、被動元件或其組合者，其中，該主動元件係例如半導體晶片，而該被動元件係例如天線、電阻、電容及電感。
再者，該第二電子元件24係藉由複數導電凸塊240 以覆晶方式電性連接該線路層231；或者，該第二電子元件24亦可以打線方式(圖未示)電性連接該線路層231。應可理解地，有關該第二電子元件24電性連接該線路層231之方式之種類繁多，並不限於上述。
又，形成該封裝層25之材質係為聚醯亞胺(PI)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材，且該封裝層25與該包覆層20之材質可相同或不相同。
另外，於該封裝層25上係利用雷射切割方式形成該凹部250，以分隔出複數個封裝單元2a。
如第2E圖所示，形成第二屏蔽層26,260於該封裝層25之頂面25a與側面25c上及該凹部250中。
於本實施例中，利用如物理氣相沉積(PVD)、化學氣相沉積(CVD)或濺射(sputtering)等沉積方式將複數導電粒子26a形成於該封裝層25上及該凹部250中(如第2E’圖所示)，以令該些導電粒子26a作為該第二屏蔽層26,260，且該第二屏蔽層26,260未電性連接該線路層231。於另一實施例中，由於該第二屏蔽層26,260無法延伸至該承載結構23之側面，故應可理解地，該凹部250中之第二屏蔽層260可依需求電性連接該線路層231外露於該第二側23b之部分線路表面(圖略)。
如第2F圖所示，於該包覆層20上形成複數導電元件27,27’，使部分該些導電元件27接觸及電性連接該第一屏蔽層22。
於本實施例中，該導電元件27,27’係為銲球、金屬凸 塊或金屬針。
再者，該導電元件27,27’之製程係先於該包覆層20上形成複數外露該第一屏蔽層22與該線路層231之穿孔200，再於該穿孔200中形成該導電元件27，使部分該導電元件27延伸至該包覆層20中以電性連接(或接地)該第一屏蔽層22，且另一部分該導電元件27’穿過(未接觸)該第一屏蔽層22(另一部分開口區220)以電性連接該線路層231。
如第2G圖所示，沿如第2F圖所示之切割路徑S進行切單製程，以得到複數個本發明之電子封裝件2。
於本實施例中，該切割路徑S係可對應該凹部250，且該電子封裝件2可藉由該些導電元件27,27’結合至一如電路板之外部裝置(圖略)上。
再者，於形成該導電元件27,27’之前，可於該包覆層20’上進行整平製程，如第2G’圖所示，如研磨方式，使該第一電子元件21之非作用面21b外露(如齊平)該包覆層20’之表面，再進行切單製程，以得到複數個本發明之電子封裝件2’。
本發明之製法係以該承載結構23取代習知矽中介板，並利用該些導電元件27,27’作為外部裝置(電路板)與該第一電子元件21或第二電子元件24之間訊號傳遞的介質，故相較於習知技術，本發明之製法無需製作TSV，因而大幅降低製程難度及製作成本。
再者，本發明之製法係直接將高I/O功能之晶片(如 該第一電子元件21與第二電子元件24)接置於該承載結構23上，因而不需使用一含核心層之封裝基板及一具有TSV之矽中介板，故相較於習知技術，本發明之製法能減少該電子封裝件2,2’之厚度。
又，當該第一電子元件21與第二電子元件24係為細線寬線距之高接點(I/O)功能晶片時，藉由將該第一電子元件21與第二電子元件24分別接置於該承載結構23之第一側23a與第二側23b之設計，因而無需增加該承載結構23之版面之面積，進而有利於終端電子產品之輕薄短小化。
另外，藉由該第二屏蔽層26,260包覆該封裝層25，使該第二電子元件24(如晶片、天線等)之電磁輻射不會受外界影響，因而能避免晶片運作不良之問題，進而能提升該電子封裝件2,2’之可靠度。另一方面，藉由該第一屏蔽層22,22’環繞於該第一電子元件21以外的區域的設計，且該第一屏蔽層22,22’不接觸該第一電子元件21之設計，使該第一與第二電子元件21,24(如晶片、天線等)之電磁輻射不會相互影響，因而能避免晶片運作不良之問題，進而能提升該電子封裝件2,2’之可靠度。
本發明復提供一種電子封裝件2,2’，係包括：一承載結構23、一第一屏蔽層22,22’、至少一第一電子元件21、至少一第二電子元件24、一封裝層25以及一第二屏蔽層26,260。
所述之承載結構23係具有相對之第一側23a與第二側23b，且該承載結構23包含有至少一線路層231。
所述之第一屏蔽層22,22’係平貼設於該承載結構23之第一側23a上。
所述之第一電子元件21係設於該承載結構23之第一側23a上並電性連接該線路層231。
所述之第二電子元件24係設於該承載結構23之第二側23b上並電性連接該線路層231。
所述之封裝層25係設於該承載結構23之第二側23b上以包覆該第二電子元件24。
所述之第二屏蔽層26,260係設於該封裝層25上。
於一實施例中，該第一屏蔽層22未接觸該第一電子元件21。
於一實施例中，該第一屏蔽層22,22’未電性連接該線路層231。
於一實施例中，該第一屏蔽層22,22’係為導電層。
於一實施例中，該第二屏蔽層26,260未電性連接該線路層231。
於一實施例中，該第二屏蔽層260電性連接該線路層231。
於一實施例中，該第二屏蔽層26係為導電層。
於一實施例中，該第二屏蔽層26係設於該封裝層25之頂面25a與側面25c上。
於一實施例中，所述之電子封裝件2,2’復包括一包覆層20,20’，係結合於該承載結構23之第一側23a上以包覆該第一電子元件21，且該第一電子元件21之非作用面21b 可依需求外露(或齊平)該包覆層20’之外表面。
於一實施例中，所述之電子封裝件2,2’復包括複數導電元件27，係形成於該第一屏蔽層22,22’上且貫穿過該包覆層20,20’並凸出該包覆層20,20’之表面。
於一實施例中，所述之電子封裝件2,2’復包括複數導電元件27’，係形成於該線路層231上以電性連接該線路層231，且貫穿過該包覆層20,20’與該第一屏蔽層22,22’並凸出該包覆層20,20’之表面。
綜上所述，本發明之電子封裝件及其製法，係藉由該承載結構取代習知矽中介板，以作為外部裝置與該第一或第二電子元件之間訊號傳遞的介質，故本發明無需製作TSV，因而大幅降低製程難度及製作成本。
再者，將高I/O功能之晶片(如該第一與第二電子元件)接置於該承載結構上，因而不需使用一含核心層之封裝基板及一具有TSV之矽中介板，故可減少該電子封裝件之厚度。
又，藉由將該第一與第二電子元件分別接置於該承載結構之第一側與第二側之設計，因而無需增加該承載結構之版面之面積，進而有利於終端電子產品之輕薄短小化。
另外，藉由該第二屏蔽層包覆該封裝層及該第一屏蔽層環繞於該第一電子元件以外的區域的設計，使該第一與第二電子元件之電磁輻射不會相互影響，因而能避免晶片運作不良之問題，進而能提升該電子封裝件之可靠度。
上述實施例係用以例示性說明本發明之原理及其功 效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (20)

  1. 一種電子封裝件，係包括：承載結構，係具有相對之第一側與第二側，且該承載結構包含有線路層；第一屏蔽層，係設於該承載結構之第一側上，且該第一屏蔽層外露且嵌合於該承載結構之第一側；第一電子元件，係設於該承載結構之第一側上並電性連接該線路層；第二電子元件，係設於該承載結構之第二側上並電性連接該線路層；封裝層，係設於該承載結構之第二側上以包覆該第二電子元件；以及第二屏蔽層，係設於該封裝層上。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該第一屏蔽層未接觸該第一電子元件。
  3. 如申請專利範圍第1項所述之電子封裝件，其中，該第一屏蔽層未電性連接該線路層。
  4. 如申請專利範圍第1項所述之電子封裝件，其中，該第二屏蔽層未電性連接該線路層。
  5. 如申請專利範圍第1項所述之電子封裝件，其中，該第二屏蔽層電性連接該線路層。
  6. 如申請專利範圍第1項所述之電子封裝件，其中，該第二屏蔽層係設於該封裝層之頂面與側面上。
  7. 如申請專利範圍第1項所述之電子封裝件，復包括結合於該承載結構之第一側上以包覆該第一電子元件之包覆層。
  8. 如申請專利範圍第1項所述之電子封裝件，復包括形成於該第一屏蔽層上之導電元件。
  9. 如申請專利範圍第1項所述之電子封裝件，復包括形成於該線路層上以電性連接該線路層之導電元件。
  10. 一種電子封裝件之製法，係包括：提供一具有相對之第一側及第二側且包含有線路層之承載結構，並於該承載結構之第一側上設有第一屏蔽層與第一電子元件，且令該第一電子元件電性連接該線路層，其中，該第一屏蔽層外露且嵌合於該承載結構之第一側；設置第二電子元件於該承載結構之第二側上，且令該第二電子元件電性連接該線路層；形成封裝層於該承載結構之第二側上，以包覆該第二電子元件；以及形成第二屏蔽層於該封裝層上。
  11. 如申請專利範圍第10項所述之電子封裝件之製法，其中，該第一屏蔽層未接觸該第一電子元件。
  12. 如申請專利範圍第10項所述之電子封裝件之製法，其中，該第一屏蔽層未電性連接該線路層。
  13. 如申請專利範圍第10項所述之電子封裝件之製法，其中，該第一屏蔽層係為利用沉積複數導電粒子之方式形成。
  14. 如申請專利範圍第10項所述之電子封裝件之製法，其中，該第二屏蔽層未電性連接該線路層。
  15. 如申請專利範圍第10項所述之電子封裝件之製法，其中，該第二屏蔽層電性連接該線路層。
  16. 如申請專利範圍第10項所述之電子封裝件之製法，其中，該第二屏蔽層係為利用沉積複數導電粒子之方式形成。
  17. 如申請專利範圍第10項所述之電子封裝件之製法，其中，該封裝層係具有外露該第二側之凹部，且該第二屏蔽層復設於該凹部中。
  18. 如申請專利範圍第10項所述之電子封裝件之製法，復包括於該承載結構之第一側上以包覆層包覆該第一電子元件。
  19. 如申請專利範圍第10項所述之電子封裝件之製法，復包括形成導電元件於該第一屏蔽層上。
  20. 如申請專利範圍第10項所述之電子封裝件之製法，復包括形成導電元件於該線路層上以電性連接該線路層。
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