KR20220132337A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20220132337A
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under
insulating layer
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김종윤
배민준
이현석
전광재
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Abstract

본 발명의 실시예들에 따른 반도체 패키지는 재배선 기판; 상기 재배선 기판의 상면 상에 배치된 반도체칩; 및 상기 재배선 기판의 하면 상에 배치된 솔더 단자를 포함할 수 있다. 상기 재배선 기판은: 상기 솔더 단자와 접속하는 언더 범프 패턴; 상기 언더 범프 패턴의 측벽 상의 절연층; 상기 언더 범프 패턴의 상기 측벽 및 상기 절연층 사이에 개재되고, 상기 언더 범프 패턴의 하면을 노출시키는 언더 범프 씨드 패턴; 및 상기 언더 범프 패턴 상에 제공된 재배선 패턴을 포함할 수 있다. 상기 언더 범프 패턴은 평면적 관점에서 센터 영역 및 엣지 영역을 가지고, 상기 언더 범프 패턴의 상기 엣지 부분의 제1 상면은 상기 센터 부분의 제2 상면보다 더 높은 레벨에 제공되고, 상기 언더 범프 패턴의 상기 하면 및 상기 측벽 사이의 각도는 110도 내지 140도일 수 있다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method fabricating the same}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 개념에 따른 반도체 패키지가 제공된다. 본 발명에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판의 상면 상에 배치된 반도체칩; 및 상기 재배선 기판의 하면 상에 배치된 솔더 단자를 포함할 수 있다. 상기 재배선 기판은: 상기 솔더 단자와 접속하는 언더 범프 패턴; 상기 언더 범프 패턴의 측벽 상의 절연층; 상기 언더 범프 패턴의 상기 측벽 및 상기 절연층 사이에 개재되고, 상기 언더 범프 패턴의 하면을 노출시키는 언더 범프 씨드 패턴; 및 상기 언더 범프 패턴 상에 제공된 재배선 패턴을 포함할 수 있다. 상기 언더 범프 패턴은 평면적 관점에서 센터 영역 및 엣지 영역을 가지고, 상기 언더 범프 패턴의 상기 엣지 부분의 제1 상면은 상기 센터 부분의 제2 상면보다 더 높은 레벨에 제공되고, 상기 언더 범프 패턴의 상기 하면 및 상기 측벽 사이의 각도는 110도 내지 140도일 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판의 상면 상에 배치된 반도체칩; 및 상기 재배선 기판의 하면 상의 솔더 단자를 포함하고, 상기 재배선 기판은: 언더 범프 패턴; 상기 언더 범프 패턴의 측벽 상의 절연층; 상기 언더 범프 패턴의 상기 측벽 및 상기 절연층 사이의 언더 범프 씨드 패턴; 및 상기 언더 범프 패턴의 상면 상에 제공된 재배선 패턴을 포함할 수 있다. 상기 솔더 단자는 상기 언더 범프 패턴의 하면 상에 배치되고, 상기 언더 범프 패턴의 상기 하면은 상기 절연층의 하면보다 높은 레벨에 제공되고, 상기 언더 범프 패턴의 상기 하면 및 상기 측벽 사이의 제1 각도는 둔각이고, 상기 언더 범프 씨드 패턴은 상기 절연층의 상면 및 상기 언더 범프 씨드 패턴의 상기 하면 상으로 연장되지 않을 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판의 상면 상에 배치된 제1 반도체칩; 상기 재배선 기판 및 상기 제1 반도체칩 사이에 개재된 범프들; 및 상기 재배선 기판의 하면 상의 솔더 단자를 포함할 수 있다. 상기 재배선 기판은: 언더 범프 패턴; 상기 언더 범프 패턴의 측벽 상의 절연층; 상기 언더 범프 패턴의 상기 측벽 및 상기 절연층 사이에 개재되고, 상기 언더 범프 패턴의 하면을 노출시키는 언더 범프 씨드 패턴; 상기 언더 범프 패턴 상에 제공되며, 제1 비아 부분 및 제1 배선 부분을 포함하는 제1 재배선 패턴, 상기 제1 비아 부분은 상기 언더 범프 패턴과 상기 제1 배선 부분 사이에 개재되고; 및 상기 제1 재배선 패턴 상에 제공되며, 제2 비아 부분 및 제2 배선 부분을 포함하는 제2 재배선 패턴을 포함하고, 상기 언더 범프 패턴의 두께는 상기 제1 배선 부분의 두께 및 상기 제2 배선 부분의 두께보다 크고, 상기 언더 범프 패턴은 평면적 관점에서 센터 영역 및 엣지 영역을 가지고, 상기 언더 범프 패턴의 상기 엣지 영역의 제1 상면은 상기 센터 영역의 제2 상면보다 더 높은 레벨에 제공되고, 상기 언더 범프 패턴의 상기 하면은 상기 절연층의 하면보다 높은 레벨에 제공되고, 상기 언더 범프 패턴의 상기 하면 및 상기 측벽 사이의 각도는 110도 내지 140도이고 상기 솔더 단자는 상기 언더 범프 패턴의 상기 하면 상에 배치되고, 상기 언더 범프 패턴은 상기 절연층의 상면 상으로 연장되지 않을 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지 제조 방법은 캐리어 기판 상에 감광성 폴리머를 도포하여 절연층을 형성하는 것; 상기 절연층 내에 오프닝을 형성하는 것; 상기 오프닝의 바닥면과 측벽 및 상기 절연층 상에 언더 범프 씨드층을 형성하는 것; 상기 제1 오프닝 내에 제1 레지스트 패턴을 형성하되, 상기 제1 레지스트 패턴은 상기 절연층의 상면 상의 상기 언더 범프 씨드층의 부분을 노출시키고; 및 상기 노출된 언더 범프 씨드층의 상기 부분을 식각하여, 언더 범프 씨드 패턴을 형성하는 것을 포함하고, 상기 언더 범프 씨드 패턴을 형성하는 것은 상기 절연층의 상기 상면을 노출시키는 것을 포함할 수 있다.
본 발명에 따르면, 언더 범프 패턴은 절연층에 의해 정의된 오프닝 내에 형성될 수 있다. 재배선 패턴들의 상면들은 완화된 굴곡(undulation)을 가지거나 굴곡을 가지지 않을 수 있다. 이에 따라, 재배선 패턴들 사이의 전기적 연결이 향상될 수 있다. 반도체 패키지는 향상된 신뢰성을 나타낼 수 있다.
언더 범프 씨드 패턴이 언더 범프 패턴의 측벽을 덮어, 언더 범프 패턴의 손상이 방지될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 1b는 도 1a의 Ⅰ영역을 확대 도시하였다.
도 1c는 도 1a의 Ⅱ영역을 확대 도시하였다.
도 1d는 실시예들에 따른 언더 범프 패턴 및 언더 범프 씨드 패턴을 설명하기 위한 도면이다.
도 1e는 실시예들에 따른 언더 범프 패턴 및 언더 범프 씨드 패턴을 설명하기 위한 도면이다.
도 2a, 도 2b, 도 2d 내지 도 2i, 및 도 2k 내지 도 2r는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 2c는 도 2b의 Ⅲ영역을 확대 도시하였다.
도 2j는 도 2i의 Ⅲ영역을 확대 도시하였다.
도 3a은 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 3b는 도 3a의 A-B선을 따라 자른 단면이다.
도 4는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 1b는 도 1a의 Ⅰ영역을 확대 도시하였다. 도 1c는 도 1a의 Ⅱ영역을 확대 도시하였다.
도 1a 내지 도 1c를 참조하면, 반도체 패키지(1)는 솔더 단자들(500), 재배선 기판(100) 및 반도체칩(200)을 포함할 수 있다. 재배선 기판(100)은 언더 범프 패턴(150), 언더 범프 씨드 패턴(155), 제1 재배선 패턴(110), 제1 씨드 패턴(115) 제2 재배선 패턴(120), 제2 씨드 패턴(125), 재배선 패드(140), 씨드 패드(145), 및 절연층들(101, 102, 103, 104)을 포함할 수 있다. 절연층은 적층된 제1 내지 제4 절연층들(101, 102, 103, 104)을 포함할 수 있다.
언더 범프 패턴(150)이 제1 절연층(101) 내에 제공될 수 있다. 언더 범프 패턴(150)은 복수로 제공되며, 복수의 언더 범프 패턴들(150)은 서로 옆으로 이격될 수 있다. 어떤 두 구성 요소들이 옆으로 이격된 것은 수평적으로 이격된 것일 수 있다. 수평은 제1 절연층(101)의 하면(101b)과 평행한 것을 의미할 수 있다. 언더 범프 패턴들(150)은 솔더 단자들(500)의 패드들로 기능할 수 있다. 언더 범프 패턴들(150)은 구리와 같은 금속 물질을 포함할 수 있다. 이하, 도 1b를 참조하여 단수의 언더 범프 패턴(150)에 대해 설명한다.
언더 범프 패턴(150)은 도 1b와 같이 하면, 상면, 및 측벽을 가질 수 있다. 언더 범프 패턴(150)의 하면(150b)은 제1 절연층(101)에 덮이지 않을 수 있다. 언더 범프 패턴(150)의 측벽(150c)은 기울어진 측벽일 수 있다. 예를 들어, 언더 범프 패턴(150)의 측벽(150c)은 하면(150b)에 대해 기울어질 수 있다. 언더 범프 패턴(150)의 측벽(150c) 및 하면(150b) 사이의 제1 각도(θ1)는 둔각일 수 있다. 예를 들어, 제1 각도(θ1)는 110도 내지 140도일 수 있다. 언더 범프 패턴(150)의 상부의 너비는 하부의 너비보다 더 클 수 있다.
언더 범프 패턴(150)의 상면(150a)은 아래로 볼록할 수 있다. 예를 들어, 언더 범프 패턴(150)은 평면적 관점에서 센터 영역 및 엣지 영역을 가질 수 있다. 언더 범프 패턴(150)의 엣지 영역은 평면적 관점에서 센터 영역 및 제1 절연층(101) 사이에 제공될 수 있다. 언더 범프 패턴(150)의 엣지 영역은 평면적 관점에서 센터 영역을 둘러싸을 수 있다. 언더 범프 패턴(150)의 상면(150a)은 제1 상면(150a1) 및 제2 상면(150a2)을 가질 수 있다. 언더 범프 패턴(150)의 제1 상면(150a1)은 엣지 영역의 상면에 해당할 수 있다. 언더 범프 패턴(150)의 제2 상면(150a2)은 센터 영역의 상면에 해당할 수 있다. 언더 범프 패턴(150)의 제1 상면(150a1)은 제2 상면(150a2)보다 더 높은 레벨에 제공될 수 있다.
언더 범프 패턴(150)은 비교적 두꺼운 두께(T1)를 가질 수 있다. 언더 범프 패턴(150)의 두께(T1)는 최소 두께일 수 있고, 언더 범프 패턴(150)의 하면(150b) 및 제2 상면(150a2) 사이의 간격에 해당할 수 있다. 언더 범프 패턴(150)의 두께(T1)가 5μm보다 작은 경우, 반도체 패키지(1)의 고전력(high power) 특성이 저하될 수 있다. 실시예들에 따른 언더 범프 패턴(150)의 두께(T1)는 대략 5μm 내지 10μm일 수 있다. 반도체 패키지(1)는 우수한 고전력 특성을 가질 수 있다. 언더 범프 패턴(150)의 두께(T1)가 10μm보다 작으므로, 재배선 기판(100)의 제조 공정이 용이해질 수 있다. 또한, 반도체 패키지(1)가 소형화될 수 있다.
제1 절연층(101)은 언더 범프 패턴(150)의 측벽(150c) 상에 제공될 수 있다. 제1 절연층(101)은 최하부 절연층일 수 있다. 도 1b와 같이 언더 범프 패턴(150)의 하면(150b)은 제1 절연층(101)의 하면(101b)보다 더 높은 레벨에 배치될 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있고, 레벨 차이는 제1 절연층(101)의 하면(101b)과 수직한 방향에서 측정될 수 있다. 제1 절연층(101)은 예를 들어, 감광성 폴리머와 같은 유기 물질을 포함할 수 있다. 본 명세서에서, 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
언더 범프 씨드 패턴(155)이 언더 범프 패턴(150)의 측벽(150c) 및 제1 절연층(101) 사이에 개재될 수 있다. 언더 범프 씨드 패턴(155)은 언더 범프 패턴(150)의 측벽(150c)과 직접 물리적으로 접촉할 수 있다. 언더 범프 씨드 패턴(155)은 서로 대향하는 상부면(155a) 및 하부면(155b)을 가질 수 있다. 언더 범프 패턴(150)은 언더 범프 씨드 패턴(155)의 상부면(155a) 상으로 연장되어, 언더 범프 씨드 패턴(155)의 상부면(155a)을 덮을 수 있다. 언더 범프 패턴(150)의 제1 상면(150a1)은 언더 범프 씨드 패턴(155)의 상부면(155a) 보다 더 높은 레벨에 제공될 수 있다. 언더 범프 패턴(150)의 제1 상면(150a1)은 언더 범프 씨드 패턴(155)의 상부면(155a)과 평면적 관점에서 오버랩될 수 있다.
언더 범프 패턴(150)의 하부면(155b)은 제1 절연층(101) 및 언더 범프 패턴(150) 사이에 배치될 수 있다. 언더 범프 패턴(150)의 하부면(155b)은 제1 절연층(101)의 하면(101b)보다 더 높은 레벨에 배치될 수 있다. 언더 범프 패턴(150)의 하부면(155b)은 언더 범프 패턴(150)의 하면과 동일하거나 더 높은 레벨에 배치될 수 있다. 제1 절연층(101)의 하면(101b) 및 언더 범프 패턴(150)의 하면(150b)의 레벨 차이는 언더 범프 씨드 패턴(155)의 두께(T)의 80% 내지 120%일 수 있다. 예를 들어, 제1 절연층(101)의 하면(101b) 및 언더 범프 패턴(150)의 하면(150b) 사이의 레벨 차이는 대략 0.05 μm 내지 0.1 μm일 수 있다.
언더 범프 씨드 패턴(155)이 언더 범프 패턴(150)의 측벽(150c)을 덮어, 외부 또는 제1 절연층(101) 내의 불순물에 의한 언더 범프 패턴(150)의 손상을 방지할 수 있다. 상기 불순물은 염소 이온일 수 있다. 예를 들어, 반도체 패키지(1)이 동작이 반복되더라도, 언더 범프 패턴(150)이 부식되거나 언더 범프 패턴(150) 및 제1 절연층(101)이 서로 이격되는 현상이 방지될 수 있다. 이에 따라, 반도체 패키지(1)의 신뢰성 및 내구성이 향상될 수 있다.
제2 절연층(102)이 제1 절연층(101) 및 언더 범프 패턴(150)의 상면(150a) 상에 배치될 수 있다. 제2 절연층(102)은 언더 범프 패턴(150)의 상면(150a)을 덮을 수 있다 제2 절연층(102)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 일 예로, 제2 절연층(102)은 제1 절연층(101)과 동일한 감광성 물질을 포함할 수 있다. 제1 절연층(101) 및 제2 절연층(102) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다.
도 1a 및 도 1c를 참조하면, 제1 재배선 패턴(110)이 언더 범프 패턴(150) 상에 제공될 수 있다. 제1 재배선 패턴(110)은 구리와 같은 금속을 포함할 수 있다. 제1 재배선 패턴(110)은 도 1c와 같이 제1 비아 부분(110V) 및 제1 배선 부분(110W)을 포함할 수 있다. 본 명세서에서 어떤 도전 구성 요소의 비아 부분은 수직적 연결을 위한 부분일 수 있다. 어떤 도전 구성 요소의 배선 부분은 수평적 연결을 위한 부분일 수 있다. 제1 비아 부분(110V)은 제2 절연층(102) 내에 배치되며, 언더 범프 패턴(150)과 접속할 수 있다. 제1 비아 부분(110V)은 언더 범프 패턴(150) 및 제1 배선 부분(110W) 사이에 배치될 수 있다. 제1 비아 부분(110V)은 언더 범프 패턴(150)의 상면(150a)과 대응되는 형상을 가질 수 있다. 제1 비아 부분(110V)의 하면은 아래로 볼록할 수 있다. 제1 비아 부분(110V)의 너비는 언더 범프 패턴(150)의 너비보다 더 작을 수 있다.
제1 배선 부분(110W)은 제1 비아 부분(110V) 상에 제공되고, 제1 비아 부분(110V)과 경계면 없이 연결될 수 있다. 제1 배선 부분(110W)은 제1 비아 부분(110V)보다 더 큰 너비를 가질 수 있다. 제1 배선 부분(110W)은 제2 절연층(102)의 상면 상으로 연장되고, 제1 방향으로 연장된 장축을 가질 수 있다. 제1 방향은 제1 절연층(101)의 하면(101b)과 나란할 수 있다. 제1 배선 부분(110W)의 두께(T1)는 3μm 내지 5 μm일 수 있다.
제1 재배선 패턴(110)은 제1 미세 배선 부분들(110FW)을 더 포함할 수 있다. 제1 미세 배선 부분들(110FW)은 제2 절연층(102)의 상면 상에 배치될 수 있다. 도시되지 않았으나, 제1 미세 배선 부분들(110FW) 각각은 제1 비아 부분(110V) 또는 제1 배선 부분(110W)과 연결될 수 있다. 제1 미세 배선 부분들(110FW)은 제1 배선 부분(110W)과 단일 공정에 의해 형성될 수 있다. 제1 미세 배선 부분들(110FW)의 두께는 제1 배선 부분(110W)의 두께(T1)와 실질적으로 동일할 수 있다.
제1 씨드 패턴(115)이 제1 재배선 패턴(110)의 하면 상에 배치될 수 있다. 예를 들어, 제1 씨드 패턴(115)은 언더 범프 패턴(150)과 제1 비아 부분(110V) 사이에 개재되며, 제1 비아 부분(110V)의 측벽 및 제1 배선 부분(110W)의 하면을 덮을 수 있다. 제1 씨드 패턴(115)은 제1 배선 부분(110W)의 측벽 상으로 연장되지 않을 수 있다. 제1 씨드 패턴(115)은 제1 미세 배선 부분들(110FW)의 하면들 상에 제공될 수 있다. 제1 씨드 패턴(115)은 언더 범프 패턴(150) 및 제1 재배선 패턴(110)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 씨드 패턴(115)은 도전 씨드 물질을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다. 제1 씨드 패턴(115)은 배리어층으로 기능하여, 제1 재배선 패턴(110)에 포함된 물질의 확산을 방지할 수 있다.
제3 절연층(103)이 제2 절연층(102) 상에 배치되어, 제1 재배선 패턴(110)을 덮을 수 있다. 제3 절연층(103)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제3 절연층(103)은 제2 절연층(102)과 동일한 물질을 포함할 수 있다. 제3 절연층(103) 및 제2 절연층(102) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다.
제2 재배선 패턴(120)이 제1 재배선 패턴(110) 상에 배치되어, 제1 재배선 패턴(110)과 전기적으로 연결될 수 있다. 제2 재배선 패턴(120)은 구리와 같은 금속을 포함할 수 있다. 제2 재배선 패턴(120)은 제2 배선 부분(120W) 및 제2 비아 부분(120V)을 포함할 수 있다. 제2 비아 부분(120V)은 제3 절연층(103) 내에 제공되고, 제1 재배선 패턴(110)과 접속할 수 있다. 제2 배선 부분(120W)은 제2 비아 부분(120V) 상에 제공되고, 제2 비아 부분(120V)과 경계면 없이 연결될 수 있다. 제2 비아 부분(120V)은 제1 재배선 패턴(110) 및 제2 배선 부분(120W) 사이에 개재될 수 있다. 제2 배선 부분(120W)은 제3 절연층(103)의 상면 상으로 연장될 수 있다. 제2 배선 부분(120W)의 두께(T3)는 3μm 내지 5 μm일 수 있다.
제2 재배선 패턴(120)은 제2 미세 배선 부분들(120FW)을 더 포함할 수 있다. 제2 미세 배선 부분들(120FW)은 제3 절연층(103)의 상면 상에 배치될 수 있다. 도시되지 않았으나, 제2 미세 배선 부분들(120FW) 각각은 제2 비아 부분(120V)과 연결될 수 있다. 제2 미세 배선 부분들(120FW)은 제2 배선 부분(120W)과 단일 공정에 의해 형성될 수 있다. 제2 미세 배선 부분들(120FW)의 두께는 제2 배선 부분(120W)의 두께(T3)와 실질적으로 동일할 수 있다. 제2 미세 배선 부분들(120FW)의 두께는 3μm 내지 5 μm일 수 있다.
제2 씨드 패턴(125)이 제2 재배선 패턴(120)의 하면 상에 배치될 수 있다. 제2 씨드 패턴(125)은 제1 재배선 패턴(110)과 제2 재배선 패턴(120) 사이에 각각 개재될 수 있다. 예를 들어, 제2 씨드 패턴(125)은 제2 비아 부분(120V)의 하면과 측벽 및 제2 배선 부분(120W)의 하면을 덮을 수 있다. 제2 씨드 패턴(125)은 제2 배선 부분(120W)의 측벽 상으로 연장되지 않을 수 있다. 제2 씨드 패턴(125)은 제2 미세 배선 부분들(120FW)의 하면들 상에 더 제공될 수 있다. 제2 씨드 패턴(125)은 예를 들어, 도전 씨드 물질을 포함할 수 있다. 제2 씨드 패턴(125)은 배리어층으로 기능하여, 제2 재배선 패턴(120)에 포함된 물질의 확산을 방지할 수 있다.
제4 절연층(104)이 제3 절연층(103) 상에 배치되어, 제2 재배선 패턴(120)을 덮을 수 있다. 제4 절연층(104)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 제4 절연층(104)은 제3 절연층(103)과 동일한 물질을 포함할 수 있다. 제4 절연층(104) 및 제3 절연층(103) 사이의 경계면은 구분되지 않을 수 있으나, 이에 제한되지 않는다.
재배선 패드(140)는 제2 재배선 패턴(120) 상에 배치되어, 제2 재배선 패턴(120)과 각각 접속할 수 있다. 제1 및 제2 재배선 패턴들(110, 120)이 제공되므로, 재배선 패드(140)는 그와 전기적으로 연결되는 언더 범프 패턴(150)과 수직적으로 정렬되지 않을 수 있다. 이에 따라, 언더 범프 패턴들(150) 또는 재배선 패드(140)의 배치가 보다 자유롭게 설계될 수 있다. 재배선 패드(140)의 하부는 제4 절연층(103) 내에 배치될 수 있다. 재배선 패드(140)의 상부는 제4 절연층(103)의 상면 상에 배치될 수 있다. 재배선 패드(140)의 상부는 하부보다 더 큰 너비를 가질 수 있다. 재배선 패드(140)은 구리와 같은 금속을 포함할 수 있다.
도시되지 않았으나, 재배선 패드(140)는 본딩부를 더 포함할 수 있다. 본딩부는 재배선 패드(140)의 상면 상에 노출될 수 있다. 본딩부는 후술할 솔더 범프(250)과 직접 접촉할 수 있다. 본딩부는 니켈, 금, 및/또는 이들의 합금을 포함할 수 있다. 본딩부는 보호막 또는 접착막으로 기능할 수 있다.
씨드 패드(145)가 재배선 패드(140)의 하면 상에 제공될 수 있다. 씨드 패드(145)는 제2 재배선 패턴(120)과 재배선 패드(140)의 사이에 개재되고, 제4 절연층(103)과 재배선 패드(140) 사이로 연장될 수 있다. 씨드 패드(145)는 재배선 패드(140)과 다른 물질을 포함할 수 있다. 씨드 패드들(145)는 예를 들어, 도전 씨드 물질을 포함할 수 있다.
제1 재배선 패턴(110)은 복수 개로 제공될 수 있다. 복수의 제2 재배선 패턴들(110)은 서로 옆으로 이격되며 전기적으로 분리될 수 있다. 제2 재배선 패턴(120)은 복수 개로 제공될 수 있다. 복수의 제2 재배선 패턴들(120)은 제1 재배선 패턴들(110)과 각각 전기적으로 연결될 수 있다. 제2 재배선 패턴들(120)은 서로 옆으로 이격되며 전기적으로 분리될 수 있다. 재배선 패드(140)는 복수로 제공될 수 있다. 복수의 재배선 패드들(140)은 제2 재배선 패턴들(120)과 각각 접속할 수 있다. 재배선 패드들(140)은 서로 옆으로 이격되며 전기적으로 분리될 수 있다.
제1 절연층(101)이 언더 범프 패턴(150)의 상면(150a) 상으로 연장된 경우, 제1 절연층(101)의 상면은 굴곡(undulation)을 가질 수 있다. 이 경우, 복수의 제1 재배선 패턴들(110)의 상면들은 굴곡을 가질 수 있다. 예를 들어, 제1 재배선 패턴들(110)의 상면들은 서로 다른 레벨에 배치될 수 있다. 예를 들어, 제1 재배선 패턴들(110W)의 상면들의 최상부 및 최하부의 레벨 차이는 2μm 보다 클 수 있다. 또한, 복수의 제1 재배선 패턴들(110W)의 상면들은 굴곡을 가질 수 있다. 제2 재배선 패턴들(120)의 상면들이 서로 과도하게 다른 레벨에 배치될 수 있다. 언더 범프 패턴(150)의 두께(T1)가 증가될수록, 제1 재배선 패턴들(110)의 상면들의 굴곡 및 제2 재배선 패턴들(120)의 상면들의 굴곡이 증가될 수 있다. 제1 재배선 패턴들(110)의 상면들의 굴곡 및 제2 재배선 패턴들(120)의 상면들의 굴곡에 의해 제1 및 제2 재배선 패턴들(110, 120) 사이 또는 제2 재배선 패턴들(120) 및 재배선 패드들(140) 사이의 전기적 연결의 불량이 발생할 수 있다.
실시예들에 따르면, 제1 절연층(101)은 언더 범프 패턴(150)의 상면(150a) 상으로 연장되지 않을 수 있다. 제1 절연층(101)의 최상부면은 언더 범프 패턴(150)의 상면(150a)과 동일하거나 유사한 레벨에 배치될 수 있다. 이에 따라, 제1 재배선 패턴들(110)의 상면들의 굴곡 및 제2 재배선 패턴들(120)의 상면들의 굴곡의 발생이 감소되거나 방지될 수 있다. 예를 들어, 제1 재배선 패턴들(110)의 상면들의 최상부 및 최하부 사이의 레벨 차이는 2μm보다 작을 수 있다. 여기에서, 제1 재배선 패턴들(110)의 상면들는 제1 배선 부분(110W)의 상면 및 제1 미세 배선 부분들(110FW)의 상면들 포함할 수 있다. 제2 재배선 패턴들(120)의 상면들의 최상부 및 최하부 사이의 레벨 차이는 2μm보다 작을 수 있다. 제2 재배선 패턴들(120)의 상면들는 제1 배선 부분(120W)의 상면 및 제1 미세 배선 부분들(120FW)의 상면들 포함할 수 있다. 어떤 두 부분들의 레벨 차이가 2 μm보다 작다는 것은 상기 두 부분들의 레벨 차이가 0인 것을 포함할 수 있다. 즉, 두 부분들의 레벨 차이가 2 μm보다 작다는 것은 상기 두 부분들이 서로 실질적으로 동일한 레벨에 배치되는 경우를 포함할 수 있다. 이에 따라, 제1 및 제2 재배선 패턴들(110, 120) 사이 및 제2 재배선 패턴들(120) 및 재배선 패드들(140) 사이의 전기적 연결이 양호할 수 있다. 이에 따라, 반도체 패키지(1)의 신뢰성이 향상될 수 있다.
언더 범프 패턴(150)의 두께(T1)는 비교적 클 수 있다. 예를 들어, 언더 범프 패턴(150)의 두께(T1)는 제1 배선 부분(110W)의 두께(T2) 및 제2 배선 부분(120W)의 두께(T3)보다 더 클 수 있다. 언더 범프 패턴(150)의 두께(T1)가 비교적 크더라도, 제1 절연층(101)은 언더 범프 패턴(150)의 상면(150a) 상으로 연장되지 않아 제1 재배선 패턴들(110)의 상면들 및 제2 재배선 패턴들(120)의 상면들의 굴곡이 방지될 수 있다.
재배선 패턴들(110, 120)의 적층된 개수는 다양하게 변형될 수 있다. 예를 들어, 재배선 기판(100)은 제3 재배선 패턴을 더 포함할 수 있다. 이 경우, 제3 재배선 패턴은 제2 재배선 패턴(120) 및 재배선 패드(140) 사이에 개재될 수 있다.
반도체칩(200)은 재배선 기판(100)의 상면 상에 실장될 수 있다. 반도체칩(200)은 도 1c와 같이 반도체 기판(201), 집적 회로들(202), 배선층, 및 칩 패드들(205)을 포함할 수 있다. 집적 회로들(202)은 반도체 기판(201)의 하면 상에 배치될 수 있다. 집적 회로들(202)은 로직 회로들, 메모리 회로들, 및/또는 이들의 조합을 포함할 수 있다. 배선층은 반도체 기판(201)의 하면 상에 배치될 수 있다. 배선층은 절연 패턴(203) 및 배선 구조체들(204)을 포함할 수 있다. 배선 구조체들(204)은 절연 패턴(203) 내에 배치될 수 있다. 칩 패드들(205)은 배선층의 하면 상에 배치될 수 있다. 예를 들어, 칩 패드들(205)는 반도체칩(200)의 하면에 노출될 수 있다. 칩 패드들(205)은 배선 구조체들(204)을 통해 집적 회로들(202)과 접속할 수 있다. 어떤 구성 요소가 반도체칩과 전기적으로 연결된다는 것은 반도체칩의 칩 패드들을 통해 반도체칩의 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다.
도 1a를 참조하면, 솔더 범프들(250)이 재배선 기판(100) 및 반도체칩(200) 사이에 제공되어, 재배선 패드들(140) 및 칩 패드들(205)과 각각 전기적으로 연결될 수 있다. 이에 따라, 반도체칩(200)이 솔더 범프들(250)을 통해 재배선 기판(100)과 접속할 수 있다. 재배선 기판(100)과 접속하는 것은 제1 및 제2 재배선 패턴들(110, 120) 중 적어도 하나와 접속하는 것일 수 있다. 솔더 범프들(250) 각각은 솔더볼 형상을 가지고, 솔더 물질을 포함할 수 있다. 본 명세서에서 솔더 물질은 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다. 도시되지 않았으나, 솔더 범프들(250) 각각은 필라를 더 포함할 수 있다.
반도체 패키지(1)는 몰딩막(300)을 더 포함할 수 있다. 몰딩막(300)은 재배선 기판(100) 상에 배치되어, 반도체칩(200)을 덮을 수 있다. 몰딩막(300)은 절연층들(101, 102, 103, 104) 중 최상부 절연층을 덮을 수 있다. 상기 최상부 절연층은 제4 절연층(104)일 수 있다. 몰딩막(300)은 예를 들어, 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
반도체 패키지(1)는 언더필막(310)을 더 포함할 수 있다. 언더필막(310)이 재배선 기판(100) 및 반도체칩(200) 사이의 갭으로 연장되어, 솔더 범프들(250)을 밀봉할 수 있다. 언더필막(310)은 예를 들어, 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 다만, 언더필막(310)은 몰딩막(300)과 다른 종류의 물질을 포함할 수 있다. 다른 예로, 언더필막은 생략되고, 몰딩막(300)이 재배선 기판(100) 및 반도체칩(200) 사이의 갭으로 더 연장될 수 있다.
솔더 단자들(500)이 재배선 기판(100)의 하면 상에 배치될 수 있다. 예를 들어, 예를 들어 솔더 단자들(500)가 언더 범프 패턴들(150)의 하면들(150b) 상에 각각 배치되고, 언더 범프 패턴들(150)과 각각 전기적으로 연결될 수 있다. 솔더 단자들(500)는 언더 범프 패턴들(150)의 하면들(150b)과 각각 직접 접촉할 수 있다. 이에 따라, 솔더 단자들(500)는 재배선 기판(100)을 통해 반도체칩(200)과 전기적으로 연결될 수 있다. 솔더 단자들(500) 각각은 솔더볼 형상을 가지고, 솔더 물질을 포함할 수 있다. 솔더 단자들(500)의 피치(P1)는 솔더 범프들(250)의 피치보다 더 클 수 있다.
도시되지 않았으나, 방열 구조체가 반도체칩(200)의 상면 및 몰딩막(300)의 상면 상에 더 배치될 수 있다. 이 경우, 몰딩막(300)은 반도체칩(200)의 상면을 노출시킬 수 있다. 방열 구조체는 히트 싱크, 히트 슬러그, 또는 열전달 물질(TIM)을 포함할 수 있다.
도 1d는 실시예들에 따른 언더 범프 패턴 및 언더 범프 씨드 패턴을 설명하기 위한 도면으로 도 1a의 Ⅰ영역을 확대 도시한 도면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1d를 참조하면, 언더 범프 씨드 패턴(155)은 언더 범프 패턴(150)의 측벽(150c) 및 제1 절연층(101) 사이에 개재될 수 있다. 언더 범프 씨드 패턴(155) 및 언더 범프 패턴(150)은 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 언더 범프 패턴(150)의 상면(150a)은 엣지 영역의 제1 상면(150a1) 및 센터 영역의 제2 상면(150a2)을 포함할 수 있다. 언더 범프 패턴(150)의 제2 상면(150a2)은 제1 상면(150a1)보다 낮은 레벨에 제공될 수 있다.
언더 범프 패턴(150)은 언더 범프 씨드 패턴(155)의 상부면(155a) 상으로 연장되지 않을 수 있다. 언더 범프 패턴(150)의 제1 상면(150a1)은 언더 범프 씨드 패턴(155)의 상부면(155a)보다 낮은 레벨에 배치될 수 있다. 언더 범프 패턴(150)의 최상부면은 언더 범프 씨드 패턴(155)의 상부면(155a)보다 낮은 레벨에 배치될 수 있다.
제2 절연층(102)은 언더 범프 씨드 패턴(155)의 상부면(155a) 및 언더 범프 패턴(150)의 상면(150a)을 덮을 수 있다. 제2 절연층(102)은 언더 범프 씨드 패턴(155)의 상부 내측벽을 더 덮을 수 있다. 언더 범프 씨드 패턴(155)의 상부면(155a)은 제2 절연층(102)과 직접 물리적으로 접촉할 수 있다.
도 1e는 실시예들에 따른 언더 범프 패턴 및 언더 범프 씨드 패턴을 설명하기 위한 도면으로 도 1a의 Ⅰ영역을 확대 도시한 도면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1e를 참조하면, 언더 범프 씨드 패턴(155)은 언더 범프 패턴(150)의 측벽(150c) 및 제1 절연층(101) 사이에 개재될 수 있다. 언더 범프 씨드 패턴(155) 및 언더 범프 패턴(150)은 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 언더 범프 씨드 패턴(155)의 상부면(155a)은 언더 범프 패턴(150)의 최상부면과 실질적으로 동일한 레벨에 배치될 수 있다. 예를 들어, 언더 범프 패턴(150)의 상부면(155a)은 언더 범프 패턴(150)의 제1 상면(150a1)의 적어도 일부와 실질적으로 동일한 레벨에 배치될 수 있다.
도 2a, 도 2b, 도 2d 내지 도 2i, 및 도 2k 내지 도 2r는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 2c는 도 2b의 Ⅲ영역을 확대 도시하였다. 도 2j는 도 2i의 Ⅲ영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 글루(glue)층(910), 식각 정지막(950), 및 제1 절연층(101)이 캐리어 기판(900) 상에 형성될 수 있다. 실시예들에 따르면, 감광성 폴리머가 캐리어 기판(900) 상에 코팅되어, 글루층(910)을 형성할 수 있다. 식각 정지막(950)은 증착 공정에 의해 글루층(910) 상에 형성될 수 있다. 증착 공정은 스퍼티링 방법을 포함할 수 있다. 식각 정지막(950)은 글루층(910)에 의해 캐리어 기판(900)에 부착될 수 있다. 도시된 바와 달리, 글루층(910) 또는 식각 정지막(950)은 형성되지 않을 수 있다.
제1 절연층(101)은 식각 정지막(950) 상에 형성될 수 있다. 제1 절연층(101)의 형성은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다. 제1 절연층(101)이 패터닝되어, 예비 오프닝(190P)이 제1 절연층(101) 내에 형성될 수 있다. 제1 절연층(101)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 예비 오프닝(190P)은 식각 정지막(950)을 노출시킬 수 있다. 예비 오프닝(190P)의 측벽은 제1 절연층(101)의 하면(101b)에 대해 실질적으로 수직할 수 있다.
도 2b 및 도 2c를 참조하면, 제1 절연층(101)이 경화되어, 오프닝(190)을 형성할 수 있다. 제1 절연층(101)의 경화는 열경화 공정에 의해 수행될 수 있다. 제1 절연층(101)이 경화되는 공정 동안, 제1 절연층(101)의 수축(shrinkage)이 발생하여, 제1 절연층(101)의 일부가 도 2c에서 화살표로 표시한 바와 같이 흐를 수 있다. 이에 따라, 예비 오프닝(190P)부터 오프닝(190)이 형성될 수 있다.
오프닝(190)의 측벽은 바닥면에 대해 경사질 수 있다. 오프닝(190)의 측벽 및 바닥면 사이의 제2 각도(θ2)는 둔각일 수 있다. 예를 들어 제2 각도(θ2)는 110도 내지 140도 일 수 있다. 오프닝(190)의 측벽은 제1 절연층(101)의 내측벽에 해당할 수 있다. 오프닝(190)의 바닥면은 노출된 식각 정지막(950)의 상면일 수 있다. 오프닝(190)의 상부의 너비는 오프닝(190)의 하부의 너비보다 더 클 수 있다.
도 2d를 참조하면, 언더 범프 씨드층(155P)이 오프닝(190) 내에 및 제1 절연층(101)의 상면 상에 형성될 수 있다. 언더 범프 씨드층(155P)은 오프닝(190)의 바닥면과 측벽 및 제1 절연층(101)의 상면을 콘포말하게 덮을 수 있다. 언더 범프 씨드층(155P)은 오프닝(190) 내의 제1 부분 및 제1 절연층(101)의 상면 상의 제2 부분을 포함할 수 있다. 언더 범프 씨드층(155P)의 형성은 증착 공정에 의해 수행될 수 있다. 증착 공정은 스퍼터링 공정을 포함할 수 있다. 언더 범프 씨드층(155P)은 도전 씨드 물질을 포함할 수 있다. 언더 범프 씨드층(155P)은 식각 정지막(950)과 동일한 물질을 포함할 수 있으나, 이에 제약되지 않는다.
레지스트막(920)이 언더 범프 씨드층(155P) 상에 형성되어, 언더 범프 씨드층(155P)을 덮을 수 있다. 레지스트막(920)은 오프닝(190)을 채우며 제1 절연층(101)의 상면 상으로 연장될 수 있다. 레지스트막(920)을 형성하는 것은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다. 레지스트막(920)은 폴리머 또는 레진을 포함할 수 있다. 레지스트막(920)은 포토 레지스트 물질을 포함할 수 있다.
도 2e를 참조하면, 노광 공정이 레지스트막(920) 상에 수행되어, 제1 레지스트 패턴(921) 및 제2 레지스트 패턴(923)을 형성할 수 있다. 노광 공정에서 별도의 포토 마스크가 사용되지 않을 수 있다. 다만, 노광 공정에서 노광량(exposure dose)이 조절될 수 있다.
레지스트막(920)의 상부는 빛에 의해 화학 구조가 변화되어, 제2 레지스트 패턴(923)을 형성할 수 있다. 예를 들어, 제2 레지스트 패턴(923)은 제1 절연층(101)의 상면 상에 제공되며, 언더 범프 씨드층(155P)의 제1 부분을 덮을 수 있다. 제1 레지스트 패턴(921)은 레지스트막(920)의 노광된 부분일 수 있다.
제1 레지스트 패턴(921)은 레지스트막(920)의 비노광된 부분일 수 있다. 제1 레지스트 패턴(921)은 레지스트막(920)의 하부일 수 있다. 노광 공정에서 노광량이 조절되어, 레지스트막(920)의 하부에 빛이 전달되지 않을 수 있다. 이에 따라, 레지스트막(920)의 하부의 화학 구조는 유지되어, 제1 레지스트 패턴(921)을 형성할 수 있다. 노광 공정이 완료된 후, 제2 레지스트 패턴(923)는 제1 레지스트 패턴(921)과 다른 화학 구조를 가질 수 있다.
노광 공정은 제1 레지스트 패턴(921)이 오프닝(190) 내에 국소화될 때까지 진행될 수 있다. 예를 들어, 제1 레지스트 패턴(921)은 오프닝(190) 내에 제공되며, 제1 절연층(101)의 상면 상으로 연장되지 않을 수 있다. 제2 레지스트 패턴(923)은 제1 절연층(101)의 상면 상의 언더 범프 씨드층(155P)을 덮을 수 있다.
도 2f를 참조하면, 현상 공정이 제2 레지스트 패턴(923) 상에 수행될 수 있다. 레지스트막(920)의 제2 레지스트 패턴(923)은 변형된 화학 구조를 가져, 현상액에 의해 용이하게 제거될 수 있다. 제2 레지스트 패턴(923)이 제거되어, 제1 레지스트 패턴(921) 및 제1 절연층(101)의 상면 상의 언더 범프 씨드층(155P)이 노출될 수 있다.
제1 레지스트 패턴(921)은 현상액에 대해 낮은 반응성을 가지거나 반응성을 가지지 않을 수 있다. 이에 따라, 현상 공정 종료 후, 제1 레지스트 패턴(921)은 남아 있을 수 있다.
도 2e 및 도 2f의 설명과 달리, 레지스트막(도 2d의 920)의 패터닝 공정 및 제1 레지스트 패턴(921)의 형성은 노광 공정 및 현상 공정에 의해 수행되지 않을 수 있다. 레지스트막(920)은 건식 식각과 같은 식각 공정에 의해 패터닝될 수 있다. 예를 들어, 식각 공정은 레지스트막(920)의 상부가 제거되어 제1 절연층(101)의 상면 상의 언더 범프 씨드층(155P)이 노출될 때까지 수행될 수 있다. 레지스트막(920)의 하부는 오프닝(190) 내에 남아, 제1 레지스트 패턴(921)을 형성할 수 있다.
도 2g를 참조하면, 노출된 언더 범프 씨드층(155P)의 제1 부분이 식각 공정에 의해 제거되어, 언더 범프 씨드 패턴(155)을 형성할 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 식각 공정은 제1 절연층(101)의 상면이 노출될 때까지 수행될 수 있다. 상시 식각 공정에서 레지스트막(920)의 제1 레지스트 패턴(921)은 식각 선택성을 가져, 제거되지 않을 수 있다. 언더 범프 씨드층(155P)의 제2 부분은 레지스트막(920)의 제1 레지스트 패턴(921)에 덮혀 있으므로, 식각 공정에 의해 노출되지 않을 수 있다. 상기 언더 범프 씨드층(155P)의 제2 부분은 식각 공정 종료 후, 언더 범프 씨드 패턴(155)을 형성할 수 있다. 언더 범프 씨드 패턴(155)은 오프닝(190) 내에 국소화되며, 제1 절연층(101)의 상면 상으로 연장되지 않을 수 있다.
도 2h를 참조하면, 제1 레지스트 패턴(921)이 제거되어, 언더 범프 씨드 패턴(155)을 노출시킬 수 있다. 레지스트막(920)의 제1 레지스트 패턴(921)의 제거는 스트립(strip) 공정에 의해 수행될 수 있다.
도 2i 및 도 2j를 참조하면, 언더 범프 패턴(150)이 오프닝(190) 내에 형성될 수 있다. 언더 범프 패턴(150)의 형성은 언더 범프 씨드 패턴(155)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제1 절연층(101)에 의해 언더 범프 패턴(150)은 오프닝(190) 내에 형성될 수 있다. 언더 범프 패턴(150)이 제1 절연층(101)의 상면 상으로 연장되기 이전에 전기 도금 공정이 종료될 수 있다. 이에 따라, 언더 범프 패턴(150)의 형성 과정에서, 별도의 평탄화 공정이 필요하지 않을 수 있다. 언더 범프 패턴(150)의 제조 공정이 간소화될 수 있다.
언더 범프 패턴(150)이 레지스트 패턴(미도시)에 의해 정의된 오프닝 내에 형성되는 경우, 언더 범프 패턴(150)의 하면(150b) 및 측벽(150c) 사이의 각도(θ1)는 약 90도일 수 있다. 실시예들에 따르면, 언더 범프 패턴(150)은 제1 절연층(101)에 의해 정의된 오프닝(190) 내에 형성되므로, 레지스트 패턴의 형성 공정 및 레지스트 패턴의 제거 공정이 생략될 수 있다. 이에 따라, 반도체 패키지의 제조 공정이 간소화될 수 있다. 실시예들에 따르면, 언더 범프 패턴(150)은 오프닝(190)과 대응되는 형상을 가질 수 있다. 예를 들어, 언더 범프 패턴(150)의 하면(150b) 및 측벽(150c) 사이의 제1 각도(θ1)는 오프닝(190)의 바닥면 및 측벽 사이의 제2 각도(θ2)와 실질적으로 동일할 수 있다. 예를 들어, 제1 각도(θ1)는 약 110도 내지 약 140도일 수 있다.
언더 범프 패턴(150)이 레지스트 패턴에 의해 정의된 오프닝(190) 내에 형성되는 경우, 언더 범프 패턴(150)의 형성 및 레지스트 패턴의 제거 공정 후, 제1 절연층(101)이 식각 정지막(950) 상에 형성될 수 있다. 이 경우, 제1 절연층(101)은 언더 범프 패턴(150) 패턴의 상면 상으로 연장될 수 있다. 따라서 제1 절연층(101)의 상면은 굴곡(undulation)을 가질 수 있다. 예를 들어, 제1 절연층(101)의 상면의 최상부 및 최하부의 레벨 차이는 언더 범프 패턴(150)의 두께(T1)와 동일 또는 유사할 수 있다. 실시예들에 따르면, 언더 범프 패턴(150)은 제1 절연층(101)에 의해 정의된 오프닝(190) 내에 형성되므로, 언더 범프 패턴(150)의 상면(150a)은 제1 절연층(101)의 상면과 동일하거나 유사한 레벨에 배치될 수 있다. 예를 들어, 언더 범프 패턴(150)의 상면(150a) 및 제1 절연층(101)의 상면 사이의 레벨 차이는 언더 범프 패턴(150)의 두께(T1)보다 작을 수 있다.
언더 범프 씨드 패턴(155)이 오프닝(190)의 측벽 및 바닥면을 덮고, 언더 범프 패턴(150)이 언더 범프 씨드 패턴(155)을 전극으로 사용한 전기 도금 공정에 의해 형성되므로 언더 범프 패턴(150)의 상면(150a)은 아래로 볼록한 형상을 가질 수 있다. 예를 들어, 언더 범프 패턴(150)의 엣지 영역의 제1 상면(150a1)은 센터 영역의 제2 상면(150a2)보다 더 높은 레벨에 배치될 수 있다.
상기 전기 도금 공정에서 언더 범프 패턴(150)이 언더 범프 씨드 패턴(155)의 상부면(155a) 상에 더 형성될 수 있다. 이에 따라, 언더 범프 패턴(150)은 언더 범프 패턴(150)의 상부면(155a)과 직접 물리적으로 접촉할 수 있다. 언더 범프 패턴(150)의 제1 상면(150a1)은 언더 범프 패턴(150)의 상부면(155a)보다 더 높은 레벨에 배치될 수 있다.
도 2k를 참조하면, 제2 절연층(102)이 제1 절연층(101) 상에 형성되어, 제1 절연층(101) 및 언더 범프 패턴(150)을 덮을 수 있다. 예를 들어, 제2 절연층(102)은 언더 범프 패턴(150)의 상면(150a)과 직접 접촉할 수 있다. 실시예들에 따르면, 언더 범프 패턴(150)은 제1 절연층(101)에 의해 정의된 오프닝(190) 내에 형성되므로, 제2 절연층(102)의 상면이 완화된 굴곡을 갖거나 굴곡을 가지지 않을 수 있다. 제2 절연층(102)의 형성은 코팅 공정에 의해 진행될 수 있다. 제2 절연층(102)이 노광 및 현상 공정에 의해 패터닝되어, 제1 홀(191)을 형성할 수 있다. 제1 홀(191)은 제2 절연층(102)을 관통하여, 언더 범프 패턴(150)을 노출시킬 수 있다.
제1 씨드층(115P)이 제1 홀(191) 내에 및 제2 절연층(102)의 상면 상에 형성될 수 있다. 제1 씨드층(115P)은 노출된 언더 범프 패턴(150), 제1 홀(191)의 내측벽, 및 제2 절연층(102)의 상면을 콘포말하게 덮을 수 있다. 제1 씨드층(115P)의 형성은 도 2d의 언더 범프 씨드층(155P)의 형성 예에서 설명한 바와 실질적으로 동일한 방법에 의해 수행될 수 있다.
도 2l을 참조하면, 제1 씨드층(115P) 상에 상부 레지스트 패턴(990)이 형성될 수 있다. 상부 레지스트 패턴(990)은 가이드 오프닝(195)를 가져, 제1 씨드층(115P)을 노출시킬 수 있다 가이드 오프닝(195)의 측벽은 상부 레지스트 패턴(990)의 바닥면에 대해 실질적으로 수직할 수 있다. 상기 제1 씨드층(115P)을 전극으로 사용한 전기 도금 공정이 수행되어, 제1 재배선 패턴(110)을 형성할 수 있다. 제1 재배선 패턴(110)은 제1 홀(191) 내에 형성되고, 가이드 오프닝(195)의 하부를 채울 수 있다.
제1 재배선 패턴(110)은 제1 비아 부분(110V) 및 제1 배선 부분(110W)을 포함할 수 있다. 제1 비아 부분(110V)은 제1 홀(191) 내에 제공될 수 있다. 제1 배선 부분(110W)은 제1 비아 부분(110V) 및 제2 절연층(102)의 상면 상에 형성될 수 있다.
도 2m을 참조하면, 상부 레지스트 패턴(990)이 제거되어, 제1 씨드층(115P)의 일부의 상면이 노출될 수 있다. 노출된 제1 씨드층(115P)의 일부가 식각에 의해 제거되어, 제1 씨드 패턴(115)을 형성할 수 있다. 제1 씨드 패턴(115)은 제1 재배선 패턴(110)의 하면 상에 제공될 수 있다. 제1 씨드 패턴(115)은 상기 식각 공정에 노출되지 않은 제1 씨드층(115P)의 부분일 수 있다.
도 2n을 참조하면, 제3 절연층(103)이 제2 절연층(102) 및 제2 재배선 패턴(120) 상에 형성될 수 있다. 제2 홀(192)이 제3 절연층(103) 내에 형성되어, 제1 재배선 패턴들(110)을 각각 노출시킬 수 있다. 제2 재배선 패턴(120)이 형성되어, 제1 재배선 패턴(110)과 접속할 수 있다. 제2 재배선 패턴(120)은 제2 비아 부분(120V) 및 제2 배선 부분(120W)을 포함할 수 있다. 제2 비아 부분(120V)은 제2 홀(192) 내에 제공될 수 있다. 제2 배선 부분(120W)은 제2 비아 부분(120V) 상에 형성되어, 제3 절연층(103)의 상면 상으로 연장될 수 있다.
제2 씨드 패턴(125)이 제2 재배선 패턴(120)의 하면 상에 형성될 수 있다. 제2 씨드 패턴(125) 및 제2 재배선 패턴(120)을 형성하는 것은 도 2l 및 도 2m의 제1 씨드 패턴(115) 및 제1 재배선 패턴(110)의 형성 예에서 설명한 바와 실질적으로 동일한 방법에 의해 수행될 수 있다. 예를 들어, 제2 씨드 패턴(125)을 전극으로 사용한 전기 도금 공정이 수행되어, 제2 재배선 패턴(120)을 형성할 수 있다.
제4 절연층(104)이 제3 절연층(103) 상에 형성되어, 제2 재배선 패턴들(120)을 덮을 수 있다. 제3 홀(193)이 제4 절연층(104) 내에 형성되어, 제2 재배선 패턴(120)을 노출시킬 수 있다. 재배선 패드(140)가 제3 홀(193) 내에 형성되어, 제2 재배선 패턴(120)과 접속할 수 있다. 씨드 패드(145)가 재배선 패드(140)의 하면 상에 형성될 수 있다. 실시예들에 따르면, 씨드 패드(145)를 전극으로 사용한 전기 도금 공정이 수행되어, 재배선 패드(140)를 형성할 수 있다. 이에 따라, 재배선 기판(100)이 제조될 수 있다. 재배선 기판(100)은 제1 내지 제4 절연층들(01, 102, 103, 104), 언더 범프 씨드 패턴(155), 언더 범프 패턴(150), 제1 및 제2 씨드 패턴들(115, 125), 제1 및 제2 재배선 패턴들(110, 120), 씨드 패드(145), 및 재배선 패드(140)를 포함할 수 있다.
도 2o를 참조하면, 칩 패드들(205)을 갖는 반도체칩(200)이 준비될 수 있다. 반도체칩(200)이 재배선 기판(100)의 상면 상에 실장될 수 있다. 예를 들어, 칩 패드들(205)이 복수의 재배선 패드들(140)과 정렬되도록 반도체칩(200)을 재배선 기판(100) 상에 배치될 수 있다. 반도체칩(200)을 실장하는 것은 칩 패드들(205) 및 재배선 패드들(140) 사이에 솔더 범프들(250)을 형성하는 것을 포함할 수 있다.
언더필막(310)이 재배선 기판(100) 및 반도체칩(200) 사이의 갭 영역에 형성되어, 솔더 범프들(250)을 밀봉할 수 있다. 몰딩막(300)이 재배선 기판(100)의 상면 상에 형성되어, 반도체칩(200)을 덮을 수 있다.
도 2p를 참조하면, 캐리어 기판(900) 및 글루층(910)이 제거되어, 식각 정지막(950)이 노출될 수 있다. 글루층(910)이 제거는 건식 식각과 같은 식각 공정에 의해 수행될 수 있다. 식각 정지막(950)이 제공되므로, 상기 식각 공정에서 제1 절연층(101)의 식각이 방지될 수 있다.
도 2q를 참조하면, 식각 정지막(950)이 제거되어, 제1 절연층(101)의 하면(101b) 및 언더 범프 패턴(150)의 하면이 노출될 수 있다. 식각 정지막(950)의 제거는 예를 들어, 식각 공정에 의해 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다.
도 2r을 참조하면, 언더 범프 씨드 패턴(155)의 일부가 제거되어, 언더 범프 패턴(150)의 하면(150b)이 노출될 수 있다. 언더 범프 씨드 패턴(155)의 제거는 식각 공정에 의해 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다. 상기 식각 공정에서 언더 범프 패턴(150) 및 제1 절연층(101)은 언더 범프 씨드 패턴(155)에 대해 식각 선택성을 가질 수 있다. 따라서, 식각 공정의 종료 이후, 언더 범프 패턴(150) 및 제1 절연층(101)은 남아 있을 수 있다.
언더 범프 씨드 패턴(155)의 상기 일부는 언더 범프 씨드 패턴(155)의 하면 상에 제공된 부분일 수 있다. 이에 따라, 언더 범프 패턴(150)의 하면(150b)이 노출될 수 있다. 노출된 언더 범프 패턴(150)의 하면(150b)은 제1 절연층(101)의 하면(101b) 보다 더 높은 레벨에 배치될 수 있다. 언더 범프 패턴(150)의 하면(150b) 및 제1 절연층(101)의 하면(101b) 사이의 레벨 차이는 언더 범프 씨드 패턴(155)의 두께(T)와 동일 또는 유사할 수 있다. 예를 들어, 언더 범프 패턴(150)의 하면(150b) 및 제1 절연층(101)의 하면(101b) 사이의 레벨 차이는 언더 범프 씨드 패턴(155)의 두께(T)의 80% 내지 120%일 수 잇다.
상기 식각 공정 후, 언더 범프 씨드 패턴(155)은 언더컷을 가질 수 있다. 언더 범프 씨드 패턴(155)의 언더컷은 언더 범프 패턴(150)의 및 제1 절연층(101) 사이에 형성될 수 있다. 이에 따라 언더 범프 씨드 패턴(155)의 하부면(155b)은 언더 범프 패턴(150)의 하면(150b)보다 더 높은 레벨에 배치될 수 있다.
다른 예로, 식각 공정 조건 조절에 의해 언더 범프 씨드 패턴(155)의 하부면(155b)은 언더 범프 패턴(150)의 하면(150b)과 실질적으로 동일한 레벨에 배치될 수 있다.
도시된 바와 달리, 언더 범프 씨드 패턴(155)의 일부를 제거하는 것은 도 2q의 식각 정지막(950)의 제거하는 것과 단일 식각 공정에 의해 수행될 수 있다.
도 1a을 다시 참조하면, 솔더 단자(500)이 언더 범프 패턴(150)의 노출된 하면(150b) 상에 각각 형성될 수 있다. 솔더 단자(500)을 형성하는 것은 솔더볼 부착(attaching) 공정을 수행하는 것을 포함할 수 있다.
솔더 단자(500) 및 언더 범프 씨드 패턴(155) 사이의 결합력은 비교적 약할 수 있다. 예를 들어, 솔더 단자(500) 및 언더 범프 씨드 패턴(155) 사이의 결합력은 솔더 단자(500) 및 언더 범프 패턴(150) 사이의 결합력보다 약할 수 있다. 실시예들에 따르면, 솔더 단자(500)이 언더 범프 패턴(150)과 직접 접촉하므로, 솔더 단자(500)이 언더 범프 패턴(150)에 견고하게 결합될 수 있다. 지금까지 설명한 제조예에 의해 반도체 패키지(1)의 제조가 완성될 수 있다.
지금까지 설명의 간소화를 위해 단수의 반도체 패키지(1)의 제조에 대하여 도시 및 설명하였으나, 본 발명의 반도체 패키지(1) 제조 방법이 칩 레벨의 제조에 한정되는 것은 아니다. 예를 들어, 반도체 패키지(1)는 칩 레벨, 패널 레벨 또는 웨이퍼 레벨로 제조될 수 있다.
도 3a은 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 3b는 도 3a의 A-B선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a 및 도 3b를 참조하면, 반도체 패키지(2)는 패키지 기판(800), 재배선 기판(100), 솔더 단자들(500), 제1 반도체칩(210), 칩 스택(2000), 및 몰딩막(300)을 포함할 수 있다. 솔더 단자들(500) 및 몰딩막(300)은 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일할 수 있다. 솔더 범프들(250)는 제1 솔더 범프(251) 및 제2 솔더 범프(252)를 포함할 수 있다.
패키지 기판(800)은 인쇄회로기판을 포함할 수 있다. 패키지 기판(800)은 금속 배선들(820) 및 금속 패드들(810)를 포함할 수 있다. 금속 배선들(820)은 패키지 기판(800) 내에 제공될 수 있다. 패키지 기판(800)과 접속한다는 것은 금속 배선들(820)과 접속하는 것을 의미할 수 있다. 금속 패드들(810)은 패키지 기판(800)의 상면 상에 제공되어, 금속 배선(820)과 전기적으로 연결될 수 있다. 외부 접속 단자들(850)이 패키지 기판(800)의 하면 상에 제공되어, 금속 배선들(820)과 전기적으로 연결될 수 있다. 외부의 전기적 신호들은 외부 접속 단자들(850)을 통해 금속 배선들(820)로 전달될 수 있다. 외부 접속 단자들(850) 각각은 솔더볼 형성을 가지며, 솔더 물질을 포함할 수 있다.
재배선 기판(100)이 패키지 기판(800) 상에 배치될 수 있다. 재배선 기판(100)은 인터포저 기판의 역할을 할 수 있다. 솔더 단자들(500)는 패키지 기판(800)의 금속 패드들(810)과 각각 접속할 수 있다. 재배선 기판(100)은 솔더 단자들(500)를 통해 패키지 기판(800)과 전기적으로 연결될 수 있다. 솔더 단자들 의 피치(P1)는 외부 접속 단자들(850)의 피치보다 작을 수 있다.
재배선 기판(100)은 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 재배선 기판(100)은 언더 범프 씨드 패턴(155), 언더 범프 패턴(150), 절연층들(01, 102, 103, 104), 제1 및 제2 씨드 패턴들(115, 125), 제1 및 제2 재배선 패턴들(110, 120), 씨드 패드(145), 및 재배선 패드(140)를 포함할 수 있다.
제1 반도체칩(210)이 재배선 기판(100)의 센터 영역의 상면 상에 배치될 수 있다. 제1 반도체칩(210)은 도 1a 및 도 1c의 반도체칩(200)과 실질적으로 동일할 수 있다. 다만, 제1 반도체칩(210)은 로직칩, 버퍼칩, 및 시스템 온 칩(SOC) 중에서 어느 하나일 수 있다. 제1 반도체칩(210)은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 예로, 제1 반도체칩(210)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
제1 솔더 범프들(251)이 제1 반도체칩(210)의 칩 패드들(215) 및 대응되는 재배선 패드(140) 사이에 제공될 수 있다. 제1 솔더 범프들(251)의 기능 및 물질은 도 1a 및 도 1c의 솔더 범프(250)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 제1 솔더 범프들(251)의 피치는 솔더 단자들(500)의 피치(P1)보다 작을 수 있다.
칩 스택(2000)이 재배선 기판(100)의 엣지 영역의 상면 상에 배치될 수 있다. 칩 스택(2000)은 제1 반도체칩(210)과 옆으로 이격 배치될 수 있다. 칩 스택(2000)은 복수개로 제공될 수 있고, 제1 반도체칩(210)은 평면적 관점에서 복수의 칩 스택들(2000) 사이에 배치될 수 있다. 칩 스택들(2000)의 개수는 다양하게 변형될 수 있다. 예를 들어, 반도체 패키지(2)는 단수개의 칩 스택(2000)을 포함할 수 있다.
칩 스택들(2000) 각각은 적층된 복수의 제2 반도체칩들(220)을 포함할 수 있다. 제2 반도체칩들(220)은 그 내부에 집적 회로들을 포함할 수 있다. 제2 반도체칩들(220)은 제1 반도체칩(210)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 최하부 제2 반도체칩(220)은 로직칩이고, 나머지 제2 반도체칩들(220)은 메모리칩들일 수 있다. 메모리칩은 고대역 메모리(High Bandwidth Memory, HBM) 칩을 포함할 수 있다. 최하부 제2 반도체칩(220)은 제1 반도체칩(210)과 다른 종류의 로직칩일 수 있다. 일 예로, 최하부 제2 반도체칩(220)은 컨트롤러 칩으로, 메모리칩들을 제어할 수 있다. 또 다른 예로, 최하부 제2 반도체칩(220)은 메모리칩일 수 있다.
제2 반도체칩들(220) 각각은 하부 패드들(225), 관통 전극들(227), 및 상부 패드들(226)를 포함할 수 있다. 하부 패드들(225) 및 상부 패드들(226)은 제2 반도체칩(220)의 하면 및 상면 상에 각각 제공될 수 있다. 하부 패드들(225) 및 상부 패드들(226)은 대응되는 제2 반도체칩(220)의 집적 회로들과 전기적으로 연결될 수 있다. 관통 전극들(227)은 대응되는 제2 반도체칩(220) 내에 배치되고, 하부 패드들(225) 및 상부 패드들(226)과 각각 접속할 수 있다. 최상부 제2 반도체칩(220)은 하부 패드들(225)을 포함하되, 관통 전극들(227) 및 상부 패드들(226)을 포함하지 않을 수 있다. 최상부 제2 반도체칩(220)의 두께는 나머지 제2 반도체칩들(220)의 두께보다 더 클 수 있다.
칩 스택들(2000) 각각은 인터포저 범프들(229)을 더 포함할 수 있다. 인터포저 범프들(229)이 인접한 제2 반도체칩들(220) 사이에 개재되어, 하부 패드들(225) 및 상부 패드들(226)와 각각 접속할 수 있다. 이에 따라, 제2 반도체칩들(220)이 서로 전기적으로 연결될 수 있다. 인터포저 범프들(229) 각각은 솔더, 필라, 및/또는 이들의 조합을 포함할 수 있다. 인터포저 범프들(229)은 솔더 물질 또는 구리를 포함할 수 있으나, 이에 제약되지 않는다. 다른 예로, 인터포저 범프들(229)이 생략될 수 있다. 이 경우, 인접한 제2 반도체칩들(220)의 마주보는 하부 패드들(225) 및 상부 패드들(226)는 서로 직접 본딩될 수 있다.
칩 스택들(2000) 각각은 상부 언더필막들(330)을 더 포함할 수 있다. 상부 언더필막들(330)은 제2 반도체칩들(220) 사이의 갭 영역들에 각각 제공되어, 인터포저 범프들(229)을 밀봉할 수 있다. 상부 언더필 패턴(330)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
제2 솔더 범프들(252)이 최하부 제2 반도체칩(220) 및 재배선 기판(100) 사이에 개재되어, 하부 패드들(225) 및 대응되는 재배선 패드들(140)과 각각 접속할 수 있다. 이에 따라, 제2 반도체칩들(220)은 재배선 기판(100)을 통해 제1 반도체칩(210) 및 솔더 단자들(500)와 전기적으로 연결될 수 있다. 제2 솔더 범프들(252)의 배치 관계, 기능, 및 물질은 도 1a 및 도 1c의 솔더 범프(250)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 제2 솔더 범프들(252) 각각은 솔더, 필라, 및/또는 이들의 조합을 포함할 수 있다. 제2 솔더 범프들(252)이 솔더 물질 또는 구리를 포함할 수 있으나, 이에 제약되지 않는다. 제2 솔더 범프들(252)의 피치는 솔더 단자들(000)의 피치(P1)보다 작을 수 있다.
반도체 패키지(2)는 언더필 패턴(320)을 더 포함할 수 있다. 언더필 패턴(320)은 재배선 기판(100)과 제1 반도체칩(210) 사이의 제1 갭 영역에 제공되어, 제1 솔더 범프(251)를 밀봉할 수 있다. 언더필 패턴(320)은 재배선 기판(100)과 칩 스택들(2000) 사이의 제2 갭 영역들로 더 연장되어, 제2 솔더 범프들(252)을 밀봉할 수 있다. 언더필 패턴들(320)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 도시된 바와 달리, 언더필 패턴(320)은 제2 갭 영역들로 연장되지 않을 수 있다. 이 경우, 별도의 언더필막이 제2 갭 영역들에 각각 형성될 수 있다.
몰딩막(300)이 재배선 기판(100) 상에 배치되어, 제1 반도체칩(210)의 측벽 및 제2 반도체칩들(220)의 측벽들을 덮을 수 있다. 몰딩막(300)은 제1 반도체칩(210)의 상면 및 최상부 제2 반도체칩(220)의 상면을 노출시킬 수 있다. 도시된 바와 달리, 몰딩막(300)은 제1 반도체칩(210)의 상면 및 최상부 제2 반도체칩(220)의 상면을 더 덮을 수 있다. 다른 예로, 언더필 패턴(320)이 생략되고, 몰딩막(300)이 제1 갭 영역 및 제2 갭 영역들로 연장될 수 있다. 몰딩막(300)은 언더필 패턴(320) 및 상부 언더필 패턴(330)과 다른 종류의 절연성 폴리머를 포함할 수 있다.
반도체 패키지(2)는 방열 구조체(890)를 더 포함할 수 있다. 방열 구조체(890)는 제1 반도체칩(210)의 상면, 칩 스택(2000)의 상면, 및 몰딩막(300)의 상면 상에 배치될 수 있다. 방열 구조체(890)는 몰딩막(300)의 측벽 상으로 더 연장될 수 있다. 방열 구조체(890)는 열전도율을 높은 물질을 포함할 수 있다. 방열 구조체(890)는 방열 구조체(890)는 히트 싱크, 히트 슬러그, 또는 열전달 물질(TIM)층을 포함할 수 있다. 반도체 패키지의 동작 시, 재배선 기판(100), 제1 반도체칩(210), 또는 제2 반도체칩들(220)에서 발생한 열이 방열 구조체(890)를 통해 빠르게 방출될 수 있다. 방열 구조체(890)는 예를 들어, 구리와 같은 금속을 포함할 수 있다. 방열 구조체(890)는 외부의 물리적 충격을 흡수하여, 제1 반도체칩(210) 및 칩 스택들(2000)을 보호할 수 있다.
방열 구조체(890)는 전기 전도성을 가져, 전자기파 차폐층으로 기능할 수 있다. 예를 들어, 방열 구조체(890)는 제1 반도체칩(210) 및 제2 반도체칩들(220)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 이 경우, 방열 구조체(890)는 재배선 기판(100)을 통해 접지되어, 정전 방전(Electrostatic discharge, ESD)에 의한 제1 반도체칩(210) 또는 제2 반도체칩들(220)의 전기적 손상을 방지할 수 있다.
도 4는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4를 참조하면, 반도체 패키지(3)는 하부 패키지(10) 및 상부 패키지(20)를 포함할 수 있다. 하부 패키지(10)는 재배선 기판(100), 솔더 단자들(500), 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 몰딩막(300), 및 도전 구조체(410)를 포함할 수 있다. 재배선 기판(100), 솔더 단자들(500), 및 몰딩막(300)은 도 1a 내지 도 1b에서 설명한 바와 실질적으로 동일할 수 있다.
제2 하부 반도체칩(220A)은 제1 하부 반도체칩(210A)과 옆으로 이격될 수 있다. 제2 하부 반도체칩(220A)은 제1 하부 반도체칩(210A)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제1 하부 반도체칩(210A)은 로직칩, 메모리칩, 또는 전력 관리 칩 중에서 어느 하나를 포함하고, 제2 하부 반도체칩(220A)은 로직칩, 메모리칩, 또는 전력 관리 칩 중에서 다른 하나를 포함할 수 있다. 일 예로, 제1 하부 반도체칩(210A)은 ACIS 칩이고, 제2 하부 반도체칩(220A)은 전력 관리 칩일 수 있다. 제1 하부 반도체칩(210A) 및 제2 하부 반도체칩(220A) 각각은 도 1a 및 도 1c에서 설명한 반도체칩(200)과 유사할 수 있다. 도시된 바와 달리, 제2 하부 반도체칩(220A)은 생략될 수 있다. 또 다른 예로, 제3 반도체칩이 재배선 기판(100)의 상면 상에 더 실장될 수 있다.
하부 패키지(10)은 제1 하부 솔더 범프들(250A) 및 제2 하부 솔더 범프들(250B)를 더 포함할 수 있다. 제1 하부 솔더 범프들(250A) 및 제2 하부 솔더 범프들(250B)은 도 1a 및 도 1c의 솔더 범프들(250)의 예에서 설명한 바와 유사할 수 있다. 제1 하부 솔더 범프들(250A)은 재배선 기판(100) 및 제1 하부 반도체칩(210A) 사이에 개재될 수 있다. 제1 하부 반도체칩(210A)의 칩 패드들(205A)은 제1 하부 솔더 범프들(250A)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 제2 하부 솔더 범프들(250B)은 재배선 기판(100) 및 제2 하부 반도체칩(210B) 사이에 개재될 수 있다. 제2 하부 반도체칩(220A)의 칩 패드들(205B)은 제2 하부 솔더 범프들(250B)을 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 이에 따라, 제2 하부 반도체칩(220A)이 재배선 기판(100)을 통해 제1 하부 반도체칩(210A)과 전기적으로 연결될 수 있다.
제1 언더필막(310A)이 재배선 기판(100)과 제1 하부 반도체칩(210A) 사이의 제1 갭 영역에 제공될 수 있다. 제1 언더필막(310A)은 제1 하부 솔더 범프들(250A)을 밀봉할 수 있다. 제2 언더필막(310B)이 재배선 기판(100)과 제2 하부 반도체칩(220A) 사이의 제2 갭 영역에 제공되어, 제2 하부 솔더 범프들(250B)을 밀봉할 수 있다. 제1 언더필막(310A) 및 제2 언더필막(310B)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
도전 구조체(410)가 재배선 기판(100)의 상면 상에 배치되어, 대응되는 재배선 패드(140)와 접속할 수 있다. 도전 구조체(410)는 제1 및 제2 하부 반도체칩들(210A, 220A)과 옆으로 이격 배치될 수 있다. 도전 구조체(410)는 평면적 관점에서 재배선 기판(100)의 엣지 영역 상에 제공될 수 있다. 금속 기둥이 재배선 기판(100) 상에 제공되어, 도전 구조체(410)를 형성할 수 있다. 즉, 도전 구조체(410)는 금속 기둥일 수 있다. 도전 구조체(410)는 재배선 기판(100)을 통해 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 또는 솔더 단자들(500)와 전기적으로 연결될 수 있다. 도전 구조체(410)은 구리와 같은 금속을 포함할 수 있다.
몰딩막(300)은 재배선 기판(100)의 상면 상에 배치되어, 제1 및 제2 하부 반도체칩들(210A, 220A)을 덮을 수 있다. 몰딩막(300)은 도전 구조체(410)의 측벽들을 밀봉할 수 있다. 몰딩막(300)은 제1 및 제2 하부 반도체칩들(210A, 220A) 사이, 제1 하부 반도체칩(210A)과 도전 구조체(410) 사이, 및 제2 하부 반도체칩(220A)과 도전 구조체(410) 사이에 제공될 수 있다. 몰딩막(300)은 도전 구조체(410)의 상면을 노출시킬 수 있다.
하부 패키지(10)는 상부 재배선층(600)을 더 포함할 수 있다. 상부 재배선층(600)은 몰딩막(300)의 상면 상에 제공될 수 있다. 상부 재배선층(600)은 상부 절연층들(610), 상부 재배선 패턴들(620), 및 상부 재배선 패드(640)를 포함할 수 있다. 상부 절연층들(610)은 몰딩막(300) 상에 적층될 수 있다. 상부 절연층들(610)은 감광성 폴리머를 포함할 수 있다. 상부 재배선 패턴들(620) 각각은 상부 절연층들(610) 내의 비아 부분 및 상부 절연층들(610) 사이의 배선 부분을 포함할 수 있다. 상부 재배선 패턴들(620)은 구리와 같은 금속을 포함할 수 있다. 상부 재배선 패턴들(620) 중 적어도 하나는 도전 구조체(410)의 상면과 접촉할 수 있다. 이에 따라, 상부 재배선 패턴들(620)은 도전 구조체(410)와 접속할 수 있다. 상부 재배선 패드(640)는 상부 절연층들(610)의 최상부층 상에 배치되며, 상부 재배선 패턴들(620)과 접속할 수 있다. 상부 재배선 패드(640)는 상부 재배선 패턴들(620) 및 도전 구조체(410)를 통해 솔더 단자들(500), 제1 하부 반도체칩(210A), 또는 제2 하부 반도체칩(220A)과 전기적으로 연결될 수 있다. 상부 재배선 패턴들(620)이 제공되므로, 상부 재배선 패드(640)는 도전 구조체(410)와 수직적으로 정렬되지 않을 수 있다. 이에 따라, 상부 재배선 패드(640)의 배치 자유도가 증대될 수 있다.
상부 패키지(20)는 하부 패키지(10) 상에 배치될 수 있다. 예를 들어, 상부 패키지(20)는 상부 재배선층(600) 상에 배치될 수 있다. 상부 패키지(20)는 상부 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다. 상부 기판(710)은 인쇄회로기판일 수 있다. 다른 예로, 상부 기판(710)은 재배선층일 수 있다. 예를 들어, 상부 기판(710)은 도 2a 내지 도 2r에서 설명한 재배선 기판(100)의 예와 같이 제조될 수 있다. 제1 연결 패드(701) 및 제2 연결 패드(702)가 상부 기판(710)의 하면 및 상면 상에 각각 배치될 수 있다. 배선(703)이 상부 기판(710) 내에 제공되어, 제1 연결 패드(701) 및 제2 연결 패드(702)와 접속할 수 있다. 배선(703)의 도시는 모식적인 것으로, 배선(703)의 형상 및 배치는 다양하게 변형될 수 있다. 제1 연결 패드(701), 제2 연결 패드(702), 및 배선(703)은 금속과 같은 도전 물질을 포함할 수 있다.
상부 반도체칩(720)이 상부 기판(710) 상에 배치될 수 있다. 상부 반도체칩(720)은 집적 회로들(미도시)을 포함할 수 있고, 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 상부 반도체칩(720)은 제1 및 제2 하부 반도체칩들(210A, 220A)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 상부 반도체칩(720)은 메모리칩일 수 있다. 도전 범프(715)가 상부 기판(710) 및 상부 반도체칩(720) 사이에 개재되어, 제2 연결 패드(702) 및 상부 반도체칩(720)의 칩 패드(725)와 접속할 수 있다. 상부 반도체칩(720)은 도전 범프(715) 및 배선(703)을 통해 제1 연결 패드(701)와 전기적으로 연결될 수 있다. 도시된 바와 달리, 도전 범프(715)가 생략되고, 칩 패드(725)가 제2 연결 패드(702)와 직접 접속할 수 있다.
상부 몰딩막(730)이 상부 기판(710) 상에 제공되어, 상부 반도체칩(720)을 덮을 수 있다. 상부 몰딩막(730)은 상부 반도체칩(720)의 상면을 노출시킬 수 있으나, 이에 제약되지 않는다. 상부 몰딩막(730)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
반도체 패키지(3)는 방열 구조체(890)를 더 포함할 수 있다. 방열 구조체(890)는 상부 몰딩막(730)의 상면에 배치될 수 있다. 방열 구조체(890)는 상부 몰딩막(730)의 측면 또는 몰딩막(300)의 측벽 상으로 더 연장될 수 있다. 도시된 바와 달리,
반도체 패키지(3)는 연결 단자(650)를 더 포함할 수 있다. 연결 단자(650)는 상부 재배선 패드(640) 및 제1 연결 패드(701) 사이에 개재되어, 상부 재배선 패드(640) 및 제1 연결 패드(701)와 접속할 수 있다. 이에 따라, 상부 패키지(20)가 연결 단자(650)를 통해 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 및 솔더 단자들(500)와 전기적으로 연결될 수 있다. 상부 패키지(20)의 전기적 연결은 상부 반도체칩(720) 내의 집적 회로들과 전기적 연결을 의미할 수 있다.
다른 예로, 상부 기판(710)이 생략되고, 연결 단자(650)는 상부 반도체칩(720)의 칩 패드(725)와 직접 접속할 수 있다. 이 경우, 상부 몰딩막(730)은 상부 재배선층(600)의 상면 상에 직접 형성될 수 있다. 또 다른 예로, 상부 기판(710) 및 연결 단자(650)가 생략되고, 상부 반도체칩(720)의 칩 패드(725)는 상부 재배선 패드(640)와 직접 접속할 수 있다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5를 참조하면, 반도체 패키지(4)는 하부 패키지(11) 및 상부 패키지(20)를 포함할 수 있다. 하부 패키지(11)는 재배선 기판(100), 솔더 단자들(500), 제1 하부 솔더 범프들(250A), 제2 하부 솔더 범프들(250B), 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 몰딩막(300), 및 연결 기판(400)을 포함할 수 있다. 재배선 기판(100), 솔더 단자들(500), 몰딩막(300)은 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 제1 하부 솔더 범프들(250A) 및 제2 하부 솔더 범프들(250B)은 도 4에서 설명한 바와 실질적으로 동일할 수 있다. 하부 패키지(10)는 제1 언더필막(310A) 및 제2 언더필막(310B)을 더 포함할 수 있다.
연결 기판(400)이 재배선 기판(100) 상에 배치될 수 있다. 연결 기판(400)은 그 내부를 관통하는 기판 홀(490)을 가질 수 있다. 일 예로, 인쇄회로기판의 상면 및 하면을 관통하는 기판 홀(490)을 형성하여, 연결 기판(400)이 제조될 수 있다. 평면적 관점에서, 기판 홀(490)은 재배선 기판(100)의 센터 부분과 오버랩될 수 있다. 제1 및 제2 하부 반도체칩들(210A, 220A)은 연결 기판(400)의 기판 홀(490) 내에 배치될 수 있다. 제1 및 제2 하부 반도체칩들(210A, 220A)은 연결 기판(400)의 내측벽과 이격 배치될 수 있다.
연결 기판(400)은 도전 구조체(410) 및 베이스층(420)을 포함할 수 있다. 도시돤 바와 달리, 베이스층(420)은 적층된 층들을 포함할 수 있다. 베이스층(420)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층(420)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 기판 홀(490)은 베이스층(420)을 관통할 수 있다. 도전 구조체(410)는 베이스층(420) 내에 제공될 수 있다. 도전 구조체(410)은 금속 기둥일 수 있다. 연결 기판(400)은 제1 패드(431) 및 제2 패드(432)를 더 포함할 수 있다. 제1 패드(431)는 도전 구조체(410)의 하면 상에 배치될 수 있다. 제2 패드(432)는 도전 구조체(410)의 상면 상에 배치될 수 있다. 제2 패드(432)는 도전 구조체(410)를 통해 제1 패드(431)와 전기적으로 연결될 수 있다. 도전 구조체(410), 제1 패드(431), 및 제2 패드(432)는 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
연결 범프(255)가 재배선 기판(100) 및 연결 기판(400) 사이에 배치될 수 있다. 연결 범프(255)는 제1 패드(431) 및 대응되는 재배선 패드(140) 사이에 개재되어, 제1 패드(431) 및 상기 대응되는 재배선 패드(140)와 접속할 수 있다. 도전 구조체(410)는 연결 범프(255)에 의해 재배선 기판(100)과 전기적으로 연결될 수 있다. 연결 범프(255)는 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 연결 범프(255)는 금속 물질을 포함할 수 있다. 제3 언더필막(340)이 재배선 기판(100) 및 연결 기판(400) 사이의 갭에 제공되어, 연결 범프(255)를 밀봉할 수 있다. 제3 언더필막(340)은 절연성 폴리머를 포함할 수 있다.
몰딩막(300)은 제1 하부 반도체칩(210A), 제2 하부 반도체칩(220A), 및 연결 기판(400) 상에 제공될 수 있다. 몰딩막(300)은 제1 하부 반도체칩(210A)과 제2 하부 반도체칩(220A) 사이, 제1 하부 반도체칩(210A)과 연결 기판(400) 사이, 및 제2 하부 반도체칩(220A)과 연결 기판(400) 사이로 연장될 수 있다. 실시예들에 따르면, 접착성 절연 필름이 연결 기판(400)의 상면, 제1 및 제2 하부 반도체칩들(210A, 220A)의 상면들, 그리고 제1 및 제2 하부 반도체칩들(210A, 220A)의 측벽들 상에 부착되어, 몰딩막(300)을 형성할 수 있다. 예를 들어, 아지노모토 빌드 업 필름(ABF)이 접착성 절연 필름으로 사용될 수 있다. 다른 예로, 몰딩막(300)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 또 다른 예로, 제1 및 제2 언더필막들(310A, 310B)이 생략되고, 몰딩막(300)이 제1 하부 반도체칩(210A)의 하면 및 제2 하부 반도체칩(220A)의 하면 상으로 더 연장될 수 있다. 제3 언더필막(340)이 생략되는 경우, 몰딩막(300)은 재배선 기판(100)과 연결 기판(400) 사이의 갭으로 더 연장될 수 있다.
하부 패키지(11)는 상부 재배선층(600)을 더 포함할 수 있다. 상부 재배선층(600)은 몰딩막(300) 및 연결 기판(400) 상에 배치될 수 있다. 상부 재배선층(600)은 상부 절연층들(610), 상부 재배선 패턴들(620), 및 상부 재배선 패드(640)를 포함할 수 있다. 상부 절연층들(610), 상부 재배선 패턴들(620), 및 상부 재배선 패드(640)은 앞서 도 4의 예에서 설명한 바와 실질적으로 동일할 수 있디. 다만, 상부 재배선 패턴들(620) 중 적어도 하나는 몰딩막(300) 내로 연장되어, 제2 패드(432)와 접속할 수 있다.
상부 패키지(20)는 하부 패키지(11) 상에 배치될 수 있다. 예를 들어, 상부 패키지(20)는 상부 재배선층(600) 상에 배치될 수 있다. 상부 패키지(20)는 상부 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다. 상부 패키지(20)는 방열 구조체(890)를 더 포함할 수 있다.
반도체 패키지(4)는 연결 단자(650)를 더 포함할 수 있다. 연결 단자(650)는 하부 패키지(10) 및 상부 패키지(20) 사이에 개재될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 재배선 기판;
    상기 재배선 기판의 상면 상에 배치된 반도체칩; 및
    상기 재배선 기판의 하면 상에 배치된 솔더 단자를 포함하되,
    상기 재배선 기판은:
    상기 솔더 단자와 접속하는 언더 범프 패턴;
    상기 언더 범프 패턴의 측벽 상의 절연층;
    상기 언더 범프 패턴의 상기 측벽과 상기 절연층 사이에 개재되고, 상기 언더 범프 패턴의 하면을 노출시키는 언더 범프 씨드 패턴; 및
    상기 언더 범프 패턴 상에 제공된 재배선 패턴을 포함하고,
    상기 언더 범프 패턴은 평면적 관점에서 센터 영역 및 엣지 영역을 가지고,
    상기 언더 범프 패턴의 상기 엣지 부분의 제1 상면은 상기 센터 부분의 제2 상면보다 더 높은 레벨에 제공되고,
    상기 언더 범프 패턴의 상기 하면 및 상기 측벽 사이의 각도는 110도 내지 140도인 반도체 패키지.
  2. 제 1항에 있어서,
    상기 언더 범프 패턴의 상기 제1 상면은 상기 언더 범프 씨드 패턴의 상부면과 다른 레벨에 배치된 반도체 패키지.
  3. 제2 항에 있어서,
    상기 언더 범프 패턴의 상기 제1 상면은 상기 언더 범프 씨드 패턴의 상기 상부면 보다 높은 레벨에 배치되는 반도체 패키지.
  4. 제2 항에 있어서,
    상기 언더 범프 패턴의 상기 제1 상면은 상기 언더 범프 씨드 패턴의 상기 상부면보다 더 낮은 레벨에 배치된 반도체 패키지.
  5. 제 1항에 있어서,
    상기 절연층은 상기 언더 범프 씨드 패턴의 하부면을 노출시키고,
    상기 언더 범프 씨드 패턴의 상기 하부면은 상기 언더 범프 패턴의 상기 하면보다 높은 레벨에 배치되는 반도체 패키지.
  6. 제 5항에 있어서,
    상기 솔더 단자는 상기 언더 범프 패턴의 상기 하면과 직접 접촉하는 반도체 패키지.
  7. 재배선 기판;
    상기 재배선 기판의 상면 상에 배치된 반도체칩; 및
    상기 재배선 기판의 하면 상의 솔더 단자를 포함하고,
    상기 재배선 기판은:
    언더 범프 패턴;
    상기 언더 범프 패턴의 측벽 상의 절연층;
    상기 언더 범프 패턴의 상기 측벽 및 상기 절연층 사이의 언더 범프 씨드 패턴; 및
    상기 언더 범프 패턴의 상면 상에 제공된 재배선 패턴을 포함하고,
    상기 솔더 단자는 상기 언더 범프 패턴의 하면 상에 배치되고,
    상기 언더 범프 패턴의 상기 하면은 상기 절연층의 하면보다 높은 레벨에 제공되고,
    상기 언더 범프 패턴의 상기 하면 및 상기 측벽 사이의 제1 각도는 둔각이고,
    상기 언더 범프 씨드 패턴은 상기 절연층의 상면 및 상기 언더 범프 씨드 패턴의 상기 하면 상으로 연장되지 않는 반도체 패키지.
  8. 제 7항에 있어서,
    상기 제1 각도는 110도 내지 140도인 반도체 패키지.
  9. 제 7항에 있어서,
    상기 언더 범프 패턴의 상기 하면 및 상기 절연층의 하면 사이의 레벨 차이는 상기 언더 범프 씨드 패턴의 두께의 80% 내지 120%인 반도체 패키지.
  10. 제 7항에 있어서,
    상기 언더 범프 패턴의 상기 상면은 아래로 볼록한 형상을 갖는 반도체 패키지
  11. 제 7항에 있어서,
    상기 언더 범프 패턴은 상기 언더 범프 씨드 패턴의 상기 상부면 상으로 연장되는 반도체 패키지.
  12. 제 7항에 있어서,
    상기 언더 범프 패턴의 상기 상면은 상기 언더 범프 씨드 패턴의 상부면과 동일하거나 더 낮은 레벨에 배치되고,
    상기 절연층은 상기 언더 범프 씨드 패턴의 상기 상부면을 덮는 반도체 패키지.
  13. 제 7항에 있어서,
    상기 재배선 패턴은 배선 부분 및 상기 배선 부분과 상기 언더 범프 패턴 사이에 개재된 비아 부분을 포함하고,
    상기 언더 범프 패턴의 두께는 상기 배선 부분의 두께보다 더 큰 반도체 패키지.
  14. 재배선 기판;
    상기 재배선 기판의 상면 상에 배치된 제1 반도체칩;
    상기 재배선 기판 및 상기 제1 반도체칩 사이에 개재된 범프들; 및
    상기 재배선 기판의 하면 상의 솔더 단자를 포함하고,
    상기 재배선 기판은:
    언더 범프 패턴;
    상기 언더 범프 패턴의 측벽 상의 절연층;
    상기 언더 범프 패턴의 상기 측벽 및 상기 절연층 사이에 개재되고, 상기 언더 범프 패턴의 하면을 노출시키는 언더 범프 씨드 패턴;
    상기 언더 범프 패턴 상에 제공되며, 제1 비아 부분 및 제1 배선 부분을 포함하는 제1 재배선 패턴, 상기 제1 비아 부분은 상기 언더 범프 패턴과 상기 제1 배선 부분 사이에 개재되고; 및
    상기 제1 재배선 패턴 상에 제공되며, 제2 비아 부분 및 제2 배선 부분을 포함하는 제2 재배선 패턴을 포함하고,
    상기 언더 범프 패턴의 두께는 상기 제1 배선 부분의 두께 및 상기 제2 배선 부분의 두께보다 크고,
    상기 언더 범프 패턴은 평면적 관점에서 센터 영역 및 엣지 영역을 가지고,
    상기 언더 범프 패턴의 상기 엣지 영역의 제1 상면은 상기 센터 영역의 제2 상면보다 더 높은 레벨에 제공되고,
    상기 언더 범프 패턴의 상기 하면은 상기 절연층의 하면보다 높은 레벨에 제공되고,
    상기 언더 범프 패턴의 상기 하면 및 상기 측벽 사이의 각도는 110도 내지 140도이고
    상기 솔더 단자는 상기 언더 범프 패턴의 상기 하면 상에 배치되고,
    상기 언더 범프 패턴은 상기 절연층의 상면 상으로 연장되지 않는 반도체 패키지.
  15. 제 14항에 있어서,
    상기 언더 범프 씨드 패턴의 하부면은 상기 언더 범프 패턴의 상기 하면과 동일하거나 더 높은 레벨에 배치된 반도체 패키지.
  16. 제 14항에 있어서,
    상기 재배선 기판의 상기 상면 상에 실장되고, 상기 제1 반도체칩과 옆으로 배치된 칩 스택을 더 포함하되,
    상기 칩 스택은 복수의 적층된 제2 반도체칩들을 포함하는 반도체 패키지.
  17. 제 14항에 있어서,
    상기 언더 범프 패턴은 상기 언더 범프 씨드 패턴의 상부면 상으로 연장되고,
    상기 언더 범프 씨드 패턴의 상기 제1 상면은 상기 언더 범프 씨드 패턴의 상기 상부면보다 높은 레벨에 배치된 반도체 패키지.
  18. 제 14항에 있어서,
    상기 재배선 기판 상에 제공되며, 상기 제1 반도체칩을 덮는 몰딩막;
    상기 몰딩막 상에 배치된 상부 재배선층; 및
    상기 재배선 기판 및 상기 상부 재배선층 사이에 배치되며, 상기 제1 반도체칩과 옆으로 배치된 도전 구조체를 더 포함하는 반도체 패키지.
  19. 캐리어 기판 상에 감광성 폴리머를 도포하여 절연층을 형성하는 것;
    상기 절연층 내에 오프닝을 형성하는 것;
    상기 오프닝의 바닥면과 측벽 및 상기 절연층 상에 언더 범프 씨드층을 형성하는 것;
    상기 제1 오프닝 내에 제1 레지스트 패턴을 형성하되, 상기 제1 레지스트 패턴은 상기 절연층의 상면 상의 상기 언더 범프 씨드층의 부분을 노출시키고; 및
    상기 노출된 언더 범프 씨드층의 상기 부분을 식각하여, 언더 범프 씨드 패턴을 형성하는 것을 포함하고,
    상기 언더 범프 씨드 패턴을 형성하는 것은 상기 절연층의 상기 상면을 노출시키는 것을 포함하는 반도체 패키지 제조 방법.
  20. 제 19항에 있어서,
    상기 오프닝 내에 및 상기 절연층 상에 레지스트막을 형성하여, 상기 언더 범프 씨드층을 덮는 것; 및
    상기 레지스트막 상에 노광 공정을 수행하여, 상기 제1 레지스트 패턴 및 제2 레지스트 패턴을 형성하는 것을 더 포함하되,
    상기 제1 레지스트 패턴은 상기 오프닝 내에 형성되고,
    상기 제2 레지스트 패턴은 상기 제1 레지스트 패턴 및 상기 절연층 상에 제공되고, 상기 제1 레지스트 패턴과 다른 화학 구조를 갖는 반도체 패키지 제조 방법.
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KR20220033289A (ko) * 2020-09-09 2022-03-16 삼성전자주식회사 반도체 패키지
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Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734568B2 (en) 2001-08-29 2004-05-11 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR100447851B1 (ko) 2002-11-14 2004-09-08 삼성전자주식회사 반도체장치의 플립칩 방식 측면 접합 본딩 방법 및 이를이용한 ｍｅｍｓ 소자 패키지 및 패키지 방법
TWI371809B (en) 2007-06-04 2012-09-01 Advanced Semiconductor Eng Wafer structure and method for fabricating the same
US20090091028A1 (en) 2007-10-03 2009-04-09 Himax Technologies Limited Semiconductor device and method of bump formation
US8872326B2 (en) 2012-08-29 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional (3D) fan-out packaging mechanisms
CN105474539B (zh) 2013-08-20 2017-12-01 株式会社村田制作所 声表面波设备及其制造方法
US9842825B2 (en) 2014-09-05 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Substrateless integrated circuit packages and methods of forming same
KR102551034B1 (ko) 2018-09-07 2023-07-05 삼성전자주식회사 반도체 패키지 및 그 제조방법
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