KR20230011659A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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KR20230011659A
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redistribution
redistribution layer
bump
forming
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장연호
김동규
서상훈
장재권
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Abstract

본 발명은 하부 구조체 및 상기 하부 구조체 상에 제공되는 상부 재배선 층을 포함하되, 상기 하부 구조체는 범프 패턴을 포함하는 제1 범프층, 상기 제1 범프층 상에 적층된 복수개의 제1 하부 재배선 층들을 포함하는 하부 재배선 층, 상기 하부 재배선 층 상에 실장되는 반도체 칩, 상기 하부 재배선 층 상에서 상기 반도체 칩을 덮는 몰딩막, 상기 하부 재배선 층 상에 제공되며, 상기 몰딩막을 관통하는 도전 기둥 및 상기 몰딩막 상에 배치되고, 언더 패드를 포함하는 언더 패드층을 포함하고, 상기 상부 재배선 층은 상부 범프 패턴을 포함하는 제2 범프층, 및 상기 제2 범프층과 상기 언더 패드층 사이에 적층된 복수개의 제2 하부 재배선 층들을 포함하며, 상기 복수개의 제1 하부 재배선 층들 각각은 하부 재배선 패턴을 포함하고, 상기 하부 재배선 패턴은 제1 라인부 및 제1 비아부를 포함하며, 상기 제1 비아부는 그의 바닥면에서 상기 제1 라인부를 향하는 수직 방향으로 갈수록 그의 폭이 증가하고, 상기 복수개의 제2 하부 재배선 층들 각각은 상부 재배선 패턴을 포함하고, 상기 상부 재배선 패턴은 제2 라인부 및 제2 비아부를 포함하며, 상기 제2 비아부는 상기 제2 라인부 상에 제공되고, 상기 제2 비아부는 그의 상면에서 상기 제2 라인부를 향하는 수직 방향으로 갈수록 그의 폭이 증가하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그의 제조 방법 {Semiconductor package and method for fabricating the same}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로, 보다 구체적으로 팬아웃(Fan-out) 패키지 및 그의 제조 방법에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 고기능화, 고속화 및 소형화 요구가 증대되고 있다.
본 발명이 해결하고자 하는 일 과제는 반도체 패키지의 공정 과정에서 FRDL 형성, 조립 공정, BRDL 공정이 순차적으로 진행됨에 따라 공정 수율이 떨어지는 등의 문제점들을 개선한 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 일 실시예는 하부 구조체 및 상기 하부 구조체 상에 제공되는 상부 재배선 층을 포함하되, 상기 하부 구조체는 범프 패턴을 포함하는 제1 범프층, 상기 제1 범프층 상에 적층된 복수개의 제1 하부 재배선 층들을 포함하는 하부 재배선 층, 상기 하부 재배선 층 상에 실장되는 반도체 칩, 상기 하부 재배선 층 상에서 상기 반도체 칩을 덮는 몰딩막, 상기 하부 재배선 층 상에 제공되며, 상기 몰딩막을 관통하는 도전 기둥 및 상기 몰딩막 상에 배치되고, 언더 패드를 포함하는 언더 패드층을 포함하고, 상기 상부 재배선 층은 상부 범프 패턴을 포함하는 제2 범프층, 및 상기 제2 범프층과 상기 언더 패드층 사이에 적층된 복수개의 제2 하부 재배선 층들을 포함하며, 상기 복수개의 제1 하부 재배선 층들 각각은 하부 재배선 패턴을 포함하고, 상기 하부 재배선 패턴은 제1 라인부 및 제1 비아부를 포함하며, 상기 제1 비아부는 그의 바닥면에서 상기 제1 라인부를 향하는 수직 방향으로 갈수록 그의 폭이 증가하고, 상기 복수개의 제2 하부 재배선 층들 각각은 상부 재배선 패턴을 포함하고, 상기 상부 재배선 패턴은 제2 라인부 및 제2 비아부를 포함하며, 상기 제2 비아부는 상기 제2 라인부 상에 제공되고, 상기 제2 비아부는 그의 상면에서 상기 제2 라인부를 향하는 수직 방향으로 갈수록 그의 폭이 증가하는 반도체 패키지를 포함한다.
본 발명에 따른 일 실시예는 제1 캐리어 상에 하부 구조체를 형성하는 것, 상기 하부 구조체를 형성하는 것은 상기 제1 캐리어 상에 범프 패턴을 포함하는 제1 범프층을 형성하는 것, 상기 제1 범프층 상에 하부 재배선 층을 형성하는 것, 상기 하부 재배선 층 상에 수직하게 연장되는 도전 기둥을 형성하는 것, 상기 하부 재배선 층 상에 반도체 칩을 실장하는 것, 상기 하부 재배선 층 상에, 상기 반도체 칩 및 상기 도전 기둥을 덮는 몰딩막을 형성하는 것, 상기 몰딩막은 상기 도전 기둥의 상면을 노출하고, 및 상기 몰딩막 상에, 상기 도전 기둥의 상기 상면과 접촉하는 언더 패드를 포함하는 언더 패드층을 형성하는 것을 포함하고, 제2 캐리어 상에 상부 재배선 층을 형성하는 것, 상기 상부 재배선 층은 그의 최상부에 상부 본딩 패드를 포함하고, 상기 언더 패드와 상기 상부 본딩 패드가 서로 연결되도록 상기 하부 구조체와 상기 상부 재배선 층을 서로 접합하는 것, 및 상기 제1 캐리어 및 상기 제2 캐리어를 제거하는 것을 포함하는 반도체 패키지의 제조 방법을 포함한다.
본 발명에 따르면, 후면 구조체와 상부 재배선 층을 각각 별도로 제작하여 반도체 패키지를 제조할 수 있다. 이에 따라 본 발명에 따른 반도체 패키지의 제조 공정은, 후면 구조체를 형성한 뒤에 후면 구조체 상에 상부 재배선 층을 직접 형성하는 공정보다 반도체 패키지의 공정 시간이 단축될 수 있다.
도 1은 본 발명의 반도체 패키지의 일 실시예를 나타낸 단면도이다.
도 2는 도 1에서 A 영역을 확대한 도면이다.
도 3은 도 1에서 B영역을 확대한 도면이다.
도 4는 도 1에서 C영역을 확대한 도면이다.
도 5는 재배선 층 및 도전 기둥을 형성하는 것을 나타낸 도면이다.
도 6은 다이를 재배선 층 상에 실장하는 것을 나타낸 도면이다.
도 7은 재배선 층 상에 몰딩막을 형성하는 것을 나타낸 도면이다.
도 8은 몰딩막 및 도전 기둥 상에 언더 패드층을 형성하는 것을 나타낸 도면이다.
도 9는 제2 범프층, 제1 내지 제3 상부 재배선 층을 형성하는 것을 나타낸 도면이다.
도 10은 제3 하부 재배선 층 상에 제2 절연막을 형성하는 것을 나타낸 도면이다.
도 11은 제1 캐리어 및 제2 캐리어를 마주보게 정렬한 것을 나타낸 도면이다.
도 12는 하부 구조체를 상부 재배선 층에 접합한 뒤에 제1 캐리어를 분리하고 외부 단자를 부착한 것을 나타낸 도면이다.
도 13은 제2 캐리어를 분리한 것을 나타낸 도면이다.
도 14는 몰딩막 및 도전 기둥 상에 제1 절연막을 형성하는 것을 나타낸 도면이다.
도 15는 제1 절연막에 오프닝을 형성하는 것을 나타낸 도면이다.
도 16은 오프닝 및 제1 절연막 상에 씨드 패드층을 형성하는 것을 나타낸 도면이다.
도 17은 씨드 패드층 상에 도전 층을 형성하는 것을 나타낸 도면이다.
도 18a 내지 18c는 언더 패드의 실시예들을 나타낸 도면들이다.
도 19는 제2 절연층 및 제2 절연층 상에 돌출된 상부 본딩 패드를 나타낸 도면이다.
도 20은 제2 절연막이 형성된 것을 나타낸 도면이다.
도 21은 제2 절연막을 연마하는 것을 나타낸 도면이다.
도 22는 본 발명에 따른 반도체 패키지의 일 적용례를 나타낸 도면이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
이하, 도 1 내지 도 22를 참조하여 본 발명의 실시예들에 대하여 상세히 설명한다.
도 1은 본 발명의 반도체 패키지의 일 실시예를 나타낸 단면도이다. 도 2는 도 1에서 A 영역을 확대한 도면이며, 도 3은 도 1에서 B영역을 확대한 도면이고, 도 4는 도 1에서 C영역을 확대한 도면이다.
도 1 내지 도 4를 참조하면, 본 실시예에 따른 반도체 패키지(PKG)는 하부 구조체(FSTL), 상부 재배선 층(URL), 및 외부 단자들(SB)을 포함할 수 있다. 하부 구조체(FSTL)는 하부 재배선 층(RLL), 다이(DIE), 몰딩막(MOL), 도전 기둥들(CPIL), 및 언더 패드층(NPL)을 포함할 수 있다. 하부 구조체(FSTL)는, 반도체 패키지(PKG)의 전면 재배선 층(Front redistribution layer)을 포함하는 구조체일 수 있다.
하부 재배선 층(RLL)은 순차적으로 적층된 제1 범프층(BPL1), 제1 하부 재배선 층(RLL1), 제2 하부 재배선 층(RLL2) 및 제3 하부 재배선 층(RLL3)을 포함할 수 있다. 제1 범프층(BPL1)은 제1 범프 패턴들(BUMP)을 포함할 수 있다. 제1 하부 재배선 층(RLL1)은 제1 하부 재배선 패턴들(RDP1)을 포함할 수 있다. 제2 하부 재배선 층(RLL2)은 제2 하부 재배선 패턴들(RDP2)을 포함할 수 있다. 제3 하부 재배선 층(RLL3)은 하부 본딩 패드들(RDP3)을 포함할 수 있다. 하부 본딩 패드들(RDP3) 각각의 상부는, 제3 하부 재배선 층(RLL3) 위로 돌출될 수 있다. 제1 하부 재배선 패턴들(RDP1), 제2 하부 재배선 패턴들(RDP2) 및 하부 본딩 패드들(RDP3) 각각은 제1 씨드 패턴(SP1) 및 그 위의 도전 패턴(CP)을 포함할 수 있다. 제1 씨드 패턴들(SP1)은 도전 씨드 물질을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다.
도시된 바에 제약되지 않고, 하부 재배선 층(RLL)에서 재배선 층들 및 재배선 패턴들의 개수는 변형될 수 있다.
도 2를 참조하면, 하부 재배선 층(RLL)의 제1 및 제2 하부 재배선 패턴들(RDP1, RDP2) 및 하부 본딩 패드들(RDP3) 중에서 어느 하나의 제1 하부 재배선 패턴(RDP1)을 대표적으로 예시하였다. 제1 하부 재배선 패턴(RDP1)은 제1 라인부(LP1) 및 제1 비아부(VP1)를 포함할 수 있다.
제1 비아부(VP1)는 제1 씨드 패턴(SP1)의 일부 및 제1 씨드 패턴 상의 도전 패턴(CP)의 일부를 포함할 수 있다. 제1 비아부(VP1) 상에 제1 라인부(LP1)가 제공될 수 있다. 제1 라인부(LP1)의 상면(LP1a)은 제1 절연층(PL1) 또는 별개의 재배선 패턴의 일부 또는 하부 본딩 패드의 일부와 맞닿아 있을 수 있다. 제1 라인부(LP1)의 하면(LP1b) 중 일부는 제1 비아부(VP1)의 상면(VP1a)과 이어질 수 있다. 제1 비아부(VP1)는 제1 라인부(LP1)와 하부 범프 패턴(또는, 별개의 재배선 패턴) 사이에 제공될 수 있다. 제1 라인부(LP1)는 제1 비아부(VP1)를 통해 하부 범프 패턴(또는, 별개의 재배선 패턴)과 전기적으로 연결될 수 있다.
제1 비아부(VP1)는 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은 제1 비아부(VP1)의 일 측면에서 반대편 측면까지의 길이로 정의될 수 있다. 제1 폭은 제1 비아부(VP1)의 하면(VP1b)에서 제1 비아부(VP1)의 상면(VP1a)을 향하는 방향, 즉, 제2 방향(D2)으로 갈수록 증가할 수 있다. 제1 비아부(VP1)의 상면(VP1a)에서의 폭보다 제1 비아부의 하면(VP1b)에서의 폭이 더 작을 수 있다.
하부 재배선 층(RLL)은 복수개의 제1 절연층들(PL1)을 포함할 수 있다. 제1 절연층들(PL1)은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 감광성 절연 물질은 폴리머일 수 있다. 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제1 절연층들(PL1)이 적층된 개수는 다양하게 변형될 수 있다. 일 예로, 복수의 제1 절연층들(PL1)은 서로 동일한 물질을 포함할 수 있다. 인접한 제1 절연층들(PL1) 사이의 계면은 구분되지 않을 수 있다.
제1 하부 재배선 층(RLL1) 아래에 복수개의 하부 범프 패턴들(BUMP)이 제공될 수 있다. 하부 범프 패턴들(BUMP)은 제1 하부 재배선 패턴들(RDP1)과 각각 연결될 수 있다. 하부 범프 패턴들(BUMP) 아래에 복수개의 외부 단자들(SB)이 각각 제공될 수 있다. 하부 범프 패턴(BUMP)은 외부 단자(SB)와 제1 하부 재배선 패턴(RDP1) 사이에 개재되어, 이들을 서로 연결할 수 있다. 일 예로, 외부 단자(SB)는 솔더볼일 수 있다. 예를 들어, 외부 단자(SB)는 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다.
하부 재배선 층(RLL) 상에 다이(DIE)가 제공될 수 있다. 다이(DIE)는 반도체 칩일 수 있다. 예를 들어, 반도체 칩은 로직 칩, 메모리 칩, 및 전력 관리 칩 중에서 어느 하나를 포함할 수 있다. 반도체 칩은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 예로, 다이(DIE)는 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
다이(DIE)는 서로 대향하는 상면 및 하면을 가질 수 있다. 다이(DIE)의 하면은 하부 재배선 층(RLL)을 향하고, 활성면일 수 있다. 다이(DIE)의 상면은 비활성면일 수 있다. 예를 들어, 다이(DIE)는 반도체 기판, 집적 회로들, 및 연결 부재들(ECT)을 포함할 수 있다. 반도체 기판은 실리콘, 게르마늄, 및/또는 실리콘-게르마늄을 포함할 수 있다. 반도체 기판은 실리콘 웨이퍼일 수 있다. 집적 회로들은 다이(DIE)의 하면에 인접할 수 있다. 연결 부재들(ECT)은 집적 회로들과 접속할 수 있다. 어떤 구성 요소가 다이(DIE)와 전기적으로 연결된다는 것은 다이(DIE)의 외부 연결 부재들(ECT)을 통해 다이(DIE)의 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다.
도시된 바와 달리, 추가적인 다이(즉, 반도체 칩)가 하부 재배선 층(RLL)의 상에 실장될 수 있다. 다시 말하면, 하부 재배선 층(RLL) 상에 복수개의 다이들(DIE)이 실장될 수 있다.
다이(DIE)의 외부 연결 부재들(ECT)이 하부 재배선 층(RLL)의 하부 본딩 패드들(RDP3) 상에 각각 배치될 수 있다. 연결 부재들(ECT)이 하부 본딩 패드들(RDP3)과 각각 연결됨으로써, 다이(DIE)와 하부 재배선 층(RLL)이 서로 전기적으로 연결될 수 있다. 일 예로, 외부 연결 부재들(ECT)은 마이크로 범프들을 포함할 수 있다.
적어도 하나의 도전 기둥(CPIL)이 하부 재배선 층(RLL)의 상에 제공될 수 있다. 도전 기둥(CPIL)은 하부 재배선 층(RLL)의 엣지 영역 상에 제공될 수 있다. 도전 기둥(CPIL)은 다이(DIE)와 수평적으로 이격될 수 있다. 도전 기둥(CPIL)은 그의 하면에서 하면과 수직한 방향, 즉, 제2 방향(D2)으로 연장될 수 있다. 아래에서 설명하는 바와 같이, 도전 기둥(CPIL)은 몰딩막(MOL) 내부를 관통할 수 있다.
도전 기둥(CPIL)은 그에 대응하는 하부 본딩 패드(RDP3)와 연결될 수 있다. 다시 말하면, 도전 기둥(CPIL)은 하부 재배선 층(RLL)과 전기적으로 연결될 수 있다. 예를 들어, 도전 기둥(CPIL)은 하부 재배선 층(RLL)을 통해 다이(DIE) 또는 외부 단자들(SB)과 전기적으로 연결될 수 있다. 도전 기둥(CPIL)은 구리와 같은 금속을 포함하는 금속 기둥일 수 있다.
몰딩막(MOL)이 하부 재배선 층(RLL) 상에 제공되어, 다이(DIE)를 덮을 수 있다. 몰딩막(MOL)은 도전 기둥(CPIL)의 측벽을 덮을 수 있다. 몰딩막(MOL)의 측벽은 하부 재배선 층(RLL)의 측벽과 정렬될 수 있다. 몰딩막(MOL)은 도전 기둥(CPIL)의 상면(CPILa)을 노출할 수 있다. 예를 들어, 몰딩막(MOL)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
언더 패드층(NPL)이 도전 기둥(CPIL)의 상면(CPILa) 및 몰딩막(MOL)의 상면(MOLa) 상에 제공될 수 있다. 언더 패드층(NPL)은 적어도 하나의 언더 패드(NPD) 및 제1 절연막(PID1)을 포함할 수 있다. 언더 패드(NPD)는 도전 기둥(CPIL)의 상면(CPLIa) 상에 제공될 수 있다. 언더 패드(NPD)는 도전 기둥(CPIL)과 직접 연결될 수 있다.
언더 패드(NPD)는 씨드 패드(SDP) 및 그 위의 도전 패드(CD)를 포함할 수 있다. 씨드 패드(SDP)는 도전 씨드 물질을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다. 제1 절연막(PID1)은 몰딩막(MOL)의 상면(MOLa) 상에 제공될 수 있다.
언더 패드층(NPL)은 언더 패드(NPD)의 상면을 노출할 수 있다. 언더 패드(NPD)는 언더 패드층(NPL) 위로 돌출되지 않을 수 있다. 다시 말해, 언더 패드(NPD)의 레벨은 제1 절연막(PID1)의 레벨과 동일할 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있고, 레벨은 하면에서 상면까지 하면과 수직한 방향인 제2 방향으로 측정될 수 있다. 어떤 구성요소들의 레벨이 서로 동일하다는 것은 공정상 발생할 수 있는 오차 범위의 동일성을 의미할 수 있다.
도 4를 참조하면, 몰딩막(MOL)의 상면(MOLa)을 확대해서 보았을 때, 몰딩막의 상면(MOLa)은 평탄하지 않을 수 있다. 예를 들어, 몰딩막 상면의 평탄도(Total Thickness Variation, TV)는 1 내지 10 마이크로미터를 가질 수 있다. 몰딩막 상면(MOLa)의 평탄도(TV)는 몰딩 컴파운드의 입자 크기에 따라 변화할 수 있다. 몰딩막(MOL)의 상면 상에 제1 절연막(PID1)이 제공될 수 있다. 몰딩막(MOL)과 제1 절연막(PID1) 사이에는 보이드(void)가 포함되지 않을 수 있다. 다시 말해, 몰딩막의 상면(MOLa)과 제1 절연막(PID1)의 하면은 서로 빈틈 없이 맞닿아 있을 수 있다.
상부 재배선 층(URL)이 하부 구조체(FSTL) 상에 제공될 수 있다. 상부 재배선 층(URL)은 반도체 패키지(PKG)의 후면 재배선 층(Back redistribution layer)을 포함할 수 있다.상부 재배선 층(URL)은 제2 범프층(BPL2), 제1 상부 재배선 층(URL1), 제2 상부 재배선 층(URL2), 제3 상부 재배선 층(URL3), 및 상부 패드층(UPL)을 포함할 수 있다.
제2 범프층(BPL2)은 상부 범프 패턴들(UMP)을 포함할 수 있다. 제1 상부 재배선 층(URL1)은 제1 상부 재배선 패턴들(URP1)을 포함할 수 있다. 제2 상부 재배선 층(URL2)은 제2 상부 재배선 패턴들(URP2)을 포함할 수 있다. 제3 상부 재배선 층(URL3)은 상부 본딩 패드들(URP3) 및 제2 절연막(PID2)을 포함할 수 있다. 상부 본딩 패드(URP3)는 언더 패드(NPD)를 통해 도전 기둥(CPIL)의 상면(CPILa)과 연결될 수 있다. 언더 패드(NPD)는 상부 본딩 패드(URP3)와 이에 전기적으로 연결되는 도전 기둥(CPIL) 사이에 개재될 수 있다. 제2 절연막(PID2)은 제1 절연막(PID1) 상에 제공될 수 있다. 상부 본딩 패드들(URP3)은 제3 상부 재배선 층(URL3) 아래로 돌출되지 않을 수 있다.
제1 상부 재배선 패턴들(URP1), 제2 상부 재배선 패턴들(URP2) 및 상부 본딩 패드들(URP3) 각각은 제2 씨드 패턴(SP2) 및 그 아래의 도전 패턴(CP)을 포함할 수 있다. 제2 씨드 패턴들(SP2)은 도전 씨드 물질을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다.
도시된 바에 제약되지 않고, 상부 재배선 층(URL)에서 재배선 층들 및 재배선 패턴들의 개수는 변형될 수 있다.
도 3을 참조하면, 상부 재배선 층(URL)의 제1 및 제2 상부 재배선 패턴들(URP1, URP2) 및 상부 본딩 패드들(RDP3) 중에서 어느 하나의 제1 상부 재배선 패턴(URP1)을 대표적으로 예시하였다. 제1 상부 재배선 패턴(URP1)은 제2 라인부(LP2) 및 제2 비아부(VP2)를 포함할 수 있다.
제2 비아부(VP2)는 제2 씨드 패턴(SP2)의 일부 및 제2 씨드 패턴 아래의 도전 패턴(CP)의 일부를 포함할 수 있다. 제2 라인부(LP2) 상에 제2 비아부(VP2)가 제공될 수 있다. 제2 라인부(LP2)의 하면(LP2b)은 제2 절연층(PL2) 또는 별개의 재배선 패턴의 일부 또는 상부 본딩 패드의 일부와 맞닿아 있을 수 있다. 제2 라인부(LP2)의 상면(LP2a) 중 일부는 제2 비아부(VP2)의 하면(VP1b)과 이어질 수 있다. 제2 비아부(VP2)는 제2 라인부(LP2)와 상부 범프 패턴(또는, 별개의 재배선 패턴) 사이에 제공될 수 있다. 제2 라인부(LP2)는 제2 비아부(VP2)를 통해 상부 범프 패턴(또는, 별개의 재배선 패턴)과 전기적으로 연결될 수 있다.
제2 비아부(VP2)는 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제2 비아부(VP2)의 일 측면에서 반대편 측면까지의 길이로 정의될 수 있다. 제2 폭은 제2 비아부(VP2)의 하면(VP1b)에서 제2 비아부(VP2)의 상면(VP2a)을 향하는 방향, 즉, 제2 방향(D2)으로 갈수록 감소할 수 있다. 제2 비아부(VP2)의 상면(VP2a)에서의 폭보다 제2 비아부의 하면(VP2b)에서의 폭이 더 클 수 있다.
상부 본딩 패드들(URP3)은 언더 패드(NPD)와 연결될 수 있다. 각각의 상부 본딩 패드(URP3)의 도전 패턴(CP)은 언더 패드(NPD)의 도전 패드(CD)와 직접 연결될 수 있다.
상부 범프 패턴들(UBP)은, 제1, 제2 상부 재배선 패턴들(URP1, URP2), 상부 본딩 패드들(URP3), 언더 패드들(NPD), 및 도전 기둥들(CPIL)을 통해 다이(DIE), 또는 외부 단자들(SB)과 전기적으로 연결될 수 있다. 제1 및 제2 상부 재배선 패턴들(URP1, URP2) 등이 제공되므로, 상부 범프 패턴들(UBP)은 도전 기둥(CPIL)으로부터 오프셋되어 배치될 수 있다.
상부 재배선 층(URL)은 복수개의 제2 절연층들(PL2)을 포함할 수 있다. 제2 절연층들(PL2)은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 감광성 절연 물질은 폴리머일 수 있다. 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제2 절연층들(PL2)의 적층된 개수는 다양하게 변형될 수 있다. 일 예로, 복수의 제2 절연층들(PL2)은 서로 동일한 물질을 포함할 수 있다. 인접한 제2 절연층들(PL2) 사이의 계면은 구분되지 않을 수 있다.
도 5 내지 도 13은 본 발명의 반도체 패키지의 일 실시예의 제조방법을 순차적으로 나타낸 도면들이다. 도 14 내지 18은 도 8의 D 영역을 형성하는 구체적인 과정을 나타낸 도면들이다. 도 19 내지 도 21은 도 10의 E 영역을 형성하는 구체적인 과정을 나타낸 도면들이다. 이하, 도 5 내지 도 21을 참조하여 본 발명에 따른 반도체 패키지 제조방법의 일 실시예를 구체적으로 설명한다.
도 5 내지 도 8은 하부 구조체를 형성하는 것을 나타낸 도면들이다.
도 5를 참조하면, 제1 캐리어(CA1) 상에 접착막(RL), 박리막(SM) 및 재배선 층(RSUB)이 순차적으로 제공될 수 있다. 재배선 층(RSUB) 상에 도전 기둥(CPIL)이 형성될 수 있다. 후술하는 바와 같이, 접착막(RL)은 레이저를 조사하여 제거될 수 있다.
하부 재배선 층(RLL)을 형성하는 것은, 제1 캐리어(CA1) 상에 제1 범프층(BPL1), 제1 하부 재배선 층(RLL1), 제2 하부 재배선 층(RLL2) 및 제3 하부 재배선 층(RLL3)을 순차적으로 형성하는 것을 포함할 수 있다.
제1 범프층(BPL1)은 하부 범프 패턴들(BUMP)을 포함할 수 있다. 제1 하부 재배선 층(RLL1)은 제1 하부 재배선 패턴들(RDP1)을 포함할 수 있다. 제2 하부 재배선 층(RLL2)은 제2 하부 재배선 패턴들(RDP2)을 포함할 수 있다. 제3 하부 재배선 층(RLL3)은 하부 본딩 패드들(RDP3)을 포함할 수 있다. 도면에 도시된 바에 제약되지 않고 하부 재배선 층(RLL)에서 재배선 층들 및 재배선 패턴들의 개수는 변형될 수 있다.
각각의 하부 범프 패턴들(BUMP), 제1 및 제2 하부 재배선 패턴들(RDP1, RDP2)과 하부 본딩 패드들(RDP3)의 형성하는 것은 각 층 마다 제1 절연층(PL1)을 형성한 뒤에 포토레지스트 공정을 통하여 이루어질 수 있다.
구체적으로, 각각의 제1 내지 제3 하부 재배선 층들(RLL1, RLL2, RLL3)을 형성하는 것은 제1 절연층을 형성하는 것, 제1 절연층에 오프닝을 형성하는 것, 오프닝 내에 씨드층을 형성하는 것, 전기 도금 공정을 수행하여 상기 씨드층 상에 도전층을 형성하는 것을 포함할 수 있다. 이로써 각각의 제1 내지 제3 하부 재배선 층들(RLL1, RLL2, RLL3)은 서로 이격되어 형성된 복수개의 재배선 패턴들을 포함할 수 있다.
적어도 하나의 도전 기둥(CPIL)이 하부 재배선 층(RLL)의 상에 형성될 수 있다. 도전 기둥(CPIL)은 하부 재배선 층(RLL)의 엣지 영역 상에 제공될 수 있다. 도전 기둥(CPIL)은 그에 대응하는 하부 본딩 패드(RDP3)와 연결될 수 있다. 다시 말하면, 도전 기둥(CPIL)은 하부 재배선 층(RLL)과 전기적으로 연결될 수 있다.
도 6은 다이를 재배선 층 상에 실장하는 것을 나타낸 도면이다. 도 6을 참조하면, 하부 재배선 층(RLL) 상에 다이(DIE)가 실장될 수 있다. 다이(DIE)는 반도체 칩일 수 있다.
다이(DIE)는 서로 대향하는 상면 및 하면을 가질 수 있다. 다이(DIE)의 하면은 하부 재배선 층(RLL)을 향하고, 활성면일 수 있다. 다이(DIE)의 상면은 비활성면일 수 있다. 예를 들어, 다이(DIE)는 반도체 기판, 집적 회로들, 및 연결 부재들(ECT)을 포함할 수 있다. 집적 회로들은 다이(DIE)의 하면에 인접할 수 있다. 연결 부재들(ECT)은 집적 회로들과 접속할 수 있다. 어떤 구성 요소가 다이(DIE)와 전기적으로 연결된다는 것은 다이(DIE)의 외부 연결 부재들(ECT)을 통해 다이(DIE)의 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다.
도시된 바와 달리, 추가적인 다이(즉, 반도체 칩)가 하부 재배선 층(RLL)의 상에 실장될 수 있다.
도 7을 참조하면, 몰딩막(MOL)이 하부 재배선 층(RLL) 상에 형성되어, 다이(DIE)를 덮을 수 있다. 몰딩막(MOL)은 도전 기둥(CPIL)의 측벽을 덮을 수 있다. 몰딩막(MOL)의 측벽은 하부 재배선 층(RLL)의 측벽과 정렬될 수 있다.
몰딩막(MOL)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 일 예로, 몰딩막(MOL)을 형성하는 것은 몰딩 컴파운드에 열과 압력을 가해 액화시킨 뒤에 경화시키는 것을 포함할 수 있다. 이후, 경화된 몰딩막을 그라인딩 하는 것을 더 포함할 수 있다. 상기 그라인딩에 의해 몰딩막(MOL)의 레벨은 도전 기둥(CPIL)의 레벨과 같거나 더 작아질 수 있다. 상기 그라인딩에 의해 몰딩막(MOL)의 상면(MOLa)은 거친 표면을 가질 수 있다. 예를 들어, 몰딩막의 상면의 평탄도는 1 내지 10 마이크로미터를 가질 수 있다. 몰딩막(MOL)은 도전 기둥(CPIL)의 상면(CPILa)을 노출할 수 있다.
도 8은 몰딩막 및 도전 기둥 상에 언더 패드층을 형성하는 것을 나타낸 도면이다. 도 8을 참조하면, 몰딩막의 상면(MOLa) 및 도전 기둥의 상면(CPILa) 상에 언더 패드층(NPL)이 형성될 수 있다. 언더 패드층(NPL)은 적어도 하나 이상의 언더 패드(NPD) 및 제1 절연막(PID1)을 포함할 수 있다. 언더 패드(NPD)는 도전 기둥의 상면(CPILa) 상에 형성될 수 있다.
언더 패드(NPD)의 형성 과정은 도 14 내지 도 18a를 참조하여 구체적으로 설명한다.
도 8 및 도 14를 참조하면, 몰딩막(MOL) 및 도전 기둥(CPIL) 상에 제1 절연막(PID1)이 제공될 수 있다.
도 8 및 도 15를 참조하면, 도전 기둥(CPIL)의 상면(CPILa)이 노출되도록 제1 절연막(PID1) 내에 오프닝(OPN)을 형성할 수 있다. 오프닝(OPN)을 형성하는 것은 포토레지스트를 이용하여 제1 절연막(PID1)을 식각하는 공정을 포함할 수 있다.
도 8 및 도 16을 참조하면, 오프닝(OPN) 및 제1 절연막(PID1) 상에 씨드 패드 층(SDL)이 제공될 수 있다. 씨드 패드층(SPL)은 도전 씨드 물질을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다.
및 도 17을 참조하면, 씨드 패드층(SPL) 상에 도전 층(CPL)을 형성할 수 있다. 도전 층(CPL)을 형성하는 것은 도전 물질을 전기 도금하는 것을 포함할 수 있다. 도 8 및 도 18a를 참조하면, 도전 층(CPL) 및 씨드 패드층(SPL)의 상면 일부를 제거하는 연마 공정이 진행될 수 있다. 상기 연마 공정은 화학적 기계적 연마(Chemical Mechanical Planarization, CMP) 공정을 포함할 수 있다. 상기 연마 공정에 의하여, 서로 이격된 씨드 패드들(SDP) 및 도전 패턴들(CP)이 제공될 수 있다. 상기 연마 공정에 의하여, 도전 패턴(CP)의 상면, 즉, 언더 패드(NPD)의 상면은 제1 절연막(PID1)의 상면과 같은 레벨을 가질 수 있다.
도 18b 및 도 18c는 본 발명의 도 18a에서의 언더 패드의 다양한 실시예들을 나타낸 도면들이다.
도 18a 내지 도 18b를 참조하면, 언더 패드(NPD)는 언더 패드 폭(NPDW)을 가질 수 있다. 언더 패드 폭(NPDW)은 언더 패드(NPD)의 일 측면에서 반대 측면까지의 길이로 정의될 수 있다. 도전 기둥(CPIL)은 도전 기둥 폭(PILW)을 가질 수 있다. 도전 기둥 폭(PILW)은 도전 기둥(CPIL)의 일 측면에서 반대 측면까지의 길이로 정의될 수 있다.
본 발명에 따른 일 실시예는 언더 패드 폭(NPDW)이 도전 기둥 폭(PILW)과 동일할 수 있다(도 18a).
본 발명에 따른 일 실시예는 언더 패드 폭(NPDW)이 도전 기둥 폭(PILW)보다 더 작을 수 있다(도 18b).
본 발명에 따른 일 실시예는 언더 패드 폭(NPDW)이 도전 기둥 폭(PILW)보다 더 클 수 있다(도 18c).
몰딩막 그라인딩 공정 이후 곧바로 상부 재배선 층을 접합하는 경우, 몰딩막 상면의 거친 표면으로 인해 몰딩막과 상부 재배선 층 사이에 보이드(void)가 형성될 수 있다. 또한, 몰딩막 상면에 접합되는 상부 재배선 층이 언듈레이션(undulation)되는 문제가 발생할 수 있다. 그러나 본 발명의 경우, 상기 서술한 바와 같이 제1 절연막이 포함된 언더 패드층이 제공되어 몰딩막 상면과 언더 패드층 사이에 빈틈이 없게될 수 있다. 또한, 언더 패드층의 상면이 평평하므로 상부 재배선 층이 언듈레이션(undulation)되는 문제를 해결할 수 있다.
도 9 및 도 10은 상부 재배선 층을 형성하는 것을 나타낸 도면이다.
도 9는 제2 범프층, 제1 내지 제3 상부 재배선 층을 형성하는 것을 나타낸 도면이다. 도 10은 제3 하부 재배선 층 상에 제2 절연막을 형성하는 것을 나타낸 도면이다.
도 9 내지 도 10을 참조하면, 제2 캐리어(CA2) 및 제2 캐리어(CA2) 상의 상부 재배선 층(URL)이 제공될 수 있다.
상부 재배선 층(URL)은 순차적으로 적층된 제2 범프층(BPL2), 제1 상부 재배선 층(URL1), 제2 상부 재배선 층(URL2), 제3 상부 재배선 층(URL3), 및 상부 패드층(UPL)을 포함할 수 있다. 제2 범프층(BPL2)은 상부 범프 패턴들(UMP)을 포함할 수 있다. 제1 상부 재배선 층(URL1)은 제1 상부 재배선 패턴들(URP1)을 포함할 수 있다. 제2 상부 재배선 층(URL2)은 제2 상부 재배선 패턴들(URP2)을 포함할 수 있다. 제3 상부 재배선 층(URL3)은 상부 본딩 패드들(URP3) 및 제2 절연막(PID2)을 포함할 수 있다. 도면에 도시된 바에 제약되지 않고 상부 재배선 층(URL)에서 재배선 층들 및 재배선 패턴들의 개수는 변형될 수 있다.
각각의 상부 범프 패턴들(UBP), 제1 및 제2 상부 재배선 패턴들(URP1, URP2)과 상부 본딩 패드들(URP3)의 형성하는 것은 각 층 마다 제2 절연층(PL2)을 형성한 뒤에 포토레지스트 공정을 통하여 이루어질 수 있다.
각각의 상부 범프 패턴들(UBP), 제1 및 제2 상부 재배선 패턴들(URP1, URP2)과 상부 본딩 패드들(URP3)을 형성하는 것은 도 5에서의 재배선 층(RSUP)을 형성하는 것과 같은 방법으로 진행될 수 있다.
제3 상부 재배선 층(URL3)은 제2 절연막(PID2)을 더 포함할 수 있다. 도 19 내지 도 21를 더 참조하여, 제2 절연막(PID2)의 형성 과정을 구체적으로 설명한다.
도 10 및 도 19를 참조하면,제3 상부 재배선 층(URL3)을 형성하는 것은 제2 절연층(PL2) 상에 상부 본딩 패드(URP3)를 형성하는 것을 포함한다. 상부 본딩 패드(URP3)는 제2 씨드 패턴(SP2) 및 제2 씨드 패턴(SP2) 상의 도전 패턴(CP)을 포함할 수 있다. 상부 본딩 패드(URP3)는 제2 절연층(PL2) 상에 돌출된 형태를 가질 수 있다.
도 10 및 도 20을 참조하면, 제2 절연층(PL2) 및 상부 본딩 패드(URP3) 상에 제2 절연막(PID2)이 형성될 수 있다. 제2 절연막(PID2)은 제2 절연층(PL2) 및 상부 본딩 패드들(URP3)을 덮을 수 있다.
도 10 및 도 21을 참조하면, 제2 절연막(PID2)을 연마하는 공정이 제공될 수 있다. 상기 공정에 의하여 제2 절연막(PID2)의 상면의 레벨은 상부 본딩 패드들(URP3)의 상면의 레벨과 동일할 수 있다.
도 11 내지 도 13은 하부 구조체와 상부 재배선 층을 접합하는 것을 순차적으로 나타낸 도면들이다. 도 11은 제1 캐리어 및 제2 캐리어를 마주보게 정렬한 것을 나타낸 도면이다. 도 12는 하부 구조체를 상부 재배선 층에 접합한 뒤에 제1 캐리어를 분리하고 외부 단자를 부착한 것을 나타낸 도면이다. 도 13은 제2 캐리어를 분리한 것을 나타낸 도면이다.
도 11 내지 도 13을 참조하면, 제2 캐리어(CA2)를 뒤집어서 상부 재배선 층(URL)의 상면(URLa)이 하부 구조체(FSTL)의 상면(FSTLa)을 마주보도록 할 수 있다. 상부 재배선 층(URL)의 상부 본딩 패드들(URP3)이 하부 구조체(FSTL)의 언더 패드들(NPD)과 각각 수직적으로 중첩되도록 상부 재배선 층(URL)과 하부 구조체(FSTL)가 서로 정렬될 수 있다. 재배선 층하부 구조체
도 12를 참조하면, 상부 본딩 패드들(URP3)이 언더 패드들(NPD)과 각각 접합될 수 있다. 제1 절연막(PID1)을 제2 절연막(PID2)과 접착시키는 공정이 수행될 수 있다. 이에 따라, 상부 재배선 층(URL)은 하부 구조체(FSTL)에 부착될 수 있다. 상부 본딩 패드들(URP3)과 언더 패드들(NPD)간의 접합 공정은, Ar 플라즈마를 이용한 고속 표면 접합 공정(Surface activated bonding)을 포함할 수 있다.
접합 공정이 완료된 이후, 제1 캐리어(CA1)에 제2 방향(D2)으로 레이저를 조사하여, 접착막(RL)을 제거할 수 있다. 이에 따라, 제1 캐리어(CA1)가 하부 구조체(FSTL)로부터 분리될 수 있다. 이후, 박리막(SM)을 제거하는 공정이 진행될 수 있다. 하부 범프 패턴들(BUMP) 아래에 복수개의 외부 단자들(SB)이 제공될 수 있다. 일 예로, 외부 단자(SB)는 솔더볼일 수 있다.
도 13을 참조하면, 제2 캐리어(CA2)는 상부 재배선 층(URL)으로부터 분리될 수 있다. 제2 캐리어(CA2)를 분리하는 것은 제1 캐리어(CA1)를 분리하는 것과 마찬가지 방법으로 진행될 수 있다. 제2 캐리어(CA2)를 분리한 이후, 박리막(SM)을 제거하는 공정이 수행될 수 있다.
캐리어 상에 전면 재배선 층 형성 공정, 다이 실장 공정, 몰딩막 형성 공정, 및 상기 몰딩막 상에 후면 재배선 층의 형성 공정을 순차적으로 수행하는 기존 공정(이하, 기존 공정이라 한다)의 경우, 후면 재배선 층 형성 공정에서 반복적인 열 공정이 수행됨에 따라 캐리어가 손상될 수 있다. 그러나 본 발명에 따르면, 전면 재배선 층과 후면 재배선 층을 각각 별도로 형성하여 이들을 서로 접합하므로, 캐리어의 손상을 방지할 수 있다. 또한, 캐리어의 수명이 늘어날 수 있다.
기존 공정의 경우, 후면 재배선 층의 제작 과정에서 결함이 발생하더라도 전면 재배선 층과 이에 부착되어 있는 다이까지 모두 폐기해야 한다는 문제점을 갖고 있다. 그러나 본 발명에 따르면, 후면 재배선 층의 제작이 개별적으로 진행되므로, 후면 재배선 층의 제작 중에 결함이 발생하더라도 해당 후면 재배선 층만을 폐기할 수 있다. 또한, 본 발명의 경우 기존 공정에 비해 공정 수율이 증가할 수 있다.
기존 공정의 경우, 후면 재배선 층에 캐리어를 부착하기 위해 접착제를 필요로 한다. 그러나 본 발명에 따르면, 제2 캐리어가 제공되어 별도의 접착 공정을 필요로 하지 않는다. 또한, 본 발명에 따르면 기존 공정과 비교하여 가격적인 측면에 있어서 이득이 될 수 있다.
기존 공정의 경우, 몰딩막 형성 공정 이후 후면 재배선 층의 형성 공정이 진행되므로 몰딩 부재의 경화 온도 조건이 필요하다. 그러나 본 발명에 따르면, 후면 재배선 층의 형성 공정이 별도로 이루어지므로 몰딩 부재의 선택 영역이 넓어질 수 있다.
기존 공정의 경우, 각각의 재배선 층에서 절연층 형성시 열이 가해지므로 절연층 형성 이후 열 공정 누적 횟수가 누적되면 반도체 패키지의 신뢰도가 감소한다는 문제점이 있다. 그러나 본 발명에 따르면, 전면 재배선 층과 후면 재배선 층이 따로 형성되므로, 각 재배선 층에 가해지는 열 공정 누적 횟수가 줄어들어 반도체 패키지의 신뢰도가 향상될 수 있다.
본 발명에 따르면, 몰딩막 형성 이후 제1 절연막을 몰딩막 상에 형성하는 공정이 수행된 된다. 몰딩막 그라인딩 과정 이후 몰딩막 상면에 후면 재배선 층을 적층하는 과정에서 발생할 수 있는 후면 재배선 층이 언듈레이션(undulation) 되는 문제를 해결할 수 있다.
도 22 는 본 발명에 따른 반도체 패키지의 일 적용례를 나타낸 도면이다.
도 22를 참조하면, 본 실시예에 따른 반도체 패키지는 하부 반도체 패키지(LPKG) 및 상부 반도체 패키지(UPKG)를 포함할 수 있다. 하부 반도체 패키지(LPKG)는 하부 구조체(FSTL), 외부 단자들(SB), 및 상부 재배선 층을 포함할 수 있다. 하부 구조체는 하부 재배선 층(RLL), 연결 단자들(IM), 제1 다이(DIE1), 2 다이(DIE2), 몰딩막(MOL), 언더 패드층(NPL), 도전 기둥들(CPIL) 및 상부 재배선 층(URL)을 포함할 수 있다.
하부 재배선 층(RLL)은 순차적으로 적층된 제1 범프층(BPL1), 제1 하부 재배선 층(RLL1), 제2 하부 재배선 층(RLL2) 및 제3 하부 재배선 층(RLL3)을 포함할 수 있다. 제1 하부 재배선 층(RLL1)은 제1 하부 재배선 패턴들(RDP1)을 포함할 수 있다. 제2 하부 재배선 층(RLL2)은 제2 하부 재배선 패턴들(RDP2)을 포함할 수 있다. 제3 하부 재배선 층(RLL3)은 하부 본딩 패드들(RDP3)을 포함할 수 있다. 하부 본딩 패드들(RDP3) 각각의 상부는, 제3 하부 재배선 층(RLL3) 위로 돌출될 수 있다. 제1 하부 재배선 패턴들(RDP1), 제2 하부 재배선 패턴들(RDP2) 및 하부 본딩 패드들(RDP3) 각각은 제1 씨드 패턴(SP1) 및 그 위의 도전 패턴(CP)을 포함할 수 있다. 제1 씨드 패턴들(SP1)은 도전 씨드 물질을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다.
제1 하부 재배선 층(RLL1) 아래에 복수개의 하부 범프 패턴들(BUMP)이 제공될 수 있다. 하부 범프 패턴들(BUMP)은 제1 하부 재배선 패턴들(RDP1)과 각각 연결될 수 있다. 하부 범프 패턴들(BUMP) 아래에 복수개의 외부 단자들(SB)이 각각 제공될 수 있다. 하부 범프 패턴(BUMP)은 외부 단자(SB)와 제1 하부 재배선 패턴(RDP1) 사이에 개재되어, 이들을 서로 연결할 수 있다. 일 예로, 외부 단자(SB)는 솔더볼일 수 있다. 예를 들어, 외부 단자(SB)는 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다.
하부 재배선 층(RLL) 상에 제1 다이(DIE1) 및 제2 다이(DIE2)가 제공될 수 있다. 제2 다이(DIE2)와 제1 다이(DIE1)는, 하부 재배선 층(RLL) 상에서 제1 방향(D1)으로 나란히 실장될 수 있다.
제1 다이(DIE1)는, 제2 다이(DIE2)의 반도체 칩(SMC)과 다른 종류의 반도체 칩일 수 있다. 예를 들어, 제1 다이(DIE1)는 로직 칩, 메모리 칩, 및 전력 관리 칩 중에서 어느 하나를 포함할 수 있고, 제2 다이(DIE2)는 로직 칩, 메모리 칩, 및 전력 관리 칩 중에서 다른 하나를 포함할 수 있다.
도시된 바와 달리, 추가적인 다이(즉, 반도체 칩)가 하부 재배선 층(RLL)의 상에 실장될 수 있다.
제1 다이(DIE1)의 외부 연결 부재들(ECT)이 하부 재배선 층(RLL)의 하부 본딩 패드들(RDP3) 상에 각각 배치될 수 있다. 연결 부재들(ECT)이 하부 본딩 패드들(RDP3)과 각각 연결됨으로써, 제1 다이(DIE1)와 하부 재배선 층(RLL)이 서로 전기적으로 연결될 수 있다.
제2 다이(DIE2)와 하부 재배선 층(RLL)의 하부 본딩 패드들(RDP3) 사이에 연결 단자들(IM)이 각각 개재될 수 있다. 연결 단자들(IM)을 통해 제2 다이(DIE2)와 하부 재배선 층(RLL)이 서로 전기적으로 연결될 수 있다. 일 예로, 연결 단자들(IM)은 마이크로 범프들을 포함할 수 있다.
적어도 하나의 도전 기둥(CPIL)이 하부 재배선 층(RLL)의 상에 제공될 수 있다. 도전 기둥(CPIL)은 하부 재배선 층(RLL)의 엣지 영역 상에 제공될 수 있다. 도전 기둥(CPIL)은 제2 다이(DIE2) 및 제1 다이(DIE1)와 수평적으로 이격될 수 있다.
도전 기둥(CPIL)은 그에 대응하는 하부 본딩 패드(RDP3)와 연결될 수 있다. 다시 말하면, 도전 기둥(CPIL)은 하부 재배선 층(RLL)과 전기적으로 연결될 수 있다. 예를 들어, 도전 기둥(CPIL)은 하부 재배선 층(RLL)을 통해 제1 다이(DIE1), 제2 다이(DIE2), 또는 외부 단자들(SB)과 전기적으로 연결될 수 있다. 도전 기둥(CPIL)은 구리와 같은 금속을 포함하는 금속 기둥일 수 있다.
몰딩막(MOL)이 하부 재배선 층(RLL) 상에 제공되어, 제1 다이(DIE1) 및 제2 다이(DIE2)를 덮을 수 있다. 몰딩막(MOL)은 도전 기둥(CPIL)의 측벽을 덮을 수 있다. 몰딩막(MOL)의 측벽은 하부 재배선 층(RLL)의 측벽과 정렬될 수 있다. 몰딩막(MOL)은 도전 기둥(CPIL)의 상면(CPILa)을 노출할 수 있다. 예를 들어, 몰딩막(MOL)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
언더 패드층(NPL)이 몰딩막(MOL)의 상면 상에 제공될 수 있다. 언더 패드층(NPL)은 언더 패드(NPD) 및 제1 절연막(PID1)을 포함할 수 있다. 언더 패드(NPD)는 도전 기둥(CPIL) 상에 제공될 수 있다. 언더 패드(NPD)는 도전 기둥의 상면(CPLIa)과 전기적으로 연결될 수 있다. 언더 패드(NPD)는 씨드 패드(SDP) 및 그 위의 도전 패드(CD)를 포함할 수 있다. 씨드 패드는 도전 씨드 물질을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다. 제1 절연막(PID1)은 몰딩막(MOL)의 상면 상에 제공될 수 있다.
언더 패드층(NPL)은 언더 패드(NPD)의 상면을 노출할 수 있다. 언더 패드(NPD)는 언더 패드층(NPL) 위로 돌출되지 않을 수 있다. 다시 말해, 언더 패드(NPD)의 레벨은 제1 절연막(PID1)의 레벨과 동일할 수 있다.
상부 재배선 층(URL)이 언더 패드(NPD) 상에 제공될 수 있다. 상부 재배선 층(URL)은 제2 범프층(BPL2), 제1 상부 재배선 층(URL1), 제2 상부 재배선 층(URL2), 제3 상부 재배선 층(URL3), 및 상부 패드층(UPL)을 포함할 수 있다.
제2 범프층(BPL2)은 상부 범프 패턴들(UMP)을 포함할 수 있다. 제1 상부 재배선 층(URL1)은 제1 상부 재배선 패턴들(URP1)을 포함할 수 있다. 제2 상부 재배선 층(URL2)은 제2 상부 재배선 패턴들(URP2)을 포함할 수 있다. 제3 상부 재배선 층(URL3)은 상부 본딩 패드들(URP3) 및 제2 절연막(PL2)을 포함할 수 있다. 상부 본딩 패드들(URP3)은 도전 기둥(CPIL)의 상면(CPILa)과 연결될 수 있다 제2 절연막(PID2)은 제1 절연막(PID1) 상에 제공될 수 있다. 상부 본딩 패드들(URP3)은 제3 상부 재배선 층(URL3) 아래로 돌출되지 않을 수 있다.
제1 상부 재배선 패턴들(URP1), 제2 상부 재배선 패턴들(URP2) 및 상부 본딩 패드들(URP3) 각각은 제2 씨드 패턴(SP2) 및 그 아래의 도전 패턴(CP)을 포함할 수 있다.
상부 본딩 패드들(URP3)은 언더 패드(NPD)와 연결될 수 있다. 각각의 상부 본딩 패드의 도전 패턴(CP)은 언더 패드의 도전 패드(CD)와 직접 연결될 수 있다.
상부 범프 패턴들(UBP)은, 제1, 제2 상부 재배선 패턴들(URP1, URP2), 상부 본딩 패드들(URP3), 언더 패드들(NPD), 및 도전 기둥들(CPIL)을 통해 다이(DIE), 또는 외부 단자들(SB)과 전기적으로 연결될 수 있다. 제1 및 제2 상부 재배선 패턴들(URP1, URP2) 등이 제공되므로, 상부 범프 패턴들(UBP)은 도전 기둥(CPIL)으로부터 오프셋되어 배치될 수 있다.
상부 반도체 패키지(UPKG)가 하부 반도체 패키지(LPKG) 상에 제공될 수 있다. 예를 들어, 상부 반도체 패키지(UPKG)는 상부 재배선 층(URL) 상에 실장될 수 있다. 상부 반도체 패키지(UPKG)는 상부 기판(USUB), 제3 다이(DIE3), 및 상부 몰딩막(UMOL)을 포함할 수 있다. 예를 들어, 상부 기판(USUB)은 인쇄회로기판일 수 있다. 다른 예로, 상부 기판(USUB)은 하부 반도체 패키지(LPKG)의 하부 재배선 층(RLL)과 같은 재배선 기판일 수 있다.
제1 도전 패드(CPD1) 및 제2 도전 패드(CPD2)가 상부 기판(USUB)의 하면 및 상면 상에 각각 배치될 수 있다. 배선(INL)이 상부 기판(USUB) 내에 제공되어, 제1 도전 패드(CPD1) 및 제2 도전 패드(CPD2)와 접속할 수 있다. 배선(INL)의 도시는 모식적인 것으로, 배선(INL)의 형상 및 배치는 다양하게 변형될 수 있다. 제1 도전 패드(CPD1), 제2 도전 패드(CPD2), 및 배선(INL)은 금속과 같은 도전 물질을 포함할 수 있다.
제3 다이(DIE3)가 상부 기판(USUB) 상에 배치될 수 있다. 제3 다이(DIE3)는 집적 회로(미도시)를 포함할 수 있고, 상기 집적 회로는 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 제3 다이(DIE3)는, 제2 다이(DIE2) 및 제1 다이(DIE1)와 다른 종류의 반도체 칩일 수 있다. 예를 들어, 제3 다이(DIE3)는 메모리 칩일 수 있다. 연결 단자(IM)가 제2 도전 패드(CPD2) 및 제2 다이(DIE2) 사이에 개재되어, 상부 기판(USUB)과 제3 다이(DIE3)를 서로 연결할 수 있다. 제3 다이(DIE3)는 연결 단자(IM) 및 배선(INL)을 통해 제1 도전 패드(CPD1)와 전기적으로 연결될 수 있다.
상부 몰딩막(UMOL)이 상부 기판(USUB) 상에 제공되어, 제3 다이(DIE3)를 덮을 수 있다. 상부 몰딩막(UMOL)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
상부 반도체 패키지(UPKG)는 열 방출 구조체(HES)를 더 포함할 수 있다. 열 방출 구조체(HES)는 히트 싱크, 히트 슬러그, 또는 열 전달 물질층을 포함할 수 있다. 예를 들어, 열 방출 구조체(HES)는 금속을 포함할 수 있다. 열 방출 구조체(HES)는 상부 몰딩막(UMOL)의 상면 상에 배치될 수 있다. 열 방출 구조체(HES)는 상부 몰딩막(UMOL)의 측벽 상으로 더 연장될 수도 있다.
하부 반도체 패키지(LPKG)와 상부 반도체 패키지(UPKG) 사이에 상부 외부 단자들(BP)이 제공될 수 있다. 상부 외부 단자(BP)는 상부 본딩 패드(URP3) 및 제1 도전 패드(CPD1) 사이에 개재되어, 하부 반도체 패키지(LPKG)와 상부 반도체 패키지(UPKG)를 서로 연결할 수 있다. 예를 들어, 상부 반도체 패키지(UPKG)가 상부 외부 단자들(BP)을 통해 제3 다이(DIE3), 제1 다이(DIE1), 또는 제2 외부 단자들(SB)과 전기적으로 연결될 수 있다. 상부 반도체 패키지(UPKG)의 전기적 연결은 제2 다이(DIE2) 내의 집적 회로와 전기적 연결을 의미할 수 있다. 상부 외부 단자(BP)는 솔더, 범프, 또는 이들의 조합을 포함할 수 있다. 상부 외부 단자(BP)는 솔더 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
FSTL: 하부 구조체
URL: 상부 재배선 층
DIE: 다이
MOL: 몰딩막

Claims (10)

  1. 하부 구조체; 및 상기 하부 구조체 상에 제공되는 상부 재배선 층을 포함하되,
    상기 하부 구조체는:
    범프 패턴을 포함하는 제1 범프층;
    상기 제1 범프층 상에 적층된 복수개의 제1 재배선 층들을 포함하는 하부 재배선 층;
    상기 하부 재배선 층 상에 실장되는 반도체 칩;
    상기 하부 재배선 층 상에서 상기 반도체 칩을 덮는 몰딩막;
    상기 하부 재배선 층 상에 제공되며, 상기 몰딩막을 관통하는 도전 기둥; 및
    상기 몰딩막 상에 배치되고, 언더 패드를 포함하는 언더 패드층을 포함하고,
    상기 상부 재배선 층은:
    상부 범프 패턴을 포함하는 제2 범프층; 및
    상기 제2 범프층과 상기 언더 패드층 사이에 적층된 복수개의 제2 재배선 층들을 포함하며,
    상기 복수개의 제1 재배선 층들 각각은 하부 재배선 패턴을 포함하고,
    상기 하부 재배선 패턴은 제1 라인부 및 제1 비아부를 포함하며,
    상기 제1 비아부는 그의 바닥면에서 상기 제1 라인부를 향하는 수직 방향으로 갈수록 그의 폭이 증가하고,
    상기 복수개의 제2 재배선 층들 각각은 상부 재배선 패턴을 포함하고,
    상기 상부 재배선 패턴은 제2 라인부 및 제2 비아부를 포함하며,
    상기 제2 비아부는 상기 제2 라인부 상에 제공되고,
    상기 제2 비아부는 그의 상면에서 상기 제2 라인부를 향하는 수직 방향으로 갈수록 그의 폭이 증가하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 언더 패드층은 제1 절연막을 더 포함하고,
    상기 언더 패드의 상면의 레벨과 상기 제1 절연막의 상면의 레벨이 동일하여 상기 하부 구조체의 상면이 평평한 반도체 패키지.
  3. 제2 항에 있어서,
    상기 몰딩막 및 상기 제1 절연막 사이에는 비어있는 틈이 없는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 상부 재배선 층은 상부 본딩 패드들 및 제2 절연막을 더 포함하고,
    상기 제2 절연막은 상기 제2 재배선 층과 상기 언더 패드층 사이에 제공되며,
    상기 상부 본딩 패드들 및 상기 제2 절연막은 상기 언더 패드층 상면에 제공되는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 상부 본딩 패드들의 하면의 레벨과 상기 제2 절연막의 하면의 레벨이 동일하여 상기 상부 재배선 층의 하면이 평평한 반도체 패키지.
  6. 제1 캐리어 상에 하부 구조체를 형성하는 것, 상기 하부 구조체를 형성하는 것은:
    상기 제1 캐리어 상에 범프 패턴을 포함하는 제1 범프층을 형성하는 것;
    상기 제1 범프층 상에 하부 재배선 층을 형성하는 것;
    상기 하부 재배선 층 상에 수직하게 연장되는 도전 기둥을 형성하는 것;
    상기 하부 재배선 층 상에 반도체 칩을 실장하는 것;
    상기 하부 재배선 층 상에, 상기 반도체 칩 및 상기 도전 기둥을 덮는 몰딩막을 형성하는 것, 상기 몰딩막은 상기 도전 기둥의 상면을 노출하고; 및
    상기 몰딩막 상에, 상기 도전 기둥의 상기 상면과 접촉하는 언더 패드를 포함하는 언더 패드층을 형성하는 것을 포함하고,
    제2 캐리어 상에 상부 재배선 층을 형성하는 것, 상기 상부 재배선 층은 그의 최상부에 상부 본딩 패드를 포함하고;
    상기 언더 패드와 상기 상부 본딩 패드가 서로 연결되도록 상기 하부 구조체와 상기 상부 재배선 층을 서로 접합하는 것; 및
    상기 제1 캐리어 및 상기 제2 캐리어를 제거하는 것을 포함하는 반도체 패키지의 제조 방법.
  7. 제6 항에 있어서,
    상기 상부 재배선 층을 형성하는 것은 상기 제2 하부 재배선 층 상에 제2 절연막을 형성하는 것을 더 포함하는 반도체 패키지의 제조 방법.
  8. 제7 항에 있어서,
    상기 상부 제2 절연막을 형성하는 것은:
    상기 상부 본딩 패드를 덮도록 상기 제2 절연막을 형성하는 것; 및
    상기 상부 본딩 패드의 상면이 노출되도록 상기 제2 절연막을 연마하는 것을 포함하고,
    상기 연마에 의해 상기 제2 절연막 및 상기 상부 본딩 패드의 레벨이 동일하게 되어 상기 상부 재배선 층의 상면이 평평한 반도체 패키지의 제조 방법.
  9. 제6 항에 있어서,
    상기 하부 재배선 층은 하부 재배선 패턴을 포함하고,
    상기 하부 재배선 패턴은 제1 라인부 및 제1 비아부를 포함하며,
    상기 제1 비아부는 그의 바닥면에서 상기 제1 라인부를 향하는 수직 방향으로 갈수록 그의 폭이 증가하는 반도체 패키지의 제조 방법.
  10. 제6 항에 있어서,
    상기 상부 재배선 층은 상부 재배선 패턴을 포함하고,
    상기 상부 재배선 패턴은 제1 라인부 및 제1 비아부를 포함하며,
    상기 제1 비아부는 그의 바닥면에서 상기 제1 라인부를 향하는 수직 방향으로 갈수록 그의 폭이 증가하는 반도체 패키지의 제조 방법.
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