KR102497572B1 - 반도체 패키지 및 그의 제조 방법 - Google Patents

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Abstract

제 1 기판 상의 제 1 반도체 칩, 상기 제 1 기판 상에서 상기 제 1 반도체 칩의 측벽을 덮는 제 1 몰딩막, 상기 제 1 몰딩막은 그를 관통하고 상기 제 1 반도체 칩을 사이에 두고 배치되는 적어도 둘 이상의 가이드 홀들을 갖고, 상기 제 1 몰딩막 상에 배치되는 제 2 기판, 상기 제 1 기판과 상기 제 2 기판 사이에서 상기 제 1 기판과 상기 제 2 기판을 연결하는 연결 단자, 및 상기 제 2 기판의 하면으로부터 상기 제 1 몰딩막의 상기 가이드 홀들 내로 연장되는 정렬 구조체를 포함하는 반도체 패키지를 제공하되, 상기 정렬 구조체의 높이는 상기 제 1 몰딩막의 높이보다 클 수 있다.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 패키지에 관한 것으로, 상세하게는 적층된 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 이 경우, 패키지들 사이에 높은 접합 신뢰성이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 패키지 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판 상의 제 1 반도체 칩, 상기 제 1 기판 상에서 상기 제 1 반도체 칩의 측벽을 덮는 제 1 몰딩막, 상기 제 1 몰딩막은 그를 관통하고 상기 제 1 반도체 칩을 사이에 두고 배치되는 적어도 둘 이상의 가이드 홀들을 갖고, 상기 제 1 몰딩막 상에 배치되는 제 2 기판, 상기 제 1 기판과 상기 제 2 기판 사이에서 상기 제 1 기판과 상기 제 2 기판을 연결하는 연결 단자, 및 상기 제 2 기판의 하면으로부터 상기 제 1 몰딩막의 상기 가이드 홀들 내로 연장되는 정렬 구조체를 포함할 수 있다. 상기 정렬 구조체의 높이는 상기 제 1 몰딩막의 높이보다 클 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 기판 상의 제 1 반도체 칩, 및 상기 제 1 기판 상에서 상기 제 1 반도체 칩의 측벽을 덮는 제 1 몰딩막을 포함하는 제 1 패키지를 제공하는 것, 상기 제 1 몰딩막은 그 상면 상에 연결 홀 및 가이드 홀을 갖고, 상기 연결 홀 내에 하부 솔더부를 제공하는 것, 상기 하부 솔더부는 상기 제 1 몰딩막의 상면 상으로 돌출되고, 상기 제 1 패키지 상에 인터포저 기판을 제공하는 것, 상기 인터포저 기판은 그 하면 상에 상부 솔더부 및 정렬 구조체를 갖고, 상기 정렬 구조체를 상기 가이드 홀 내로 삽입시키는 것, 상기 하부 솔더부와 상기 상부 솔더부를 접촉시키는 것, 및 상기 하부 솔더부 및 상기 상부 솔더부를 결합하여 연결 단자를 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 정렬 구조체를 이용하여 제 1 기판 상에 제 2 기판을 제공할 때 발생할 수 있는 제 1 기판과 제 2 기판 간의 오정렬을 감소시킬 수 있다. 또한, 제 2 기판을 실장하는 리플로우 공정 중, 정렬 구조체는 제 2 기판이 제 1 기판과 시프트되는 것을 방지할 수 있다. 이에 따라, 제 1 기판과 제 2 기판이 양호하게 정렬될 수 있으며, 상부 솔더부들과 하부 솔더부들이 양호하게 연결될 수 있다. 즉, 반도체 패키지의 신뢰성이 향상될 수 있다.
더하여, 제 1 기판과 제 2 기판을 정렬하기 위한 정렬 구조체를 이용하여 제 2 기판을 제 1 기판의 접지 회로 또는 전기적 회로에 연결될 수 있다. 즉, 정렬 구조체가 제 1 기판과 제 2 기판을 전기적으로 연결할 수 있으며, 제 1 기판과 제 2 기판 사이의 회로들이 보다 자유롭게 디자인될 수 있다.
도 1은 본 발명의 실시예들에 따른 제 1 패키지를 설명하기 위한 평면도이다.
도 2a 내지 도 2h는 본 발명의 실시예들에 따른 제 1 패캐지의 제조 방법을 설명하기 위한 단면도들이다.
도 3 및 4는 도 1의 A 영역을 확대한 도면들이다.
도 5는 도 2d의 B 영역을 확대한 도면이다.
도 6은 본 발명의 실시예들에 따른 제 1 반도체 패키지의 제조 과정을 설명하기 위한 단면도이다.
도 7은 본 발명의 실시예들에 따른 적층 패키지를 설명하기 위한 단면도이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1은 본 발명의 실시예들에 따른 제 1 패키지를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 본 발명의 실시예들에 따른 제 1 패캐지의 제조 방법을 설명하기 위한 단면도들로, 도 1의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 도 3 및 4는 도 1의 A 영역을 확대한 도면들이다. 도 5는 도 2d의 B 영역을 확대한 도면이다.
도 1 및 도 2a를 참조하여, 제 1 기판(100)이 제공될 수 있다. 제 1 기판(100)은 회로 패턴을 갖는 인쇄 회로 기판(PCB)일 수 있다. 또는, 제 1 기판(100)은 재배선층을 포함할 수 있다.
제 1 기판(100)은 제 1 패드들(110), 제 2 패드들(120) 및 제 3 패드들(130)을 포함할 수 있다. 제 1 패드들(110) 및 제 2 패드들(120)은 제 1 기판(100)의 상면에 각각 배치되고, 제 3 패드들(130)은 제 1 기판(100)의 하면 상에 배치될 수 있다. 제 3 패드들(130)은 제 1 기판(100)의 내부 배선을 통해 제 1 패드들(110) 및 제 2 패드들(120) 중 어느 하나와 연결될 수 있다. 여기서, 제 1 기판(100) 내의 점선들은 제 1 기판(100)의 내부 배선을 모식적으로 도시한 것이다. 제 2 패드들(120)은 제 1 기판(100) 내의 접지 회로와 전기적으로 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
외부 단자들(140)이 제 1 기판(100)의 하면 상에 형성될 수 있다. 예를 들어, 외부 단자들(140)은 제 3 패드들(130) 상에 제공될 수 있다. 외부 단자들(140)은 솔더 볼일 수 있다. 외부 단자들(140)은 도전성 물질을 포함할 수 있다.
제 1 기판(100) 상에 제 1 반도체 칩(200)이 실장될 수 있다. 제 1 반도체 칩(200)은 연결부들(210)을 통해 제 1 기판(100)에 접속될 수 있다. 예를 들어, 연결부들(210)은 제 1 반도체 칩(200)과 제 1 기판(100) 사이에 제공될 수 있다. 연결부들(210)은 솔더 볼, 솔더 범프 또는 필라를 포함할 수 있다. 제 1 반도체 칩(200)은 직접 회로들을 포함할 수 있다. 제 1 반도체 칩(200)은 로직 칩일 수 있다. 예를 들어, 제 1 반도체 칩(200)은 어플리케이션 프로세서(application processor)와 같은 비메모리 칩으로 기능할 수 있다.
제 1 기판(100) 상에 제 1 몰딩막(300)이 형성될 수 있다. 제 1 몰딩막(300)은 제 1 반도체 칩(200)의 측면을 덮을 수 있다. 제 1 몰딩막(300)은 제 1 반도체 칩(200)의 상면(200a)을 노출시킬 수 있다. 제 1 몰딩막(300)은 제 1 기판(100) 및 제 1 반도체 칩(200) 사이를 채울 수 있다. 즉, 제 1 몰딩막(300)은 제 1 반도체 칩(200)의 하면 및 연결부들(210)을 밀봉할 수 있다. 제 1 몰딩막(300)은 에폭시 계열의 몰딩 컴파운드(EMC)를 포함할 수 있다.
제 1 몰딩막(300)은 연결 홀들(310) 및 가이드 홀들(320)을 형성될 수 있다. 일 예로, 제 1 몰딩막(300)의 일부가 제거되어, 연결 홀들(310) 및 가이드 홀들(320)이 형성될 수 있다. 제 1 몰딩막(300)의 제거는 레이저 드릴링 공정 또는 식각 공정을 통해 수행될 수 있다. 연결 홀들(310)은 제 1 기판(100)의 제 1 패드들(110)을 노출시키고, 가이드 홀들(320)은 제 1 기판(100)의 제 2 패드들(120)을 노출시킬 수 있다.
도 1에서 가이드 홀들(320) 각각은 원형으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 가이드 홀들(320)은, 도 3에 도시된 바와 같이, 십자의 형상을 갖거나, 이에 제한되지 않고 다양한 형상(예를 들어, 사각형 또는 육각형과 같은 다각형)으로 형성될 수 있다. 이와는 또 다르게, 도 4에 도시된 바와 같이, 가이드 홀들(320)은 제 1 기판(100)에서 멀어지는 일측이 오픈된 형상을 가질 수 있다.
연결 홀들(310) 및 가이드 홀들(320)은 평면적 관점에서 제 1 반도체 칩(200)과 이격될 수 있다. 연결 홀들(310)과 가이드 홀들(320)은 상호 이격될 수 있다. 가이드 홀들(320)은 평면적 관점에서 연결 홀들(310)보다 제 1 기판(100)의 외측에 형성될 수 있다. 일 예로, 제 1 반도체 칩(200)의 제 1 기판(100)의 중심부 상에 실장되고, 가이드 홀들(320)은 제 1 기판(100)의 외각부 상에 형성되고, 연결 홀들(310)은 제 1 반도체 칩(200)과 가이드 홀들(320) 사이에 형성될 수 있다. 가이드 홀들(320)은 제 1 반도체 칩(200)을 사이에 두고 배치될 수 있다. 가이드 홀들(320)은, 도 1에 도시된 바와 같이, 제 1 기판(100)의 코너 영역 상에 배치될 수 있다. 여기서, 코너 영역은 제 1 기판(100)의 측면들이 만나는 엣지와 인접한 상면의 일부 영역으로 정의될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 연결 홀들(310)은 후술되는 제 2 기판(도 2b 참조, 500)이 접속되기 위한 홀들일 수 있다. 여기서, 가이드 홀들(320)은 제 2 기판(500)을 제 1 기판(100) 상에 정렬 시키기 위한 홀들일 수 있다.
연결 홀들(310) 내에 하부 솔더부들(410)이 형성될 수 있다. 하부 솔더부들(410)은 제 1 패드들(110)에 접속될 수 있다. 하부 솔더부들(410)은 제 1 기판(100)의 상기 내부 회로를 통해 제 1 반도체 칩(200) 또는 외부 단자들(140)과 전기적으로 연결될 수 있다. 하부 솔더부들(410)의 최상단은 제 1 몰딩막(300)의 상면(300a)보다 높은 레벨에 위치할 수 있다. 즉, 하부 솔더부들(410)의 상부 측면은 제 1 몰딩막(300)에 의해 노출될 수 있다. 하부 솔더부들(410)은 주석(Sn), 납(Pb) 또는 은(Ag)과 같은 도전성 물질을 포함할 수 있다. 이와는 다르게 하부 솔더부들(410) 대신 솔더 페이스트들이 연결 홀들(310) 내에 제공될 수 있다.
도 1 및 도 2b를 참조하여, 제 1 기판(100) 상에 제 2 기판(500)이 제공될 수 있다. 제 2 기판(500)의 하면은 제 1 반도체 칩(200)을 향할 수 있다. 제 2 기판(500)은 인터포저(interposer) 기판일 수 있다. 인터포저 기판은 예를 들어, 절연 수지를 포함할 수 있다. 일 예로, 절연 수지는 감광성 폴리이미드와 같은 솔더 레지스트 물질을 포함할 수 있으나, 이에 제한되지 않는다.
제 2 기판(500)은 제 4 패드들(510), 제 5 패드들(520) 및 제 6 패드들(530)을 포함할 수 있다. 제 4 패드들(510) 및 제 5 패드들(520)은 제 2 기판(500)의 하면에 각각 배치되고, 제 6 패드들(530)은 제 2 기판(500)의 상면 상에 배치될 수 있다. 제 6 패드들(530)은 제 2 기판(500)의 내부 배선을 통해 제 4 패드들(510) 및 제 5 패드들(520) 중 어느 하나와 연결될 수 있다. 여기서, 제 2 기판(500) 내의 점선들은 제 2 기판(500)의 내부 배선을 모식적으로 도시한 것이다. 제 4 패드들(510)은 각각 제 1 패드들(110)과 대응되는 위치에 형성되고, 제 5 패드들(520)은 각각 제 2 패드들(120)과 대응되는 위치에 형성될 수 있다.
제 2 기판(500)의 하면 상에 상부 솔더부들(420)이 배치될 수 있다. 상부 솔더부들(420)은 제 4 패드들(510)에 접속될 수 있다. 상부 솔더부들(420)은 주석(Sn), 납(Pb) 또는 은(Ag)과 같은 도전성 물질을 포함할 수 있다. 이 때, 상부 솔더부들(420)의 개수 또는 배치는 제 6 패드들(530)의 개수 또는 배치와 다를 수 있다. 예를 들어, 상부 솔더부들(420)은 평면적 관점에서 제 6 패드들(530)과 중첩되지 않을 수 있다.
제 2 기판(500)은 정렬 구조체(540)를 포함할 수 있다. 정렬 구조체(540)는 적어도 둘 이상이 제공될 수 있다. 정렬 구조체들(540) 각각은 제 2 기판(500)의 제 5 패드들(520)에 결합될 수 있다. 예를 들어, 정렬 구조체들(540)은 솔더링 공정 또는 도금 공정을 이용하여 제 5 패드들(520)에 결합될 수 있다. 정렬 구조체들(540)은 금속 필러 또는 솔더 범프를 포함할 수 있다. 정렬 구조체들(540)은 상부 솔더부들(420)과 다른 물질로 구성될 수 있다. 예를 들어, 정렬 구조체들(540)을 이루는 물질의 녹는 점은 상부 솔더부들(420)을 이루는 물질의 녹는 점보다 높을 수 있다. 이하, 정렬 구조체들(540)이 금속 필러를 포함하는 것을 기준으로 계속 설명한다.
정렬 구조체들(540)은 제 2 기판(500)의 코너 영역 상에 형성될 수 있다. 정렬 구조체들(540)은 상부 솔더부들(420)과 이격될 수 있다. 정렬 구조체들(540)은 평면적 관점에서 상부 솔더부들(420)보다 제 2 기판(500)의 외측에 형성될 수 있다. 정렬 구조체들(540)은, 도 1에 도시된 바와 같이, 제 2 기판(500)의 코너 영역 상에 배치될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
정렬 구조체들(540)은 가이드 홀들(320)과 동일/유사한 평면 형상을 가질 수 있다. 이때, 정렬 구조체들(540)의 평면 형상은 가이드 홀들(320)의 평면 형상과 같거나 같거나 작을 수 있다. 도 1에서 정렬 구조체들(540)은 원형으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 정렬 구조체들(540)은, 도 3에 도시된 바와 같이, 십자의 형상을 갖거나, 이에 제한되지 않고 다양한 형상(예를 들어, 사각형 또는 육각형과 같은 다각형)으로 형성될 수 있다.
정렬 구조체들(540)의 최하단은 상부 솔더부들(420)의 최하단보다 낮은 레벨에 위치할 수 있다. 정렬 구조체들(540)의 높이(h1)는 상부 솔더부들(420)의 높이(h2)보다 크고, 상부 솔더부들(420)의 높이(h2)와 하부 솔더부들(410)의 높이(h3)의 합보다 작을 수 있다. 정렬 구조체들(540)의 높이(h1)는 제 1 몰딩막(300)의 높이(h4) 또는 제 1 반도체 칩(200)의 높이보다 높을 수 있다. 정렬 구조체들(540)의 높이는 제 1 몰딩막(300)의 높이보다 클 수 있다. 정렬 구조체들(540)이 제 2 기판(500)의 하면 및 제 1 기판(100)의 상면과 접함에 따라, 정렬 구조체들(540)의 높이는 제 1 기판(100)과 제 2 기판(500) 사이의 거리와 동일할 수 있다. 즉, 제 1 몰딩막(300)의 상면(200a)은 제 2 기판(500)으로부터 이격될 수 있다.
정렬 구조체들(540)의 하단은 라운드진 형상을 가질 수 있다. 예를 들어, 정렬 구조체들(540)은 측면(541), 하면(542) 및 모서리면(543)을 가질 수 있다. 정렬 구조체들(540)의 하면(542)은 제 1 기판(100)의 상면과 평행할 수 있다. 정렬 구조체들(540)의 측면(541)은 하면(542)과 구직할 수 있다. 정렬 구조체들(540)의 모서리면(543)은 측면(541)과 하면(542)이 만나는 모서리 영역일 수 있다. 즉, 정렬 구조체들(540)의 모서리면(543)은 측면(541) 및 하면(542)을 연결할 수 있다. 정렬 구조체들(540)의 모서리면(543)은 소정의 곡률 반경을 갖도록 라운드진 곡면일 수 있다. 또는, 정렬 구조체들(540)의 모서리면(543)은 플랫한 면일 수 있다. 즉, 모서리면(543)은 하면(542)에 대해 비탈진 면일 수 있다.
다른 실시예들에 따르면, 도 2c에 도시된 바와 같이, 정렬 구조체들(540) 각각의 하면 상에 정렬 솔더부(545)를 제공할 수 있다. 일 예로, 정렬 구조체(540)의 하면 상에 솔더 물질을 도포하여 정렬 솔더부(545)가 형성될 수 있다. 정렬 솔더부(545)는 하부 솔더부들(410) 및 상부 솔더부들(420)과 다른 물질로 구성될 수 있다. 이하, 도 2b를 기준으로 계속 설명한다.
도 1 및 도 2d를 참조하여, 상부 솔더부들(420)이 하부 솔더부들(410)과 각각 대응되도록, 제 2 기판(500)이 제 1 기판(100) 상에 정렬될 수 있다. 상세하게는, 휨 방지 부재(600)가 제 2 기판(500) 상에 배치될 수 있다. 예를 들어, 덤벨(dumbell)이 휨 방지 부재(600)로 사용될 수 있으나, 이에 제한되지 않는다. 이후, 제 2 기판(500)을 제 1 기판(100) 내로 하강시켜, 정렬 구조체들(540)을 가이드 홀들(320) 내에 삽입시킬 수 있다. 정렬 구조체들(540)은 가이드 홀들(320)에 대응되는 위치에 제공되기 때문에, 정렬 구조체들(540)이 가이드 홀들(320) 내에 삽입됨으로 인해 제 2 기판(500)과 제 1 기판(100)이 정렬될 수 있다. 제 2 기판(500)의 하강은 휨 방지 부재(600) 상에 물리적 힘을 가하여 수행될 수 있다.
이때, 정렬 구조체들(540)은 가이드 홀들(320)과 경우에 따라 오정렬(misalign)될 수 있으며, 상부 솔더부들(420)은 하부 솔더부들(410)과 오정렬될 수 있다. 이는 공정 장비에 의한 기계적 오차 등으로부터 기인할 수 있다. 도 5는 오정렬이 발생된 예를 나타내며, 도시된 바와 같이 제 1 기판(100)과 제 2 기판(500)은 오정렬로 인한 편차(D)를 가질 수 있다. 오정렬이 발생하는 경우, 제 1 기판(100)과 제 2 기판(500)은 자기정렬(self-alignment)될 수 있다. 상세하게는, 제 2 기판(500)의 하강에 의하여 정렬 구조체들(540)은 가이드 홀(320)과 인접한 제 1 몰딩막(300)의 일부(다른 관점에서, 가이드 홀(320)의 측벽 상의 모서리)와 접할 수 있다. 이때, 정렬 구조체들(540)이 라운드진 형상의 모서리면(543)을 갖기 때문에, 정렬 구조체들(540)은 도 5에 화살표로 도시된 방향으로 이동할 수 있다. 즉, 정렬 구조체들(540)이 가이드 홀들(320) 내로 삽입되도록 제 2 기판(500)이 이동될 수 있으며, 이에 따라 제 1 기판(100)과 제 2 기판(500)이 정렬될 수 있다. 가이드 홀들(320)의 평면 형상이 정렬 구조체들(540)보다 같거나 크게 형성됨에 따라, 정렬 구조체들(540)이 용이하게 가이드 홀들(320) 내로 삽입될 수 있다. 정렬 구조체들(540)이 가이드 홀들(320) 내에 삽입된 후, 정렬 구조체들(540)은 가이드 홀들(320)과 제 1 거리(L1, 도 1 참조)만큼 이격될 수 있다.
도 1 및 도 2d를 계속 참조하여, 제 2 기판(500)이 계속 하강하여 상부 솔더부들(420)의 하단이 하부 솔더부들(410)의 상단과 접할 수 있다. 정렬 구조체들(540)의 최하단은 제 1 기판(100)의 상면과 이격될 수 있다. 상부 솔더부들(420) 및 하부 솔더부들(410)은 둥근 형상을 가질 수 있으며, 제 2 기판(500)이 고정되지 않는 경우, 상부 솔더부들(420)이 하부 솔더부들(410) 상에서 미끄러질 수 있다. 즉, 제 2 기판(500)이 수평으로 이동하여 제 1 기판(100)과 제 2 기판(500) 사이의 오정렬이 발생할 수 있다. 본 발명은 정렬 구조체들(540)이 가이드 홀들(320) 내에 삽입되어 제 2 기판(500)의 수평 위치를 고정하고 있기 때문에, 상부 솔더부들(420)이 하부 솔더부들(410) 상에서 미끄러지지 않을 수 있다. 이에 따라, 후술되는 공정에서 연결 단자들(430, 도 2e 참조)이 양호하게 형성되고, 적층 패키지의 신뢰성이 향상될 수 있다.
도 1 및 도 2e를 참조하여, 제 1 기판(100) 및 제 2 기판(500)에 리플로우(reflow) 공정이 수행되어 연결 단자들(430)이 형성될 수 있다. 상기 리플로우 공정은 하부 솔더부들(410)의 녹는점 및 상부 솔더부들(420)의 녹는점보다 높은 온도에서 수행될 수 있다. 예를 들어, 상기 리플로우 공정은 약 200℃ 내지 250℃에서 수행될 수 있다. 상기 리플로우 공정은 제 1 몰딩막(300)의 녹는점 및 정렬 구조체들(540)의 녹는점보다 낮은 온도 조건에서 수행될 수 있다. 하부 솔더부들(410) 및 상부 솔더부들(420)이 리플로우되어, 연결 단자들(430)이 형성될 수 있다. 연결 단자들(430)은 제 1 패드들(110) 및 제 4 패드들(510)과 접속될 수 있다.
상기 리플로우 공정 중, 휨 방지 부재(600) 상에 물리적 힘이 계속 가해질 수 있다. 상부 솔더부들(420)과 하부 솔더부들(410)이 용융됨에 따라 제 2 기판(500)이 계속 하강할 수 있다. 제 2 기판(500)은 정렬 구조체들(540)이 제 1 기판(100)의 상면에 접할 때까지 계속될 수 있다. 정렬 구조체들(540)은 제 1 기판(100)의 제 2 패드들(120)과 접하여, 전기적으로 연결될 수 있다. 정렬 구조체들(540)은 제 2 패드들(120)을 통하여 제 1 기판(100) 내의 접지 회로와 전기적으로 연결될 수 있다. 또는, 정렬 구조체들(540)은 제 1 기판(100) 의 전기적 회로에 연결될 수 있다. 제 1 기판(100)과 제 2 기판(500)을 정렬하기 위한 정렬 구조체들(540)이 제 1 기판(100)과 제 2 기판(500)을 전기적으로 연결할 수 있으며, 제 1 기판(100)과 제 2 기판(500) 사이의 회로들이 보다 자유롭게 디자인될 수 있다.
상기 리플로우 공정 후, 연결 단자들(430)이 상온(대략 25℃)으로 냉각되면, 휨 방지 부재(600)가 제거될 수 있다. 지금까지 설명한 제조 예에 의해, 제 1 반도체 패키지(P100)의 제조가 완성될 수 있다.
다른 실시예들에 따르면, 정렬 구조체들(540)이 솔더 범프를 포함하는 경우, 정렬 구조체들(540)을 제 1 기판(100)에 접속시키는 공정이 더 수행될 수 있다. 도 2f 에 도시된 바와 같이, 정렬 구조체들(540)이 가이드 홀들(320) 내에 삽입된 후, 연결 단자들(430)이 형성될 수 있다. 이후, 정렬 구조체들(540)에 레이저 솔더링 공정이 수행될 수 있다. 이때, 제 1 몰딩막(300)은, 도 4에 도시된 바와 같이, 제 1 기판(100)의 외측을 향하여 오픈된 형상을 가질 수 있다. 예를 들어, 정렬 구조체들(540)은 제 1 반도체 칩(200)을 향하는 제 1 측면(541a) 및 제 1 측면(541a)과 대향하는 제 2 측면(541b)을 가질 수 있다. 제 1 기판(100)의 외부로부터 제 1 몰딩막(300)에 의해 노출되는 정렬 구조체들(540)의 제 2 측면(541b)에 레이저 솔더링 공정이 수행될 수 있다.
도 2c에서와 같이 정렬 구조체들(540)이 그의 하단에 배치되는 정렬 솔더부(545)를 포함하는 경우, 정렬 구조체들(540)을 제 1 기판(100)에 접속시키는 공정이 더 수행될 수 있다. 도 2g에 도시된 바와 같이, 정렬 구조체들(540)이 가이드 홀들(320) 내에 삽입된 후, 연결 단자들(430)이 형성되는 솔더링 공정 시 정렬 솔더부(545)가 함께 용융될 수 있다. 리플로우 공정 후, 정렬 솔더부(545)가 상온(대략 25℃)으로 냉각되면, 정렬 솔더부(545)에 의해 정렬 구조체들(540)과 제 2 패드들(120)이 연결될 수 있다.
도 1 및 도 2h를 참조하여, 제 1 반도체 패키지(P100) 상에 제 2 반도체 패키지(P200)가 실장되어 적층 패키지가 제조될 수 있다. 제 1 반도체 패키지(P100)는 앞서 도 2e와 같이 제조된 패키지이거나, 도 2f 또는 도 2g와 같이 제조된 패키지일 수 있다. 제 2 반도체 패키지(P200)는 제 3 기판(700), 제 2 반도체 칩(730) 및 제 2 몰딩막(750)을 포함할 수 있다. 제 3 기판(700)은 그의 하면 상의 제 1 하부 기판 패드들(710)을 포함할 수 있다. 제 2 반도체 칩(730)은 본딩 와이어(740)에 의해 제 3 기판(700)과 전기적으로 연결될 수 있다. 또는, 제 2 반도체 칩(730)은 제 3 기판(700)에 플립칩 본딩될 수 있다. 제 2 반도체 칩(730)은 제 1 반도체 칩(200)과 다른 칩일 수 있다. 제 2 반도체 칩(730)은 단수 혹은 복수 개로 제공될 수 있다. 제 2 반도체 칩(730)의 실장 방법, 종류, 크기, 및/또는 개수 등에 따라, 제 3 기판(700) 내의 회로가 구성될 수 있다. 제 2 몰딩막(750)은 제 3 기판(700) 상에 형성되어, 제 2 반도체 칩(730)을 밀봉할 수 있다.
접속 단자들(720)이 제 2 기판(500) 및 제 3 기판(700) 사이에 제공되어, 제 6 패드들(530) 및 제 1 하부 기판 패드들(710)과 각각 접속할 수 있다. 제 2 기판(500)에 의해 접속 단자들(720)의 배치 및 개수는 연결 단자들(430)의 배치 및 개수와 다를 수 있다. 이에 따라, 제 1 반도체 칩(200) 및 제 2 반도체 칩(730)의 개수, 크기, 실장 방법 및 배치가 다양해질 수 있다. 이에 더해, 제 2 기판(500) 내의 회로들이 보다 자유롭게 디자인될 수 있다.
도 6은 본 발명의 실시예들에 따른 제 1 반도체 패키지의 제조 과정을 설명하기 위한 단면도이다. 설명의 편의를 위하여, 도 1, 도 2a 내지 도 2h를 참조하여 설명한 것과의 차이점을 중심으로 설명한다.
도 6을 참조하여, 제 1 반도체 칩(200)이 복수로 준비될 수 있다. 제 1 반도체 칩들(200)이 제 1 기판(100) 상에 제공될 수 있다. 제 1 기판(100)은 스트립 인쇄 회로 기판일 수 있다. 제 1 몰딩막(300)이 제 1 기판(100) 상에 형성되어, 제 1 반도체 칩들(200)을 덮을 수 있다. 제 1 몰딩막(300)은 도 2a에서 설명한 제 1 몰딩막(300)과 실질적으로 동일할 수 있다. 예를 들어, 제 1 몰딩막(300)은 연결 홀들(310) 및 가이드 홀들(320)을 가질 수 있다.
제 2 기판(500)이 복수로 준비될 수 있다. 제 2 기판들(500) 각각은 도 2b의 제 2 기판(500)과 실질적으로 동일할 수 있다. 예를 들어, 제 2 기판들(500) 각각은 그 하면들 상에 정렬 구조체들(540)을 가질 수 있다. 제 2 기판들(500)은 제 1 반도체 칩들(200) 상에 각각 제공될 수 있다. 이때, 제 2 기판들(500)의 정렬 구조체들(540)은 제 1 몰딩막(300)의 가이드 홀들(320)과 각각 정렬될 수 있다. 연결 단자들(430)이 리플로우 공정에 의해 제 1 기판(100)과 제 2 기판들(500) 사이에 형성될 수 있다. 이후, 필요에 따라 제 1 몰딩막(300)과 제 2 기판(500) 사이 및 제 1 반도체 칩들(200)과 제 2 기판(500) 사이에 언더필막이 형성될 수 있다.
점선으로 도시한 바와 같이 제 1 기판(100), 제 1 몰딩막(300) 및 상기 언더필막이 쏘잉(sawing)되어, 복수의 제 1 반도체 패키지들(P100')이 서로 분리될 수 있다. 제 1 반도체 패키지들(P100') 각각은 도 2e의 제 1 반도체 패키지(P100)와 실질적으로 동일할 수 있다.
도 7은 본 발명의 실시예들에 따른 적층 패키지를 설명하기 위한 단면도이다.
도 7을 참조하여, 적층 패키지는 제 1 반도체 패키지(P100) 및 제 3 반도체 패키지(P300)를 포함할 수 있다. 제 3 반도체 패키지(P300)는 제 1 반도체 패키지(P100) 상에 실장될 수 있다.
제 1 반도체 패키지(P100)는 제 1 기판(100), 제 1 반도체 칩(200) 및 제 1 몰딩막(300)을 포함할 수 있다. 제 3 반도체 패키지(P300)는 제 4 기판(800), 제 3 반도체 칩(820) 및 제 3 몰딩막(830)을 포함할 수 있다. 제 1 기판(100), 제 1 반도체 칩(200) 및 제 1 몰딩막(300)은 도 2e를 참조하여 설명한 것과 실질적으로 동일할 수 있다. 다만, 제 2 기판(500)은 생략되고, 제 4 기판(800)은 그의 하면 상에 제공된 정렬 구조체들(540)을 포함할 수 있다. 정렬 구조체들(540)은 평면적 관점에서 제 1 몰딩막(300)의 가이드 홀들(320)과 중첩될 수 있다. 정렬 구조체들(540)은 제 4 기판(800)의 하면으로부터 가이드 홀들(320) 내로 연장되어 제 1 기판(100)의 제 2 패드들(120)과 접할 수 있다.
연결 단자들(430)은 제 1 기판(100) 상에 배치되며, 제 1 몰딩막(300)의 연결 홀들(310) 내에 제공될 수 있다. 연결 단자들(430)은 제 1 패드들(110) 및 제 4 기판(800)의 제 2 하부 기판 패드들(810)과 접속할 수 있다. 정렬 구조체들(540)는 연결 단자들(430)을 형성하는 리플로우 공정에서, 제 3 반도체 패키지(P300)가 시프트되는 것을 방지할 수 있다. 이에 따라, 연결 단자들(430)이 양호하게 형성되고, 적층 패키지의 신뢰성이 향상될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 200: 반도체 칩
300: 제 1 몰딩막 410: 하부 솔더부
420: 상부 솔더부 430: 연결 단자
500: 제 2 기판 540: 정렬 구조체
700: 제 3 기판 730: 제 2 반도체 칩
750: 제 2 몰딩막 800: 제 4 기판
820: 제 3 반도체 칩 830: 제 3 몰딩막

Claims (10)

  1. 제 1 기판 상의 제 1 반도체 칩;
    상기 제 1 기판 상에서 상기 제 1 반도체 칩의 측벽을 덮는 제 1 몰딩막, 상기 제 1 몰딩막은 그를 관통하고 상기 제 1 반도체 칩을 사이에 두고 배치되는 적어도 둘 이상의 가이드 홀들을 갖고;
    상기 제 1 몰딩막 상에 배치되는 제 2 기판;
    상기 제 1 기판과 상기 제 2 기판 사이에서 상기 제 1 기판과 상기 제 2 기판을 연결하는 연결 단자; 및
    상기 제 2 기판의 하면으로부터 상기 제 1 몰딩막의 상기 가이드 홀들 내로 연장되는 정렬 구조체를 포함하고,
    상기 정렬 구조체의 높이는 상기 제 1 몰딩막의 높이보다 큰 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 정렬 구조체는 상기 제 1 기판의 코너 영역 상에 배치되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 정렬 구조체는 상기 제 2 기판의 상기 하면으로부터 상기 가이드 홀로 연장되어 상기 제 1 기판과 접하고,
    상기 정렬 구조체는 상기 제 1 기판에 접속되어 상기 제 1 기판의 접지 회로에 연결되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 정렬 구조체는 그의 측면과 하면 사이에서 상기 측면 및 상기 하면을 연결하는 모서리면을 갖되,
    상기 모서리면은 소정의 곡률 반경을 갖도록 라운드진 곡면인 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 정렬 구조체의 평면 형상은 원형, 다각형 또는 십자 형상을 갖는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 정렬 구조체는 상기 제 1 반도체 칩을 향하는 제 1 측면 및 상기 제 1 측면과 대향하는 제 2 측면을 갖고,
    상기 제 1 몰딩막은 상기 정렬 구조체의 상기 제 2 측면을 노출하는 반도체 패키지.
  7. 제 1 기판 상의 제 1 반도체 칩, 및 상기 제 1 기판 상에서 상기 제 1 반도체 칩의 측벽을 덮는 제 1 몰딩막을 포함하는 제 1 패키지를 제공하는 것, 상기 제 1 몰딩막은 그 상면 상에 연결 홀 및 가이드 홀을 갖고;
    상기 연결 홀 내에 하부 솔더부를 제공하는 것, 상기 하부 솔더부는 상기 제 1 몰딩막의 상면 상으로 돌출되고;
    상기 제 1 패키지 상에 인터포저 기판을 제공하는 것, 상기 인터포저 기판은 그 하면 상에 상부 솔더부 및 정렬 구조체를 갖고;
    상기 정렬 구조체를 상기 가이드 홀 내로 삽입시키는 것;
    상기 하부 솔더부와 상기 상부 솔더부를 접촉시키는 것; 및
    상기 하부 솔더부 및 상기 상부 솔더부를 결합하여 연결 단자를 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
  8. 제 7 항에 있어서,
    상기 정렬 구조체의 최하단은 상기 상부 솔더부의 최하단보다 낮은 레벨에 위치하는 반도체 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 정렬 구조체의 높이는 상기 상부 솔더부의 높이보다 크고, 상기 상부 솔더부의 상기 높이와 상기 하부 솔더부의 높이의 합보다 작고, 상기 제 1 반도체 칩의 높이보다 큰 반도체 패키지의 제조 방법.
  10. 제 7 항에 있어서,
    상기 하부 솔더부의 상부 측면들은 상기 제 1 몰딩막에 의해 노출되는 반도체 패키지의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6732118B2 (ja) * 2017-09-14 2020-07-29 新電元工業株式会社 電子モジュール及び電子モジュールの製造方法
US11302662B2 (en) * 2020-05-01 2022-04-12 Nanya Technology Corporation Semiconductor package with air gap and manufacturing method thereof
US11309249B2 (en) * 2020-05-04 2022-04-19 Nanya Technology Corporation Semiconductor package with air gap and manufacturing method thereof
CN112420531B (zh) * 2020-11-27 2021-11-30 上海易卜半导体有限公司 半导体封装方法、半导体组件以及包含其的电子设备
CN117246976B (zh) * 2023-11-17 2024-03-22 之江实验室 晶上集成结构及其形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2290682A3 (en) 2005-12-14 2011-10-05 Shinko Electric Industries Co., Ltd. Package with a chip embedded between two substrates and method of manufacturing the same
US7608921B2 (en) 2006-12-07 2009-10-27 Stats Chippac, Inc. Multi-layer semiconductor package
KR101624973B1 (ko) * 2009-09-23 2016-05-30 삼성전자주식회사 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법
KR101236483B1 (ko) 2011-09-23 2013-02-22 전자부품연구원 적층형 반도체 패키지 및 이의 제조 방법
US8823180B2 (en) 2011-12-28 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US8810024B2 (en) 2012-03-23 2014-08-19 Stats Chippac Ltd. Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units
US8546932B1 (en) 2012-08-15 2013-10-01 Apple Inc. Thin substrate PoP structure
KR102186203B1 (ko) * 2014-01-23 2020-12-04 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
TWI541966B (zh) 2014-03-05 2016-07-11 矽品精密工業股份有限公司 封裝堆疊結構及其製法
US9859200B2 (en) 2014-12-29 2018-01-02 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with interposer support structure mechanism and method of manufacture thereof
US10231338B2 (en) 2015-06-24 2019-03-12 Intel Corporation Methods of forming trenches in packages structures and structures formed thereby
KR102522322B1 (ko) 2016-03-24 2023-04-19 삼성전자주식회사 반도체 패키지
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