KR102457119B1 - 반도체 패키지의 제조 방법 - Google Patents

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Abstract

제 1 반도체 패키지를 제공하는 것, 제 2 반도체 패키지를 제공하는 것, 리세스 공정을 수행하여 상기 제 1 솔더볼 내에 함몰부를 형성하는 것, 상기 제 1 솔더볼 상에 상기 함몰부를 채우도록 플럭스를 도포하는 것, 상기 함몰부들 내에 상기 제 2 솔더볼이 삽입되도록 상기 제 1 반도체 패키지 및 상기 제 2 반도체 패키지를 정렬시키는 것, 및 리플로우(reflow) 공정을 수행하여 상기 제 1 솔더볼 및 상기 제 2 솔더볼을 결합시키는 것을 포함하는 반도체 패키지의 제조 방법을 제공한다.

Description

반도체 패키지의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지의 제조 방법에 관한 것으로, 구체적으로 접합 신뢰성이 우수한 반도체 패키지를 제조하는 방법에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다.
그 중 하나로 복수 개의 반도체 칩을 수직으로 적층하며 고밀도 칩 적층을 구현할 수 있는 것으로서 패키지 위에 패키지를 적층시키는 이른바 패키지 온 패키지(Package On Package; POP) 기술이 제안되었다. 패키지 온 패키지 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
이러한 패키지 온 패키지 제품은 상부 패키지와 하부 패키지가 솔더볼들을 통해 전기적으로 연결되어 있는 것이 일반적이다. 그러므로, 상부 패키지와 하부 패키지 간의 양호한 전기적 연결을 위해 솔더볼들의 높은 접합 신뢰성이 요구되고 있다. 이러한 솔더볼들의 높은 접합 신뢰성은 패키지 온 패키지 제품을 비롯한 다양한 반도체 장치에서 요구되고 있다.
본 발명이 해결하고자 하는 과제는 상부 패키지와 하부 패키지 사이에 젖음성 불량(wet failure)이 없이 결합되는 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 반도체 패키지를 제공하는 것, 제 2 반도체 패키지를 제공하는 것, 리세스 공정을 수행하여 상기 제 1 솔더볼 내에 함몰부를 형성하는 것, 상기 제 1 솔더볼 상에 상기 함몰부를 채우도록 플럭스를 도포하는 것, 상기 함몰부 내에 상기 제 2 솔더볼이 삽입되도록 상기 제 1 반도체 패키지 및 상기 제 2 반도체 패키지를 정렬시키는 것, 및 리플로우(reflow) 공정을 수행하여 상기 제 1 솔더볼 및 상기 제 2 솔더볼을 결합시키는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 반도체 패키지는 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 패키지 기판, 및 상기 제 1면 상의 제 1 솔더볼을 포함할 수 있다.
일 실시예에 따르면, 상기 제 2 반도체 패키지는 서로 대향하는 제 3 면 및 제 4 면을 갖는 제 2 패키지 기판, 및 상기 제 3 면 상의 제 2 솔더볼을 포함할 수 있다.
일 실시예에 따르면, 상기 함몰부를 형성하기 전에, 상기 제 1 솔더볼에 평탄면을 형성하는 평탄화 공정을 수행하는 것을 더 포함하고, 상기 평탄면은 상기 제 1 면으로부터 이격되고, 상기 제 1 면에 실질적으로 평행할 수 있다.
일 실시예에 따르면, 상기 평탄화 공정을 수행하는 것은 솔더 레지스트(solder resist) 기판 상에 상기 제 1 솔더볼이 접하도록 상기 제 1 반도체 패키지를 배치하는 것, 상기 제 1 솔더볼을 리플로우(reflow) 시키는 것, 및 상기 제 1 솔더볼을 가압하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 반도체 패키지는, 상기 제 2 면 상에 실장되고 상기 제 1 솔더볼과 전기적으로 연결되는 제 1 반도체 칩을 더 포함하고, 상기 제 2 반도체 패키지는, 상기 제 3 면 상에 실장되고 상기 제 2 솔더볼과 전기적으로 연결되는 제 2 반도체 칩을 더 포함하되, 상기 제 1 반도체 패키지는 상기 제 2 반도체 패키지 상에 배치될 수 있다.
일 실시예에 따르면, 상기 제 1 반도체 패키지는, 상기 제 1 면 상에 실장되고 상기 제 1 솔더볼과 전기적으로 연결되는 제 1 반도체 칩을 더 포함하고, 상기 제 2 반도체 패키지는, 상기 제 4 면 상에 실장되고, 상기 제 2 솔더볼과 전기적으로 연결되는 제 2 반도체 칩을 더 포함하되, 상기 제 2 반도체 패키지는 상기 제 1 반도체 패키지 상에 배치될 수 있다.
일 실시예에 따르면, 상기 제 1 솔더볼 내에 함몰부를 형성하는 것은 레이저 드릴링 공정, 프레스 성형 공정, 아크 이온빔 식각 공정 및 리플로우 공정 중 어느 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 솔더볼은 복수 개로 제공되고, 상기 함몰부는 상기 복수 개의 제 1 솔더볼들에 각각 형성되되, 상기 복수개의 제 1 솔더볼들 중 일부에 형성된 상기 함몰부는 다른 일부에 형성된 상기 함몰부와 서로 다른 폭 또는 서로 다른 깊이를 가질 수 있다.
일 실시예에 따르면, 상기 제 1 패키지 기판의 중심부에 인접한 상기 제 1 솔더볼들의 함몰부는 상기 제 1 패키지 기판의 외곽부에 인접한 상기 제 1 솔더볼들의 함몰부보다 작은 폭 또는 작은 깊이를 가질 수 있다.
일 실시예에 따르면, 상기 제 1 솔더볼은 복수 개로 제공되고, 상기 함몰부는 상기 복수개의 제 1 솔더볼들 중 일부에만 형성될 수 있다.
일 실시예에 따르면, 상기 제 1 반도체 패키지 및 상기 제 2 반도체 패키지를 정렬시키는 것은 상기 제 1 반도체 패키지를 상기 제 2 반도체 패키지 상에 접근시키는 것, 및 상기 제 1 반도체 패키지 및 상기 제 2 반도체 패키지를 진동시키는 것을 포함하고, 상기 제 1 반도체 패키지 및 상기 제 2 반도체 패키지를 진동시키는 것을 통하여, 상기 제 2 솔더볼이 상기 제 1 솔더볼의 상기 함몰부 내로 삽입될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 반도체 패키지를 제공하는 것, 제 2 반도체 패키지를 제공하는 것, 상기 제 1 솔더볼 내에 적어도 둘 이상의 홀들을 형성하는 것, 상기 제 1 솔더볼 상에 상기 홀들을 채우도록 플럭스를 도포하는 것, 상기 제1 솔더불과 상기 제 2 솔더볼이 접하도록 상기 제 1 반도체 패키지 및 상기 제 2 반도체 패키지를 정렬시키는 것, 및 리플로우(reflow) 공정을 수행하여 상기 제 1 솔더볼 및 상기 제 2 솔더볼을 결합시키는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 반도체 패키지는 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 패키지 기판, 및 상기 제 1면 상의 제 1 솔더볼을 포함할 수 있다.
일 실시예에 따르면, 상기 제 2 반도체 패키지는 서로 대향하는 제 3 면 및 제 4 면을 갖는 제 2 패키지 기판, 및 상기 제 3 면 상의 제 2 솔더볼을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 솔더볼은 복수 개로 제공되고, 상기 홀들은 상기 복수 개의 제 1 솔더볼들 모두에 형성되되, 상기 복수개의 제 1 솔더볼들 중 어느 일부에 형성되는 홀들의 수는 상기 복수개의 제 1 솔더볼들 중 다른 일부에 형성되는 홀들의 수와는 다를 수 있다.
일 실시예에 따르면, 상기 제 1 패키지 기판의 중심부에 인접한 상기 제 1 솔더볼들의 홀들의 수는 상기 제 1 패키지 기판의 외곽부에 인접한 상기 제 1 솔더볼들의 홀들의 수보다 많을 수 있다.
일 실시예에 따르면, 상기 제 1 패키지 기판의 중심부에 인접한 상기 제 1 솔더볼들의 홀들의 수는 상기 제 1 패키지 기판의 외곽부에 인접한 상기 제 1 솔더볼들의 홀들의 수보다 적을 수 있다.
일 실시예에 따르면, 상기 제 1 솔더볼은 복수 개로 제공되고, 상기 홀들은 상기 복수 개의 제 1 솔더볼들 중 일부에만 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 상부 반도체 패키지의 상부 솔더볼들 및 하부 반도체 패키지의 하부 솔더볼들 중 어느 한쪽에 함몰부 또는 홀들을 형성하여 솔더볼들에 도포되는 플럭스의 양을 증가시킬 수 있다. 이를 통해, 공정 중 기판의 휘어짐으로 인한 솔더볼들 간의 브릿지 또는 젖음성 불량(non-wet)의 발생을 억제할 수 있다.
또한, 상부 반도체 패키지의 상부 솔더볼들 및 하부 반도체 패키지의 하부 솔더볼들 중 어느 한쪽에 형성된 함몰부를 통해 상부 반도체 패키지와 하부 반도체 패키지가 오정렬 없이 결합될 수 있다.
도 1a 내지 도 1h는 본 발명의 실시예들에 따른 반도체 패키지를 제조하는 방법의 일 예를 설명하기 위한 단면도들이다.
도 2a 내지도 2c는 상부 솔더볼들에 형성되는 함몰부를 설명하기 위한 상부 반도체 패키지의 단면도들이다.
도 3a 내지 도 3d는 상부 솔더볼들에 함몰부를 형성하는 방법의 다양한 변형예들을 설명하기 위한 단면도들이다.
도 4는 도 1e의 A 영역을 확대한 도면이다.
도 5a 내지 5c는 하부 솔더볼들에 함몰부를 형성하는 것을 설명하기 위한 단면도들이다.
도 6은 상부 반도체 패키지 및 하부 반도체 패키지의 정렬 방법을 설명하기 위한 확대 단면도이다.
도 7a 내지 도 7d는 본 발명의 실시예들에 따른 반도체 패키지를 제조하는 방법의 다른 예를 나타내는 단면도들이다.
도 8a 및 도 8b는 상부 솔더볼들에 형성되는 홀들을 설명하기 위한 상부 솔더볼의 저면도들이다.
도 9a 내지 도 9d는 상부 솔더볼들에 홀들을 형성하는 방법의 다양한 변형예들을 설명하기 위한 단면도들이다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 패키지를 제조하는 방법의 다른 예를 나타내는 단면도들이다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 반도체 패키지를 제조하는 방법의 다른 예를 나타내는 단며도들이다.
도 12a 및 도 12b는 기존의 반도체 패키지의 리플로우 공정을 설명하기 위한 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 면(또는 층)이 다른 면(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 면(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 면(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 면들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 면들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 면(또는 층)을 다른 영역 또는 면(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서의 제 1 면으로 언급된 면이 다른 실시예에서는 제 2 면으로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예들도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a 내지 도 1h는 본 발명의 실시예들에 따른 반도체 패키지를 제조하는 방법의 일 예를 설명하기 위한 단면도들이다. 도 2a 내지도 2c는 상부 솔더볼들에 형성되는 함몰부를 설명하기 위한 상부 반도체 패키지의 단면도들이다. 도 3a 내지 도 3d는 상부 솔더볼들에 함몰부를 형성하는 방법의 다양한 변형예들을 설명하기 위한 단면도들이다. 도 4는 도 1e의 A 영역을 확대한 도면이다. 도 5a 내지 5c는 하부 솔더볼들에 함몰부를 형성하는 것을 설명하기 위한 단면도이다. 도 6은 상부 반도체 패키지 및 하부 반도체 패키지의 정렬 방법을 설명하기 위한 확대 단면도이다.
도 1a를 참조하여, 상부 반도체 패키지(100) 및 하부 반도체 패키지(200)가 제공될 수 있다.
상부 반도체 패키지(100)는 상부 패키지 기판(110), 상부 반도체 칩(120), 상부 몰드막(130) 및 상부 솔더볼들(140)을 포함할 수 있다.
상부 패키지 기판(110)은 제 1 상면(110a) 및, 제 1 상면(110a)과 대향하는 제 1 하면(110b)을 포함할 수 있다. 상부 패키지 기판(110)은 회로패턴을 포함하는 인쇄회로기판일 수 있다.
상부 패키지 기판(110)의 제 1 상면(110a) 상에 상부 반도체 칩(120)이 실장될 수 있다. 일 실시예에 있어서, 상부 반도체 칩(120)은 와이어 본딩 방식에 의해 제 1 상면(110a)과 전기적으로 연결될 수 있다. 즉, 상부 반도체 칩(120)은 본딩 와이어에 의해 상부 패키지 기판(110)과 전기적으로 연결될 수 있다. 또한, 상부 반도체 칩(120)은 절연성 접착막(미도시)의 개재 하에 상부 패키지 기판(110) 상에 접착될 수 있다. 상부 반도체 칩(120)은 로직 칩 또는 메모리 칩을 포함할 수 있다. 예를 들어, 상부 반도체 칩(120)은 메모리 칩일 수 있다. 도 1a에서는 하나의 상부 반도체 칩(120)만을 포함하는 것으로 도시되어 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 상부 반도체 패키지(100)는 적층된 둘 이상의 상부 반도체 칩들(120)을 포함할 수도 있다.
상부 몰드막(130)은 상부 패키지 기판(110) 상에 배치되어, 상부 반도체 칩(120)을 몰딩할 수 있다. 예를 들어, 상부 몰드막(130)은 상부 반도체 칩(120) 및 상부 패키지 기판(110)의 제 1 상면(110a)을 덮도록 제공될 수 있다. 상부 몰드막(130)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연성 고분자 물질을 포함할 수 있다.
상부 솔더볼들(140)은 상부 패키지 기판(110)의 제 1 하면(110b) 상에 배치될 수 있다. 상부 솔더볼들(140)은 상부 패키지 기판(110)의 제 1 하면(110b) 상에 부착되어, 상부 패키지 기판(110) 및 상부 반도체 칩(120)과 전기적으로 연결될 수 있다. 본 명세서에서 “솔더”라 함은 가령 주석, 금, 은, 구리와 같은 도전체 혹은 이들의 합금(일 에로, Sn-In, Sn-Au, Sn-Cu, Sn-Bi) 등을 의미하며, “솔더볼”은 구(sphere) 혹은 이와 유사한 형태의 도전체를 의미할 수 있다.
하부 반도체 패키지(200)는 하부 패키지 기판(210), 하부 반도체 칩(220), 하부 몰드막(230) 및 하부 솔더볼들(240)을 포함할 수 있다.
하부 패키지 기판(210)은 제 2 상면(210a) 및, 제 2 상면(210a)에 대향하는 제 2 하면(210b)을 포함할 수 있다. 하부 패키지 기판(210)은 회로패턴을 포함하는 인쇄회로기판일 수 있다. 하부 패키지 기판(210)의 제 2 하면(210b) 상에는 솔더볼 또는 솔더범프와 같은 외부단자(250)가 배치될 수 있다.
하부 패키지 기판(210)의 제 2 상면(210a) 상에 하부 반도체 칩(220)이 실장될 수 있다. 일 실시예에 있어서, 하부 반도체 칩(220)은 플립칩 본딩 방식에 의해 하부 패키지 기판(210)의 제 2 상면(210a) 상에 실장될 수 있다. 즉, 하부 반도체 칩(220)은 솔더볼이나 솔더범프와 같은 접속단자(222) 에 의해 하부 패키지 기판(210)과 전기적으로 연결될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 있어서, 하부 반도체 칩(220)은 본딩 와이어(미도시)에 의해 하부 패키지 기판(210)과 전기적으로 연결될 수 있다. 하부 반도체 칩(220)은 로직 칩 또는 메모리 칩을 포함할 수 있다. 예를 들어, 하부 반도체 칩(220)은 로직 칩일 수 있다.
하부 몰드막(230)은 하부 패키지 기판(210) 상에 배치되어, 하부 반도체 칩(220)을 몰딩할 수 있다. 예를 들어, 하부 몰드막(230)은 하부 반도체 칩(220)의 상면을 노출할 수 있으나 본 발명의 실시예들이 이에 한정되는 것은 아니다. 더하여, 하부 몰드막(230)은 하부 패키지 기판(210)의 제 2 상면(210a) 일부를 노출시키는 접합홀들(j)을 가질 수 있다. 접합홀들(j)은 하부 몰드막(230)을 관통할 수 있다. 접합홀들(j)은 하부 반도체 칩(220)과 이격되어 제공될 수 있다. 접합홀들(j)은 하부 반도체 칩(220)을 중심으로 대칭되도록 제공될 수도 있다. 하부 몰드막(230)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연성 고분자 물질을 포함할 수 있다.
하부 솔더볼들(240)은 접합홀들(j) 내에 제공될 수 있다. 하부 솔더볼들(240)은 하부 패키지 기판(210)의 제 2 상면(210a) 상에 부착되어 하부 패키지 기판(210) 및 하부 반도체 칩(220)과 전기적으로 연결될 수 있다.
이어서, 상부 솔더볼들(140)의 하부를 평탄화하는 공정이 수행될 수 있다. 상부 솔더볼들(140)의 평탄화 공정은 후술할 함몰부(c) 형성 시 발생될 수 있는 불량을 미리 제거하기 위한 것일 수 있다. 상부 솔더볼들(140) 하부를 평탄화 하는 것은 리플로우(reflow) 공정과 함께 프레스(press) 공정 또는 코이닝(coining) 공정을 수행하는 것을 포함할 수 있다. 상부 솔더볼들(140)의 평탄화 공정에 대해 도 1b 내지 도 1d를 참조하여 설명한다.
도 1b를 참조하여, 상면이 평평한 솔더 레지스트(solder resist) 기판(s)이 준비될 수 있다. 솔더 레지스트 기판의 평평한 상면 상에 상부 솔더볼들(140)의 하부가 접하도록 상부 반도체 패키지(100)가 배치될 수 있다.
도 1c를 참조하여, 상부 솔더볼들(140)을 리플로우(reflow)시킬 수 있다. 이후, 상부 반도체 패키지(100)를 솔더 레지스트 기판(s) 상으로 가압하여 상부 솔더볼들(140)의 하부을 평탄화 할 수 있다. 이때, 상부 반도체 패키지(100)를 솔더 레지스트 기판(s) 상으로 가압하는 것은 상부 솔더볼들(140)을 리플로우(reflow)시키는 것에 이어서 또는 동시에 수행될 수 있다. 상부 반도체 패키지(100)를 솔더 레지스트 기판(s) 상에 가압하는 것은 프레스(press) 공정 또는 코이닝(coining) 공정을 수행하는 것을 포함할 수 있다.
도 1d를 참조하여, 솔더 레지스트 기판(s)을 분리하여, 상부 솔더볼들(140)의 하부에 평탄면(141)을 형성할 수 있다. 평탄면(141)은 상부 패키지 기판(110)의 제 1 하면(110b)과 실질적으로 평행할 수 있다. 더하여, 평탄면(141)은 제 1 하면(110b)으로부터 이격될 수 있다. 다른 실시예에 있어서, 상술한 상부 솔더볼들(140)의 평탄화 공정은 필요에 따라 생략될 수도 있다. 이어서, 반도체 패키지의 제조 공정이 계속된다.
도 1e를 참조하여, 리세스 공정을 수행하여 상기 상부 솔더볼들(140) 내에 함몰부들(c)을 형성할 수 있다. 다시 말하면, 평탄면(141)이 형성된 상부 솔더볼들(140)의 하부를 가공하여 상부 솔더볼들(140)의 각각에 함몰부(c)를 형성할 수 있다. 일 실시예에 있어서, 리세스 공정은 레이저 드릴링 공정(LDP; Laser Drilling Process), 프레스 성형 공정, 전기 아크 식각 공정 및 리플로우(reflow) 공정 중 적어도 하나를 포함할 수 있다. 일 예로, 함몰부(c)는 상부 솔더볼(140)의 하부를 레이저 드릴링 공정을 통해 증발시킴으로써 형성될 수 있다. 다른 예로, 함몰부(c)는 상부 솔더볼들(140)을 고온 상에서 기계 프레스 공정을 수행하여 형성될 수 있다. 또 다른 예로, 함몰부(c)는 상부 솔더볼(140)의 하부에 전기 아크를 가하여 증발시킴으로써 형성될 수 있다. 또 다른 예로, 함몰부(c)는 일면에 요철이 형성된 솔더 레지스트(solder resist) 기판 상에 상부 솔더볼들(140)이 접하도록 상부 반도체 패키지(100)를 배치한 후, 리플로우(reflow) 공정을 수행하여 형성될 수 있다.
이와 같이 형성된 함몰부(c)는 상부 솔더볼들(140)의 내부, 즉 상부 패키지 기판(110)을 향하여 오목한 형태를 가질 수 있다. 도 1e에 도시된 바와 같이, 함몰부(c)는 반원형의 수직 단면을 가질 수 있다. 예를 들어, 함몰부(c)는 반구형상일 수 있다. 도 2a에 도시된 바와 같이 함몰부(c)는 삼각형의 수직 단면을 가질 수 있다. 예를 들어, 함몰부는 뿔형상일 수 있다. 이때, 함몰부(c)는 피라미드 형상 또는 원뿔 형상일 수 있다. 도 2b에 도시된 바와 같이, 함몰부(c)는 직사각형의 수직 단면을 가질 수 있다. 예를 들어, 함몰부(c)는 직육면체 형상일 수 있다. 또는, 도 2c에 도시된 바와 같이, 함몰부(c)는 사다리꼴(trapezoid)의 수직 단면을 가질 수 있다. 예를 들어, 함몰부(c)는 꼭지점이 잘린 다각뿔 형상일 수 있다. 도 1e에는 상부 솔더볼들(140)에 동일한 크기(예를 들어, 폭 또는 깊이)의 함몰부(c)를 형성한 것으로 도시되어 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
다른 실시예에 따르면, 상부 솔더볼들(140) 중의 어느 일부에 형성된 함몰부(c)는 다른 일부에 형성된 함몰부(c)와 다른 크기(예를 들어, 폭 또는 깊이)로 형성될 수 있다. 이는 후술할 상부 솔더볼들(140) 상에 플럭스를 도포하는 단계에서, 상부 솔더볼들(140)에 도포되는 플럭스의 양이 상부 솔더볼들(140)의 위치에 따라 달라지도록 하기 위함일 수 있다. 일 예로, 도 3a 도시된 바와 같이, 상부 패키지 기판(110)의 중심부에 인접한 상부 솔더볼들(140)의 제1 함몰부(c1)의 폭(w1) 및/또는 깊이(d1)는 상부 패키지 기판(110)의 외곽부에 인접한 상부 솔더볼들(140)의 제2 함몰부(c2)의 폭(w2) 및/또는 깊이(d2)보다 클 수 있다. 이는 후속 공정에서 리플로우(reflow) 공정과 같은 고온의 공정의 수행됨에 따라, 상부 반도체 패키지(100) 및/또는 하부 반도체 패키지(200)의 휘어짐(warpage)이 발생되는 경우, 상부 솔더볼들(140)과 하부 솔더볼들(240)의 접촉을 더 용이하게 하기 위함이다. 본 예의 경우, 상부 반도체 패키지(100) 및/또는 하부 반도체 패키지(200)의 가운데가 오목한 ∪모양의 스마일형(smile type) 형태로 휘어지는 경우에 적용될 수 있다. 다른 예로, 도 3b에 도시된 바와 같이, 상부 패키지 기판(110)의 중심부에 인접한 상부 솔더볼들(140)의 제1 함몰부(c1)의 폭(w1) 및/또는 깊이(d1)는 상부 패키지 기판(110)의 외곽부에 인접한 상부 솔더볼들(140)의 제2 함몰부(c2)의 폭(w2) 및/또는 깊이(d2)보다 작을 수 있다. 이 경우, 상부 반도체 패키지(100) 및/또는 하부 반도체 패키지(200)의 가운데가 볼록한 ∩모양의 크라이형(cry type) 형태로 휘어지는 경우에 적용될 수 있다.
또 다른 실시예에 따르면, 상부 솔더볼들(140) 중 어느 일부에만 함몰부(c)가 형성될 수도 있다. 일 예로, 도 3c에 도시된 바와 같이, 상부 패키지 기판(110)의 중심부에 인접한 상부 솔더볼들(140)에만 함몰부(c)가 형성될 수 있다. 본 예의 경우, 상부 반도체 패키지(100) 및/또는 하부 반도체 패키지(200)의 가운데가 오목한 ∪모양의 스마일형(smile type) 형태로 휘어지는 경우에 적용될 수 있다. 다른 예로, 도 3d에 도시된 바와 같이, 상부 패키지 기판(110)의 외곽부에 인접한 상부 솔더볼들(140)에만 함몰부(c)가 형성될 수 있다. 이 경우, 상부 반도체 패키지(100) 및/또는 하부 반도체 패키지(200)는 그의 상부 반도체 패키지(100) 및/또는 하부 반도체 패키지(200)의 가운데가 볼록한 ∩모양의 크라이형(cry type) 형태로 휘어지는 경우에 적용될 수 있다.
상부 패키지 기판(110)의 휘어짐(warpage)에 따라 상부 솔더볼들(140)에 서로 다른 크기의 함몰부(c)를 형성하는 것, 또는 상부 솔더볼들(140) 중 어느 일부에만 함몰부(c)를 형성하는 것은 상부 패키지 기판(110)의 휘어짐(warpage)을 보상함과 아울러, 상부 솔더볼들(140)의 하부의 편평도(coplanarity)가 균일해지도록 할 수 있다. 따라서, 후술하는 리플로우(reflow) 공정에서 상부 패키지 기판(110) 또는 하부 패키지 기판(210)의 휘어짐(warpage)으로 인한 브릿지(bridge) 현상 또는 젖음성 불량(non-wet) 현상을 방지할 수 있다. 즉, 접합 신뢰성이 우수한 반도체 패키지가 형성될 수 있다.
한편, 상부 솔더볼들(140)의 하부에 평탄면(141)을 형성한 경우, 함몰부(c)의 형성 후, 상부 솔더볼들(140)의 하부에 형성된 평탄면(141)의 일부분이 남아 있을 수 있다. 즉, 상부 솔더볼들(140)은, 도 4에 도시된 바와 같이, 엣지부(e)가 없는 형태를 가질 수 있다. 상부 솔더볼들(140)의 엣지부(e) 부분은 그 강도가 매우 약하여 공정 중 변형 또는 파괴될 수 있다. 이는 후속 공정 중에 불량의 원인이 될 수 있다. 본 발명의 실시예들에 따르면, 함몰부(c)의 형성 전에, 상부 솔더볼들(140)의 하부에 평탄면(141)을 형성함으로써, 함몰부(c)의 형성 후 상부 솔더볼들(140)의 하부에 엣지부(e)가 형성되는 것을 방지할 수 있다.
다시, 도 1f를 참조하여, 상부 솔더볼들(140) 상에 플럭스(flux, f)를 도포할 수 있다. 플럭스(f)는 함몰부(h)를 채울 수 있다. 일 실시예에 있어서, 플럭스(f)를 도포하는 것은, 플럭스(f)가 채워진 플럭스 풀(flux pool) 상에 상부 솔더볼들(140)을 접촉시키는 것(예를 들어, 도팅(dotting))을 포함할 수 있다. 플럭스(f)는 염화물, 플루오르화물 및/또는 수지 등을 포함할 수 있다. 플럭스(f)는, 상부 솔더볼들(140) 및 하부 솔더볼들(240)의 접합 시, 이들 사이의 접합 부위를 둘러싸 외부로부터 오염되는 것을 방지할 수 있다. 더하여, 상부 솔더볼들(140) 및 하부 솔더볼들(240)의 접합을 위한 리플로우(reflow) 공정의 수행시, 이들의 표면에 산화물이 생기는 것을 방지할 수 있다. 본 발명의 실시예에 따른 반도체 패키지는 상부 솔더볼(140) 또는 하부 솔더볼(240)에 함몰부(c)가 형성되어 있기 때문에, 구형의 솔더볼들을 갖는 반도체 패키지에 비해 많은 양의 플럭스(f)가 도포될 수 있다. 따라서, 리플로우(reflow) 공정 시 산화물에 의한 접합 불량을 최소화할 수 있다.
본 실시예에서, 상부 솔더볼들(140)에 함몰부(c)를 형성하는 것을 예를 들어 설명하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 도 5a에 도시된 바와 같이, 하부 솔더볼들(240)의 상부를 가공하여 하부 솔더볼들(240) 내에 함몰부(c)를 형성할 수도 있다. 하부 솔더볼들(240) 내에 함몰부(c)를 형성 방법은 전술한 바와 동일, 유사할 수 있다. 이후, 하부 솔더볼(240) 상에 플럭스가 도포될 수 있다. 도 5b를 참조하여, 하부 솔더볼(240)이 형성된 접합홀들(j) 내에 플럭스(f)를 채울 수 있다. 접합홀들(j) 내에 채워지는 플럭스(f)는 고형 플럭스(solid flux)일 수 있다. 이때, 접합홀들(j) 내에 채워지는 플럭스(f)의 상면과 하부 몰드막(230)의 상면의 높이는 동일할 수 있다. 도 5c를 참조하여, 접합홀들(j) 내에 채워지는 플럭스(f)가 고형 플럭스(solid flux)일 경우, 접합홀들(j) 내에 채워지는 플럭스(f)의 상면을 식각할 수 있다. 이때, 접합홀들(j) 내에 채워지는 플럭스(f)는 그의 상면이 하부 패키지 기판(210)을 향하여 오목한 형태를 가질 수 있다. 접합홀들(j) 내에 채워지는 플럭스(f)의 오목한 상면은 도 5a에 도시되어있는 하부 솔더볼(240)의 함몰부(c)와 같은 역할을 할 수 있다. 이하 설명의 편의를 위해 도 1e의 결과물을 기준으로 설명할 것이나, 후술할 반도체 패키지의 제조 방법은 도 3a 내지 도 3d의 결과물 및 도 5a 내지 5c의 결과물에도 적용될 수 있다.
다시, 도 1g를 참조하여, 상부 솔더볼들(140)의 함몰부(c) 내에 하부 솔더볼들(240)이 삽입되도록 상부 반도체 패키지(100) 및 하부 반도체 패키지(200)를 정렬시킬 수 있다. 이를 통해, 상부 솔더볼들(140)의 각각은 상응하는 하부 솔더볼(240)과 접촉될 수 있다.
본 발명의 실시예들에 따르면, 상부 반도체 패키지(100) 및 하부 반도체 패키지(200)는 별도의 정렬 부재(alignment component) 없이 자기 정렬(self-aligning) 방식을 이용하여 서로 정렬될 수 있다. 구체적으로 도 6을 참조하면, 상부 솔더볼들(140)이 상응하는 하부 솔더볼들(240)에 인접하도록 상부 반도체 패키지(100)를 하부 반도체 패키지(200) 상에 접근시킬 수 있다. 이 후, 상부 반도체 패키지(100) 및 하부 반도체 패키지(200)를 가압 또는 진동시킬 수 있다. 그 결과, 상부 반도체 패키지(100)는 하부 반도체 패키지(200)와 정렬되도록 미끄러질 수 있다. 이는 상부 솔더볼들(140) 내에 그의 내부를 향하여 오목한 함몰부(c)가 형성되어 있기 때문일 수 있다. 이로 인해, 상부 반도체 패키지(100)와 하부 반도체 패키지(200)의 정렬이 흐트러지지 않을 수 있고, 상부 솔더볼들(140)은 상응하는 하부 솔더볼들(240)과 접할 수 있다. 결과적으로, 젖음성 불량(non-wet) 현상이 감소한 반도체 패키지를 형성할 수 있다.
도 1h를 참조하여, 하부 솔더볼들(240)과 상부 솔더볼들(140)에 리플로우(reflow) 공정을 수행될 수 있다. 그 결과, 하부 솔더볼들(240)과 상부 솔더볼들(140)이 결합되어 형성된 연결단자들(300)이 형성될 수 있다. 연결단자들(300)은 상부 반도체 패키지(100) 및 하부 반도체 패키지(200)를 전기적으로 연결할 수 있다.
이 후 도 1g의 반도체 패키지는 보드(미도시) 상에 실장될 수 있다. 보드(미도시)는 모바일 제품(예를 들어, 휴대폰)이나 메모리 모듈의 보드일 수 있다. 보드(미도시) 상에는 보드 단자가 제공될 수 있으며, 보드(미도시) 상의 보드 단자와 하부 패키지 기판(210)의 제 2 하면(210b) 상의 외부단자(250)가 결합하여 보드(미도시)와 하부 반도체 패키지(200)를 전기적으로 연결될 수 있다. 일 실시예에 따르면, 외부단자(250)와 보드 단자를 결합하는 것은 상부 솔더볼들(140)과 하부 솔더볼들(240)을 결합하는 것과 동시에 이루어질 수도 있다.
도 7a 내지 도 7d는 본 발명의 실시예들에 따른 반도체 패키지를 제조하는 방법의 다른 예를 나타내는 단면도들이다. 도 8a 및 도 8b는 상부 솔더볼들(140)에 형성되는 홀들(h)을 설명하기 위한 상부 솔더볼(140)의 저면도들이다. 도 9a 내지 도 9d는 상부 솔더볼들에 홀들을 형성하는 방법의 다양한 변형예들을 설명하기 위한 단면도들이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 7a를 참조하여, 상부 반도체 패키지(100)는 상부 패키지 기판(110), 상부 반도체 칩(120), 상부 몰드막(130) 및 상부 솔더볼들(140)을 포함할 수 있다.
리세스 공정을 수행하여 상부 솔더볼들(140) 내에 홀들(h)을 형성할 수 있다. 다시 말하면, 평탄면(141)이 형성된 상부 솔더볼들(140)의 하부를 가공하여 상부 솔더볼들(140) 내에 홀들(h)을 형성할 수 있다. 일 실시예에 있어서, 상부 솔더볼들(140)을 가공하는 리세스 공정은 레이저 드릴링 공정(LDP; Laser Drilling Process), 프레스 성형 공정, 아크 이온빔 식각 공정 및 리플로우(reflow) 공정 중 적어도 하나를 포함할 수 있다. 이때, 상부 솔더볼들(140) 각각에 형성되는 홀들(h)의 수는 적어도 둘 이상일 수 있다.
상부 솔더볼(140)에 홀들(h)이 형성되는 위치는 상부 솔더볼(140)의 수직 중심축(a)을 중심으로 대칭적일 수 있다. 구체적으로 도 8a를 참조하면, 상부 솔더볼(140)에 형성되는 홀들(h)의 수가 두 개일 경우, 상부 솔더볼(140)의 수직 중심축(a)을 중심으로 180도 대칭으로 홀들(h)이 형성될 수 있다. 도 8b를 참조하면, 상부 솔더볼(140)에 형성되는 홀들(h)의 수가 세 개일 경우, 상부 솔더볼(140)의 수직 중심축(a)을 중심으로 120도 간격으로 홀들(h)이 형성될 수 있다. 도 8a 및 도 8b에서는 상부 솔더볼(140)에 형성되는 홀들(h)의 수가 두 개 및 세 개인 경우를 도시하였지만, 본 발명이 이에 한정되는 것은 아니다.
도 7a에서, 동일한 수의 홀들(h)이 형성되어 있는 상부 솔더볼(140)을 도시하였지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 상부 솔더볼들(140)에 형성되는 홀들(h)의 수는 다양하게 변형될 수 있다. 이는 후술할 상부 솔더볼들(140) 상에 플럭스를 도포하는 단계에서, 상부 솔더볼들(140)에 도포되는 플럭스의 양이 상부 솔더볼들(140)의 위치에 따라 달라지도록 하기 위함일 수 있다. 구체적으로, 홀들(h)은 상부 솔더볼들(140) 중 어느 일부에만 형성될 수도 있다. 일 예로, 도 9a에 도시되어 있는 바와 같이, 상부 패키지 기판(110)의 외곽부에 인접한 상부 솔더볼들(140)에만 홀들(h)이 형성될 수도 있다. 다른 예로, 도 9b에 도시된 바와 같이, 상부 패키지 기판(110)의 중심부에 인접한 상부 솔더볼들(140)에만 홀들이 형성될 수도 있다.
다른 실시예에 있어서, 상부 솔더볼들(140) 중 어느 일부는 상부 솔더볼들(140) 중 다른 일부와 형성되는 홀들(h)의 수가 다를 수도 있다. 일 예로, 도 9c에 도시되어 있는 바와 같이, 상부 패키지 기판(110)의 외곽부에 인접한 상부 솔더볼들(140)에 형성되는 홀들(h)의 수는 상부 패키지 기판(110)의 중심부에 인접한 상부 솔더볼들(140)에 형성된 홀들(h)의 수보다 많을 수 있다. 다른 예로, 도 9d에 도시된 바와 같이, 상부 패키지 기판(110)의 중심부에 인접한 상부 솔더볼들(140)에 형성되는 홀들(h)의 수는 상부 패키지 기판(110)의 외각부에 인접한 상부 솔더볼들(140)에 형성된 홀들(h)의 수보다 많을 수 있다. 이하 설명의 편의를 위해 도 7a를 기준으로 설명할 것이나, 후술할 반도체 패키지의 제조 방법은 도 9a 내지 도 9d의 결과물에도 적용될 수 있다.
도 7b를 참조하여, 상부 솔더볼들(140) 상에 플럭스(flux, f)를 도포할 수 있다. 플럭스(f)는 홀들(h)을 채울 수 있다. 일 예로, 플럭스가 채워진 플럭스 풀(flux pool) 상에 상부 솔더볼들(140)을 접촉시켜(예를 들어, 도팅(dotting)) 상부 솔더볼들(140) 상에 플럭스(f)를 도포할 수 있다. 플럭스(f)는 염화물, 플루오르화물 및/또는 수지 등을 포함할 수 있다.
이후, 하부 반도체 패키지(200) 상에 상부 반도체 패키지(100)를 배치시킬 수 있다. 하부 반도체 패키지(200)는 하부 패키지는 하부 패키지 기판(210), 하부 반도체 칩(220), 하부 몰드막(230) 및 하부 솔더볼들(240)을 포함할 수 있다.
도 7c를 참조하여, 하부 반도체 패키지(200) 상에 상부 반도체 패키지(100)를 배치시킬 수 있다. 상부 솔더볼들(140)과 하부 솔더볼들(240)이 접하도록 상부 반도체 패키지(100) 및 하부 반도체 패키지(200)가 배치될 수 있다. 플럭스(f)는 상부 솔더볼들(140) 및 하부 솔더볼들(240) 사이의 접합 부위를 둘러싸 외부로부터 오염되는 것을 방지하고, 상부 솔더볼들(140) 및 하부 솔더볼들(240)을 리플로우(reflow) 시키는 공정에서 산화물이 생기는 것을 방지할 수 있다. 그 결과, 상부 솔더볼들(140) 및 하부 솔더볼들(240) 사이 발생하는 접합 불량이 감소될 수 있다.
도 7d를 참조하여, 상부 솔더볼들(140) 및 하부 솔더볼들(240)을 리플로우(reflow)시킬 수 있다. 즉, 상부 솔더볼들(140) 및 하부 솔더볼들(240)을 결합시켜 연결단자(300)를 형성할 수 있다.
이상의 본 발명의 일 실시예들에서는 하부 반도체 패키지가 하부 솔더볼을 갖는 반도체 패키지를 기준으로 설명하였지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 본 발명의 개념은 하부 반도체 패키지가 하부 솔더볼이 아닌 도전 비아(via)를 포함하는 경우에도 도 5a 내지 도 5c의 결과물과 동일하게 적용될 수 있다. 이하, 도면들을 참조하여 이를 상세히 설명한다.
도 10a 및 도 10b는 본 발명의 실시예들에 따른 반도체 패키지를 제조하는 방법의 다른 예를 나타내는 단면도들이다. 도 11 a 및 도 11b는 본 발명의 실시예들에 따른 반도체 패키지를 제조하는 방법의 다른 예를 나타내는 단면도들이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 10a를 참조하여, 하부 반도체 패키지(200)는 도전 비아(via)를 포함할 수 있다. 도전 비아(via)는 하부 몰드막(230)을 관통하여 하부 패키지 기판(210)의 일부를 노출시킨 후, 하부 몰드막(230)의 관통된 영역 내에 도전 물질(예를 들어, 구리)을 채워 형성될 수 있다. 도전 비아(via)는 하부 패키지 기판(210)의 제 2 상면(210a) 상에 부착되어 하부 패키지 기판(210) 및 하부 반도체 칩(220)과 전기적으로 연결될 수 있다.
하부 몰드막(230)은 하부 패키지 기판(210) 상에 배치되어, 하부 반도체 칩(220)을 몰딩할 수 있다. 예를 들어, 하부 몰드막(230)은 하부 반도체 칩(220)의 상면을 노출할 수 있으나 본 발명의 실시예들이 이에 한정되는 것은 아니다. 하부 몰드막(230)은 도전 비아(via)를 둘러쌀 수 있다. 이때, 도전 비아(via)의 상면과 하부 몰드막(230)의 상면은 동일한 높이를 가질 수 있다. 즉, 도전 비아(via)의 상면은 노출되어 있을 수 있다.
도 10b를 참조하여, 도전 비아(via)의 상면을 식각할 수 있다. 도전 비아(via)는 상부 패키지 기판(110)을 향하여 오목한 형태로 식각될 수 있다. 오목한 형태로 식각된 도전 비아(via)의 상면은 도 5a에 도시되어있는 하부 솔더볼(240)의 함몰부(c)와 같은 역할을 할 수 있다. 이후, 오목한 형태로 식각된 도전 비아(via)의 상면에 플럭스(flux, f)를 도포할 수 있다. 이때, 플럭스(f)는 고상의 플럭스(solid flux)일 수 있다. 플럭스(f)는 도전 비아(via)의 식각된 영역을 채울 수 있다.
한편, 이와는 다르게, 도전 비아(via)의 상면은 하부 몰드막(230)의 상면과 다른 높이를 가질 수 있다. 도 11a을 참조하여, 도전 비아(via)의 상면은 하부 몰드막(230)의 상면보다 낮은 높이를 가질 수 있다. 즉, 도전 비아(via)는 하부 몰드막(230)의 상면에서 함몰되어 있는 형태일 수 있다. 이때, 도전 비아(via)는 오목한 측면의 프로파일(profile)을 가질 수도 있다.
도 11b를 참조하여, 도전 비아(via) 상에 플럭스(flux, f)를 도포할 수 있다. 이때, 플럭스(f)는 고상의 플럭스(solid flux)일 수 있다. 플럭스(f)가 도포되는 높이는 하부 몰드막(230)의 상면의 높이와 동일할 수 있다. 즉, 플럭스(f)는 하부 몰드막(230) 및 도전 비아(via)에 의해 둘러싸인 영역 내에 채워질 수 있다. 이후, 플럭스(f)의 상면을 식각할 수 있다. 플럭스(f)는 상부 패키지 기판(110)을 향하여 오목한 형태로 식각될 수 있다. 오목한 형태로 식각된 플럭스(f)의 상면은 도 5a에 도시되어있는 하부 솔더볼(240)의 함몰부(c)와 같은 역할을 할 수 있다.
이후의 공정은 도 1g 및 도 1h에서 설명한 바와 동일 및/또는 유사할 수 있다. 하부 반도체 패키지(200) 상에 상부 반도체 패키지(100)를 배치시킬 수 있다. 상부 반도체 패키지(100)는 하부 패키지는 상부 패키지 기판(110), 상부 반도체 칩(120), 상부 몰드막(130) 및 상부 솔더볼들(140)을 포함할 수 있다. 상부 솔더볼들(140)과 도전 비아(via)가 접하도록 상부 반도체 패키지(100) 및 하부 반도체 패키지(200)가 배치될 수 있다. 상부 솔더볼들(140)이 도전 비아(via)의 식각된 영역(도 11b의 실시예의 경우, 플럭스(f)의 식각된 영역) 내에 삽입되도록 상부 반도체 패키지(100) 및 하부 반도체 패키지(200)를 정렬시킬 수 있다. 이를 통해, 상부 솔더볼들(140)의 각각은 상응하는 도전 비아(via)와 접촉될 수 있다. 이후, 상부 솔더볼들(140)을 리플로우(reflow)시켜, 상부 솔더볼들(140) 및 도전 비아(via)를 전기적으로 연결할 수 있다.
도 12a 및 도 12b는 기존의 반도체 패키지의 리플로우 공정을 설명하기 위한 단면도들이다. 구형의 솔더볼들을 갖는 기존의 반도체 패키지가 휘어짐(warpage)이 발생하는 경우, 후술되는 리플로우(reflow) 공정에서 접합불량이 발생할 수 있다. 도 12a를 참조하여, 기존의 반도체 패키지는 상부 반도체 패키지(100) 및 하부 반도체 패키지(200)를 접촉시킬 경우, 상부 솔더볼(140a, 140b, 140c)의 위치에 따라 일부(예를 들면, 상부 솔더볼 (140a))는 그 아래의 하부 솔더볼(240)과 과접촉될 수 있다. 또는, 다른 일부의 상부 솔더볼(140c)은 그 아래의 하부 솔더볼(240)과 접촉되지 않을 수도 있다. 이와 같은 상태에서 리플로우 공정을 수행하는 경우, 도 12b에 도시된 바와 같이, 상부 솔더볼(140a)과 이에 인접한 상부 솔더볼(140b)은 서로 연결되어 브릿지(b, bridge)를 형성할 수 있다. 또는, 리플로우(reflow) 공정 후에도, 상부 솔더볼(140c은 그 아래의 하부 솔더볼(240)과 결합되지 않을 수 있다.
본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 상부 솔더볼들(140)에 복수의 함몰부(c) 또는 홀들(h)이 형성시킴으로써, 함몰부(c) 또는 홀들(h)이 형성되지 않은 솔더볼들보다 상대적으로 많은 양의 플럭스(f)가 상부 솔더볼들(140) 상에 도포될 수 있다. 더 많이 도포된 플럭스(f)에 의해 상부 솔더볼들(140)과 하부 솔더볼들(240) 사이의 젖음성 불량(non-wet)이 줄어들 수 있다. 또한, 상부 솔더볼들(140)의 위치에 따라 상부 솔더볼들(140)에 형성되는 함몰부(c)의 크기를 다르게 구현하거나, 홀들(h)의 수를 다양하게 구현할 수 있다. 이를 통해, 상부 솔더볼들(140)에 도포되는 플럭스(f)의 양을 그의 위치에 따라 다르게 조절할 수 있으며, 하부 반도체 패키지(200) 및/또는 상부 반도체 패키지(100)의 휘어짐(warpage) 또는 굴곡에 따른 솔더볼들(140, 240)의 접촉 불량을 보상할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 상부 반도체 패키지 110: 상부 패키지 기판
120: 상부 반도체 칩 130: 상부 몰드막
140: 상부 솔더볼 200: 하부 반도체 패키지
210: 하부 패키지 기판 220: 하부 반도체 칩
222: 접속단자 230: 하부 몰드막
240: 하부 솔더볼 250: 외부단자
300: 연결단자
s: 솔더 레지스트 기판
c: 함몰부
e: 엣지부
h: 홀

Claims (10)

  1. 제 1 반도체 패키지를 제공하는 것, 상기 제 1 반도체 패키지는 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 패키지 기판, 상기 제 1면 상의 제 1 솔더볼, 및 상기 제 2 면 상에 실장되고 상기 제 1 솔더볼과 전기적으로 연결되는 제 1 반도체 칩을 포함하고;
    제 2 반도체 패키지를 제공하는 것, 상기 제 2 반도체 패키지는 서로 대향하는 제 3 면 및 제 4 면을 갖는 제 2 패키지 기판, 상기 제 3 면 상의 제 2 솔더볼, 및 상기 제 3 면 상에 실장되고 상기 제 2 솔더볼과 전기적으로 연결되는 제 2 반도체 칩을 포함하고;
    상기 제 1 솔더볼 내에 함몰부를 형성하는 것;
    상기 제 1 솔더볼 상에 상기 함몰부를 채우도록 플럭스를 도포하는 것;
    상기 함몰부 내에 상기 제 2 솔더볼이 삽입되도록 상기 제 1 반도체 패키지 상에 상기 제 2 반도체 패키지를 정렬시키는 것; 및
    리플로우(reflow) 공정을 수행하여 상기 제 1 솔더볼 및 상기 제 2 솔더볼을 결합시키는 것을 포함하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 함몰부를 형성하기 전에, 상기 제 1 솔더볼에 평탄면을 형성하는 평탄화 공정을 수행하는 것을 더 포함하고,
    상기 평탄면은 상기 제 1 면으로부터 이격되고, 상기 제 1 면에 평행한 반도체 패키지의 제조방법.
  3. 제 2 항에 있어서,
    상기 평탄화 공정을 수행하는 것은:
    솔더 레지스트(solder resist) 기판 상에 상기 제 1 솔더볼이 접하도록 상기 제 1 반도체 패키지를 배치하는 것;
    상기 제 1 솔더볼을 리플로우(reflow) 시키는 것; 및
    상기 제 1 솔더볼을 가압하는 것을 포함하는 반도체 패키지의 제조 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 솔더볼 내에 함몰부를 형성하는 것은:
    레이저 드릴링 공정, 프레스 성형 공정, 아크 이온빔 식각 공정 및 리플로우 공정 중 어느 하나를 포함하는 반도체 패키지의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 솔더볼은 복수 개로 제공되고,
    상기 함몰부는 상기 복수 개의 제 1 솔더볼들에 각각 형성되되,
    상기 복수개의 제 1 솔더볼들 중 일부에 형성된 상기 함몰부는 다른 일부에 형성된 상기 함몰부와 서로 다른 폭 또는 서로 다른 깊이를 갖는 반도체 패키지의 제조 방법.
  8. 제 6 항에 있어서,
    상기 제 1 패키지 기판의 중심부에 인접한 상기 제 1 솔더볼들의 함몰부는 상기 제 1 패키지 기판의 외곽부에 인접한 상기 제 1 솔더볼들의 함몰부보다 작은 폭 또는 작은 깊이를 갖는 반도체 패키지의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 솔더볼은 복수 개로 제공되고,
    상기 함몰부는 상기 복수개의 제 1 솔더볼들 중 일부에만 형성되는 반도체 패키지의 제조 방법.
  10. 제 1 항에 있어서,
    상기 제 1 반도체 패키지 및 상기 제 2 반도체 패키지를 정렬시키는 것은:
    상기 제 1 반도체 패키지를 상기 제 2 반도체 패키지 상에 접근시키는 것; 및
    상기 제 1 반도체 패키지 및 상기 제 2 반도체 패키지를 진동시키는 것을 포함하고,
    상기 제 1 반도체 패키지 및 상기 제 2 반도체 패키지를 진동시키는 것을 통하여, 상기 제 2 솔더볼이 상기 제 1 솔더볼의 상기 함몰부 내로 삽입되는 반도체 패키지 제조 방법.
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