KR101710681B1 - 패키지 기판 및 이를 구비한 반도체 패키지 - Google Patents

패키지 기판 및 이를 구비한 반도체 패키지 Download PDF

Info

Publication number
KR101710681B1
KR101710681B1 KR1020090123451A KR20090123451A KR101710681B1 KR 101710681 B1 KR101710681 B1 KR 101710681B1 KR 1020090123451 A KR1020090123451 A KR 1020090123451A KR 20090123451 A KR20090123451 A KR 20090123451A KR 101710681 B1 KR101710681 B1 KR 101710681B1
Authority
KR
South Korea
Prior art keywords
package substrate
grooves
package
board
external terminals
Prior art date
Application number
KR1020090123451A
Other languages
English (en)
Other versions
KR20110066701A (ko
Inventor
유세호
이희석
이치영
이윤희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090123451A priority Critical patent/KR101710681B1/ko
Priority to US12/903,629 priority patent/US8649186B2/en
Publication of KR20110066701A publication Critical patent/KR20110066701A/ko
Priority to US14/147,114 priority patent/US9030838B2/en
Application granted granted Critical
Publication of KR101710681B1 publication Critical patent/KR101710681B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

본 발명은 패키지 기판 및 반도체 패키지에 관한 것으로, 패키지 기판은 상면과 그 반대면인 하면을 갖는 본체와, 상기 하면에 부착된 복수의 외부단자와, 상기 하면 중 상기 복수의 외부단자가 부착되지 아니한 영역에 마련된 복수의 그루브를 포함한다. 반도체 패키지는 상기 패키지 기판과, 상기 패키지 기판의 상면에 실장되는 반도체 칩과, 상기 패키지 기판이 실장되는 영역을 제공하며 상기 복수의 그루브와 상하 정렬되어 상기 복수의 그루브에 삽입되는 복수의 실장 부품이 실장된 보드를 포함한다.
반도체 패키지, 솔더볼, 인쇄회로기판

Description

패키지 기판 및 이를 구비한 반도체 패키지{PACKAGE SUBSTRATE AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 유효 실장 면적을 늘릴 수 있는 패키지 기판 및 이를 구비한 반도체 패키지에 관한 것이다.
반도체 패키지는 여러 응용분야의 확대에 따라 다양한 종류가 개발되어 오고 있다. 일반적으로 반도체 패키지는 두께가 일정한 사각형 모양을 가지며, 폼 팩터(form factor)로서 가로, 세로 및 두께가 정해지고 그 안에 패키지 디자인을 진행하는 것이 일반적이었다. 최근 반도체 칩의 소형화 추세에 따라 이에 사용되는 반도체 패키지 역시 경박 단소화 추세로 발전되고 있다. 따라서, 스몰 폼 팩터를 갖는 반도체 패키지의 필요성이 점점 늘어가고 있다.
본 발명은 종래 기술에서의 필요성에 부응하기 위해 안출된 것으로, 본 발명의 목적은 스몰 폼 팩터를 구현할 수 있는 패키지 기판 및 이를 구비한 반도체 패키지를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 패키지 기판 및 이를 구비한 반도체 패키지는 패키지 기판의 설계를 개선시켜 보드의 유효 실장 면적을 확대한 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 패키지 기판은, 상면과 그 반대면인 하면을 갖는 본체와; 상기 하면에 부착된 복수의 외부단자와; 그리고 상기 하면 중 상기 복수의 외부단자가 부착되지 아니한 영역에 마련된 그루브를 포함할 수 있다.
본 실시예의 패키지 기판에 있어서, 상기 그루브는 상기 하면의 표면으로부터 상기 상면을 향해 함몰될 수 있다.
본 실시예의 패키지 기판에 있어서, 상기 그루브는 상기 하면의 외측 영역에 마련된 제1 그루브와 상기 하면의 내측 영역에 마련된 제2 그루브 중 적어도 어느 하나를 포함할 수 있다.
본 실시예의 패키지 기판에 있어서, 상기 제1 및 제2 그루브 중 어느 하나는 다른 하나에 비해 함몰된 깊이가 더 클 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는, 실장 부품들을 포함하는 보드와; 상기 보드 상에 실장되며, 상기 실장 부품들이 삽입되는 그루브들을 포함하는 패키지 기판과; 그리고 상기 패키지 기판 상에 실장된 반도체 칩을 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 실장 부품들이 상기 보드 상에 실장되는 영역은 상기 패키지 기판이 상기 보드 상에 실장되는 영역과 오버랩될 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 패키지 기판은 상기 반도체 칩이 실장되는 영역을 제공하는 상면과 상기 그루브들이 형성되는 하면을 포함하고, 상기 하면에는 상기 패키지 기판과 상기 보드를 전기적으로 연결하는 외부단자들이 배열될 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 그루브들은 상기 하면에서 상기 외부단자들이 배열되지 않은 영역에 배치될 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 그루브들은 상기 하면의 표면으로부터 상기 상면을 향해 함몰되고, 상기 그루부들의 함몰된 깊이는 동일하거나 혹은 서로 다를 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 그루브들과 상기 실장 부품들 중에서 어느 하나는 다른 하나의 배열 모습에 따라 배열될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 반도체 패키지는, 상면과 그 반대면인 하면을 갖는 본체와, 상기 하면에 부착된 복수의 외부단자와, 상기 하면 중 상기 복수의 외부단자가 부착되지 아니한 영역에 마련된 복수의 그루브를 포함하는 패키지 기판과; 상기 패키지 기판의 상면에 실장되는 반도체 칩과; 그리고 상기 패키지 기판이 실장되는 영역을 제공하며, 상기 복수의 그루브와 상하 정렬되어 상기 복수의 그루브에 삽입되는 복수의 실장 부품이 실장된 보드를 포함할 수 있다.
본 변형 실시예의 반도체 패키지에 있어서, 상기 복수의 그루브는, 상기 패키지 기판의 하면의 외측 영역에 마련된 제1 깊이를 갖는 복수의 제1 그루브와; 그리고 상기 패키지 기판의 하면의 내측 영역에 마련된 제2 깊이를 갖는 복수의 제2 그루브를 포함할 수 있다.
본 변형 실시예의 반도체 패키지에 있어서, 상기 제1 및 제2 깊이는 동일하거나 혹은 어느 하나가 다른 하나에 비해 클 수 있다.
본 변형 실시예의 반도체 패키지에 있어서, 상기 복수의 외부단자들은 상기 패키지 기판의 하면에서 균일하거나 비균일하게 배열되고, 상기 복수의 그루브들은 상기 패키지 기판의 하면에서 상기 복수의 외부단자들 사이의 영역에 일정 깊이로 함몰된 형태로 마련될 수 있다.
본 발명에 의하면, 패키기 기판에 그루브를 형성하므로써 보드의 크기를 확대할 필요성이 없어져 결과적으로 유효 실장 면적을 최대화할 수 있는 효과가 있다. 아울러, 유효 실장 면적을 늘릴 수 있어서 반도체 패키지의 폼 팩터를 축소화할 수 있는 효과가 있다.
이하, 본 발명에 따른 패키지 기판 및 이를 구비한 반도체 패키지를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
도 1a는 본 발명의 실시예에 따른 패키지 기판을 도시한 사시도이다. 도 1b는 본 발명의 실시예에 따른 패키지 기판을 구비한 반도체 패키지를 도시한 사시도이고, 도 1c는 도 1b의 I-I'선을 절개한 단면도이다.
도 1a를 참조하면, 패키지 기판(11)은 상면(10a)과 그 반대면인 하면(10b)을 가지는 본체(10)를 포함할 수 있다. 상면(10a)에는 반도체 칩이 실장되고, 하면(10b)에는 복수의 외부단자(15)가 부착되어 있을 수 있다. 외부단자(15)는 솔더볼을 포함할 수 있다. 외부단자들(15)은 하면(10b)의 내측 영역에선 대체로 매트릭스 형태로 배열되고, 하면(10b)의 외측 영역에선 톱니(sawtooth)와 같은 형태로 배열될 수 있다. 도 1a에서 편의상 상면(10a)을 하부쪽에 하면(10b)을 상부쪽에 도시하였다.
패키지 기판(11)은 그 하면(10b)에 적어도 하나의 그루브(16e)를 가질 수 있다. 그루부(16e)는 하면(10b)의 표면으로부터 함몰된 아일랜드 형태일 수 있다. 다른 예로 그루브(16e)는 길다란 트렌치 형태일 수 있다. 또 다른 예로 그루브(16e)는 본체(10)를 관통하는 형태일 수 있다. 그루브(16e)는 패키지 기판(11)의 하면(10b) 중 외부단자(16e)에 의해 점유되지 않은 영역에 존재할 수 있다. 일례로, 패키지 기판(11)은 하면(10b)의 외측 영역에 복수의 그루브(16e)가 형성되어 있을 수 있다. 패키지 기판(11)이 사각형 모양인 경우, 하면(10b)의 네 개의 에지 각각에 혹은 어느 하나에 복수의 그루브(16e)가 형성될 수 있다.
도 1b를 참조하면, 반도체 패키지(1)는 상면(10a)에 적어도 하나의 반도체 칩(20)이 실장된 패키지 기판(11)이 보드(30)의 상면(30a)에 실장된 구조를 가질 수 있다. 패키지 기판(11)과, 그 위에 실장된 반도체 칩(20)은 가령 칩 스케일 패키지(CSP) 혹은 칩 스케일 시스템-인-패키지(SIP) 모듈을 구성할 수 있다. 보드(30)는 컴퓨터, 휴대폰, MP3P, PMP 등의 전자 장치의 메인보드로 활용될 수 있다. 혹은 보드(30)는 메모리 모듈의 기판으로 활용될 수 있다. 보드(30)는 적어도 하나의 실장 부품(32e)을 포함할 수 있다. 예를 들어, 보드(30)의 상면(30a)에는 복수의 그루브(16e)와 상하 정렬된 복수의 실장 부품(32e)이 마련될 수 있다. 실장 부품들(32e)은 저항, 캐패시터, 인덕터 등의 다양한 종류의 수동소자들을 포함할 수 있으며, 본 실시예는 상기 실장 부품들(32e)의 종류에 한정되지 않는다.
실장 부품들(32e)은 그루브들(16e)에 삽입될 수 있고, 따라서 보드(30)의 상면(30a)에서 실장 부품들(32e)이 실장되는 영역은 패키지 기판(11)의 실장 영역과 오버랩될 수 있다. 본 실시예에 의하면, 실장 부품들(32e)의 실장 영역을 패키지 기판(11)의 실장 영역 외각에 별도로 마련할 필요가 없으므로 보드(30)의 크기를 확대할 필요없이 유효 실장 면적을 늘릴 수 있다. 보드(30)의 유효 실장 면적이 늘어나지만 그 크기를 확대할 필요가 없으므로 스몰 폼 펙터(small form factor)의 반도체 패키지(1)를 구현할 수 있다.
도 1c를 참조하면, 패키지 기판(11)은 본체(10)의 내부에 회로 패턴(18)이 형성되고, 그 상면(10a)에는 상부 절연막(14)이 형성되고, 그 하면(10b)에는 하부 절연막(19)이 형성된 인쇄회로기판(PCB)일 수 있다. 본체(10)는 절연체와 도전체가 샌드위치된 구조를 가질 수 있다. 패키지 기판(11)은 단층의 회로 패턴(18)을 포함하는 단층 인쇄회로기판 혹은 복수층의 회로 패턴(18)을 포함하는 다층 인쇄회로기판일 수 있다. 회로 패턴(18)은 반도체 칩(20) 및/또는 보드(30) 사이에 시그널 신호를 전달하기 위한 시그널 패턴, 파워를 제공하기 위한 파워 패턴, 접지를 위한 접지 패턴 등을 포함할 수 있다. 패키지 기판(11)은 반도체 칩(20)과는 본딩 와이어(22)를 통해 보드(30)와는 외부단자(15)를 통해 서로 전기적으로 연결될 수 있다. 다른 예로, 반도체 칩(20)은 패키지 기판(11)에 플립 칩 본딩될 수 있고, 이 경우 본딩 와이어(22)는 플립 칩 범프로 대체될 수 있다. 패키지 기판(11)은 그 상면(10a)에 본딩 와이어(22)가 접속되는 랜드로 제공되는 상부 패드(13)가 형성되고, 그 하면(10b)에는 외부단자(15)가 접속되는 랜드로 제공되는 하부 패드(17)가 형성되어 있을 수 있다. 패키지 기판(11)의 상면(10a)에는 반도체 칩(20)을 몰딩하는 몰딩막(24)이 더 형성될 수 있다.
그루브(16e)는 패키지 기판(11)의 하면(10b) 일부, 가령 하면(10b)의 에지가 제거되어 형성될 수 있다. 보드(30)에 실장되는 실장 부품(32e)은 그루브(16e)에 삽입될 수 있다. 그루브(16e)의 크기에 따라 실장 부품(32e)의 일부 혹은 전체가 그루브(16e)에 삽입될 수 있다. 본 실시예에 의하면, 그루브(16e)는 패키지 기판(11)의 에지에 형성될 수 있고, 실장 부품(32e)은 보드(30)의 상면(30a)에서 패키지 기판(11)의 그루브(16e)와 상하 정렬되는 위치에 실장될 수 있다. 일례로, 실 장 부품(32e)은 보드(30)의 상면(30a) 에지에 실장될 수 있다. 실장 부품(32e)은 보드(30)의 상면(30a) 상에서 기판(10)의 외각 영역에 실장될 필요가 없기 때문에 보드(30)의 크기를 확대할 필요가 없다.
그루브(16e)의 크기 및/또는 형태는 자유롭게 변경될 수 있다. 예컨대, 그루브(16e)는 실장 부품(32e)의 크기 및/또는 형태에 따라 디자인될 수 있다. 다른 예로, 그루브(16e)의 크기 및/또는 형태에 부합하는 실장 부품(32e)을 보드(30)의 상면(30a)에 마련할 수 있다. 따라서, 패키지 기판(11)은 보드(30)에 실장되기에 알맞게 그루브들(16e)이 형성될 수 있다. 이와 달리, 보드(30)는 패키지 기판(11)이 실장되기에 알맞게 실장 부품들(30a)이 배치되도록 디자인될 수 있다. 패키지 기판(11)의 내부에는 회로 패턴(18)이 형성되어 있을 수 있으므로, 그루브(16e)는 회로 패턴(18)을 손상시키지 않도록 형성되는 것이 바람직하다.
도 2a는 본 발명의 다른 실시예에 따른 패키지 기판을 도시한 사시도이다. 도 2b는 본 발명의 다른 실시예에 따른 패키지 기판을 구비한 반도체 패키지를 도시한 사시도이고, 도 2c는 도 2b의 Ⅱ-Ⅱ'선을 절개한 단면도이다. 이하에서 도 1a 내지 1c와 중복된 설명은 피하기로 한다.
도 2a를 참조하면, 패키지 기판(11)은 하면(10b)의 외측 영역에 형성된 적어도 하나의 제1 그루브(16e)와, 하면(10b)의 내측 영역에 형성된 적어도 하나의 제2 그루브(16c)를 갖는 본체(10)를 포함할 수 있다. 예컨대, 패키지 기판(11)은 하면(10b)의 네 개의 에지 각각에 복수의 제1 그루브(16e)와 하면(10b)의 센터에 복 수의 제2 그루브(16c)를 포함할 수 있다. 제1 및 제2 그루브들(16e,16c)의 배열은 외부단자들(15)의 배열에 의존할 수 있다. 예컨대, 외부단자들(15)이 하면(10b)의 외측 영역에선 톱니 형태로 배열되고 하면(10b)의 내측 영역에선 부분적으로 매트릭스 형태로 배열된 경우, 제1 및 제2 개구부들(16e,16c)이 외부단자(15)가 형성되지 않은 영역을 점유할 수 있다.
도 2b를 참조하면, 반도체 패키지(2)는 제1 그루브(16e)와 제2 그루브(16c)가 하면(10b)에 형성된 패키지 기판(11)이 보드(30)의 상면(30a)에 실장되고, 패키지 기판(11)의 상면(10a)에 적어도 하나의 반도체 칩(20)이 실장된 구조를 가질 수 있다. 보드(30)는 제1 그루브(16e)에 삽입되는 제1 실장 부품(32e)과 제2 그루브(16c)에 삽입되는 제2 실장 부품(32c)을 포함할 수 있다. 예를 들어, 보드(30)의 상면(30a)의 외측 영역에는 복수의 제1 그루브(16e)와 상하 정렬된 복수의 제1 실장 부품(32e)이 마련되고, 상면(30a)의 내측 영역에는 복수의 제2 그루브(16c)와 상하 정렬된 복수의 제2 실장 부품(32e)이 마련될 수 있다. 제1 실장 부품들(32e)은 동일 유사한 소자들, 가령 수동소자들을 포함할 수 있다. 제2 실장 부품들(32c)은 제1 실장 부품들(32e)과 동일 유사한 소자들을 포함할 수 있다.
보드(30)의 상면(32a)에서 제1 및 제2 실장 부품들(32e,32c)이 실장되는 영역은 패키지 기판(11)의 실장 영역과 오버랩될 수 있다. 제1 및 제2 그루브들(16e,16c)의 크기 및/또는 형태는 자유롭게 변경될 수 있다. 예컨대, 제1 및 제2 그루브들(16e,16c) 각각의 크기 및/또는 형태는 제1 및 제2 실장 부품들(32e,32c) 각각의 크기 및/또는 형태에 따라 디자인될 수 있다. 다른 예로, 제1 및 제2 그루 브들(16e,16c) 각각의 크기 및/또는 형태에 부합하는 제1 및 제2 실장 부품들(32e,32c)이 마련될 수 있다.
도 2c를 참조하면, 패키지 기판(11)은 그 내부에 회로 패턴(18)이 있을 수 있으므로, 제1 및 제2 그루브들(16e,16c)은 회로 패턴(18)을 손상시키지 않도록 형성되는 것이 바람직하다. 다만, 반도체 패키지(1)의 전기적 특성이나 성능(performance)을 해하지 않는 범위에서, 제1 및 제2 그루브들(16e,16c)은 회로 패턴(18)을 손상시킬 수 있다. 일례로, 회로 패턴(18)이 접지 플레인(ground plane)인 경우 어느 하나 혹은 수 개의 제2 그루브(16c)가 그 접지 플레인을 일부 제거하는 형태를 가질 수 있다. 다른 예로, 회로 패턴(18)이 접지 플레인(ground plane)인 경우 어느 하나 혹은 수 개의 제1 그루브(16e)가 그 접지 플레인을 일부 제거하는 형태를 가질 수 있다. 또 다른 예로, 회로 패턴(18)이 접지 플레인(ground plane)인 경우 어느 하나 혹은 수 개의 제1 및 제2 그루브(16c,16e)가 그 접지 플레인을 일부 제거하는 형태를 가질 수 있다.
도 3a는 본 발명의 또 다른 실시예에 따른 패키지 기판을 도시한 사시도이다. 도 3b는 본 발명의 또 다른 실시예에 따른 패키지 기판을 구비한 반도체 패키지를 도시한 사시도이고, 도 3c는 도 3b의 Ⅲ-Ⅲ'선을 절개한 단면도이다. 이하에서 도 2a 내지 2c와 중복된 설명은 피하기로 한다.
도 3a를 참조하면, 패키지 기판(11)은 하면(10b)의 외측 영역에 적어도 하나의 제1 그루브(16e)와 하면(10b)의 내측 영역에 적어도 하나의 제2 그루브(16c)를 갖는 본체(10)를 포함할 수 있다. 일례로, 하면(10b)의 네 개의 에지들 각각에 복수의 제1 그루브(16e)가 존재하고, 하면(10b)의 센터에 복수의 제2 그루브(16c)가 존재할 수 있다. 제1 그루브(16e)와 제2 그루브(16c)는 디자인이 서로 다를 수 있다. 일례로, 제1 그루브(16e)는 제2 그루브(16c)에 비해 더 큰 깊이를 가지거나 혹은 그 반대일 수 있다.
도 3b를 참조하면, 반도체 패키지(3)는 깊은 제1 그루브(16e)와 얕은 제2 그루브(16c)가 하면(10b)에 형성된 패키지 기판(11)이 보드(30)의 상면(30a)에 실장되고, 패키지 기판(11)의 상면(10a)에 적어도 하나의 반도체 칩(20)이 실장된 구조를 가질 수 있다. 보드(30)는 서로 다른 크기를 갖는 제1 실장 부품(32e)과 제2 실장 부품(32c)을 포함할 수 있다. 예컨대, 보드(30)는 상면(30a)의 외측 영역에 복수의 제1 그루브(16e)와 상하 정렬된 복수의 제1 실장 부품(32e)을 포함하고, 상면(30a)의 내측 영역에 복수의 제2 그루브(16c)와 상하 정렬된 복수의 제2 실장 부품(32c)을 포함하되, 제1 실장 부품(32e)은 제2 실장 부품(32c)에 비해 크거나 혹은 작은 크기를 가질 수 있다. 보드(30)의 상면(32a)에서 제1 및 제2 실장 부품들(32e,32c)이 실장되는 영역은 패키지 기판(11)의 실장 영역과 오버랩될 수 있다.
도 3c를 참조하면, 패키지 기판(11)에는 회로 패턴(18)이 있을 수 있으므로 제1 및 제2 그루브(16e,16c)는 회로 패턴(18)을 손상시키지 않는 범위에서 형성되는 것이 바람직하다. 일례로서 회로 패턴(18)은 패키지 기판(11)의 에지에 형성되지 아니하거나 혹은 밀도가 낮게 형성될 수 있다. 이러한 경우, 제1 그루브(16e)가 제2 그루브(16c)에 비해 큰 깊이를 가질 수 있다. 다른 예로서, 제2 그루브(16c)는 제1 그루브(16e)에 비해 큰 깊이를 가질 수 있다. 깊은 제2 그루브(16c)는 얕은 제1 그루브(16e)에 비해 회로 패턴(18)을 손상시킬 가능성이 더 클 수 있다. 이 경우, 반도체 패키지(1)의 전기적 특성이나 성능을 해하지 않는 범위에서 제2 그루브(16c)는 회로 패턴(18), 가령 접지 플레인의 일부를 손상시켜도 무방할 것이다.
도 4a 내지 4d는 본 발명의 다양한 실시예에 따른 패키지 기판을 도시한 사시도들이다.
도 4a를 참조하면, 패키지 기판(11)은 본체(10)의 하면(10b)에 고리(ring) 형태로 배열된 복수의 외부단자(15)를 포함할 수 있다. 하면(10b)에서 외부단자들(15)이 부착되지 않은 영역에 하나 혹은 복수의 그루브(16)가 마련될 수 있다. 복수의 그루브(16)의 크기 및 깊이는 자유롭게 변경될 수 있다.
도 4b를 참조하면, 패키지 기판(11)은 본체(10)의 하면(10b)에 고리 형태로 배열된 외부단자들(15)을 포함할 수 있다. 하면(10b)의 네 모서리들에는 외부단자(15)가 없을 수 있다. 이 경우, 하면(10b)의 네 모서리들에 그루브들(16)이 더 마련될 수 있다.
도 4c를 참조하면, 패키지 기판(11)은 본체(10)의 하면(10b)에 스포크(spoke) 형태로 배열된 외부단자들(15)을 포함할 수 있다. 그루브들(16)은 외부단자들(15) 사이의 빈 영역에 마련될 수 있다.
도 4d를 참조하면, 패키지 기판(11)은 본체(10)의 하면(10b)에 풀 매트릭스(full matrix) 형태로 배열된 외부단자들(15)을 포함할 수 있다. 패키지 기 판(11)의 하면(10b)에는 외부단자들(15) 사이의 피치 크기에 따라 그루브들(16)이 마련될 수 있는 영역이 확보될 수 있다. 일례로, 그루브들(16)은 하면(10b)의 센터 및 에지들에 마련될 수 있다.
도 5a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 5a를 참조하면, 본 발명의 다양한 실시예들에 따른 반도체 패키지를 포함하는 반도체 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 5b는 본 발명의 다양한 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 5b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스 템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 10a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 다양한 형태로 패키징될 수 있다. 예를 들면, 본 발명의 다양한 실시예에 따른 반도체 패키지는 패키지 온 패키지(Package on Package), 볼 그리드 어레이(Ball Grid Arrays), 칩 스케일 패키지(Chip Scale Packages), 플라스틱 리드 칩 캐리어(Plastic Leaded Chip Carrier), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-Line Package), 멀티 칩 패키지(Multi Chip Package), 웨이퍼 레벨 패키지(Wafer Level Package 혹은 Wafer Fabricated Package), 웨이퍼 레벨 스택 패키지(Wafer Level Stack Package), 다이 온 와플 패키지(Die On Waffle Package), 다이 인 웨이퍼 폼(Die in Wafer Form), 칩 온 보오드(Chip On Board), 세라믹 듀얼 인라인 패키지(Ceramic Dual In-Line Package), 플라스킥 메트릭 쿼드 플랫 패키지(Plastic Metric Quad Flat Pack), 씬 쿼드 플랫 패키지(Thin Quad Flat Pack), 스몰 아웃라인 패키지(Small Outline Package), 축소 스몰 아웃라인 패키지(Shrink Small Outline Package), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 씬 쿼드 플랫 패키지(Thin Quad Flat Package), 시스템 인 패키지(System In Package) 등과 같은 방식으로 패키징될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
도 1a는 본 발명의 실시예에 따른 패키지 기판을 도시한 사시도.
도 1b는 본 발명의 실시예에 따른 패키지 기판을 구비한 반도체 패키지를 도시한 사시도.
도 1c는 도 1b의 I-I'선을 절개한 단면도.
도 2a는 본 발명의 다른 실시예에 따른 패키지 기판을 도시한 사시도.
도 2b는 본 발명의 다른 실시예에 따른 패키지 기판을 구비한 반도체 패키지를 도시한 사시도.
도 2c는 도 2b의 Ⅱ-Ⅱ'선을 절개한 단면도.
도 3a는 본 발명의 또 다른 실시예에 따른 패키지 기판을 도시한 사시도.
도 3b는 본 발명의 또 다른 실시예에 따른 패키지 기판을 구비한 반도체 패키지를 도시한 사시도.
도 3c는 도 3b의 Ⅲ-Ⅲ'선을 절개한 단면도.
도 4a 내지 4d는 본 발명의 다양한 실시예에 따른 패키지 기판을 도시한 사시도.
도 5a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도.
도 5b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도.

Claims (13)

  1. 상면과 그 반대면인 하면을 갖는 본체와;
    상기 하면에 부착된 복수의 외부단자들과; 그리고
    상기 하면 중 상기 복수의 외부단자들이 부착되지 아니한 영역에 마련된 그루브를 포함하되,
    상기 그루브는 상기 본체의 에지를 따라 마련된 복수의 제1 그루브들 및 상기 하면의 내측 영역에 마련된 복수의 제2 그루브들을 포함하고,
    상기 제2 그루브들의 함몰된 깊이는 상기 제1 그루브들의 함몰된 깊이보다 작은 패키지 기판.
  2. 제1항에 있어서,
    상기 복수의 외부단자들 중 적어도 일부는 상기 본체의 상기 에지를 따라 서로 인접하는 상기 복수의 제1 그루브들 사이에 배치되는 패키지 기판.
  3. 삭제
  4. 삭제
  5. 실장 부품들을 포함하는 보드;
    상기 보드 상에 실장되는 패키지 기판, 상기 패키지 기판은 상면 및 그 반대면인 하면을 가지고, 상기 하면은 상기 실장 부품들이 삽입되는 그루브들을 포함하는 것; 및
    상기 패키지 기판의 상기 상면에 실장된 반도체 칩을 포함하되,
    상기 그루브들은:
    상기 패키지 기판의 상기 하면의 에지를 따라 마련된 복수의 제1 그루브들; 및
    상기 패키지 기판의 상기 하면의 내측 영역에 마련된 복수의 제2 그루브들을 포함하고,
    상기 제2 그루브들의 함몰된 깊이는 상기 제1 그루브들의 함몰된 깊이보다 작은 반도체 패키지.
  6. 삭제
  7. 삭제
  8. 제5항에 있어서,
    상기 패키지 기판의 상기 하면에 배치되어, 상기 패키지 기판과 상기 보드를 전기적으로 연결하는 외부단자들을 더 포함하되,
    상기 그루브들은 상기 하면에서 상기 외부단자들이 배열되지 않은 영역에 배치된 반도체 패키지.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제5항에 있어서,
    상기 패키지 기판의 상기 하면에 배치되며, 상기 패키지 기판과 상기 보드를 전기적으로 연결하는 외부단자들을 더 포함하되,
    상기 복수의 외부단자들 중 적어도 일부는 상기 패키지 기판의 상기 에지를 따라 서로 인접하는 상기 복수의 제1 그루브들 사이에 배치되는 반도체 패키지.
  13. 제5항에 있어서,
    상기 실장 부품들의 각각은 저항, 커패시터, 및 인덕터 중에서 선택된 어느 하나인 반도체 패키지.
KR1020090123451A 2009-12-11 2009-12-11 패키지 기판 및 이를 구비한 반도체 패키지 KR101710681B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090123451A KR101710681B1 (ko) 2009-12-11 2009-12-11 패키지 기판 및 이를 구비한 반도체 패키지
US12/903,629 US8649186B2 (en) 2009-12-11 2010-10-13 Package substrate and semiconductor package having the same
US14/147,114 US9030838B2 (en) 2009-12-11 2014-01-03 Package substrate and semiconductor package having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090123451A KR101710681B1 (ko) 2009-12-11 2009-12-11 패키지 기판 및 이를 구비한 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20110066701A KR20110066701A (ko) 2011-06-17
KR101710681B1 true KR101710681B1 (ko) 2017-02-28

Family

ID=44142678

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090123451A KR101710681B1 (ko) 2009-12-11 2009-12-11 패키지 기판 및 이를 구비한 반도체 패키지

Country Status (2)

Country Link
US (2) US8649186B2 (ko)
KR (1) KR101710681B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9475694B2 (en) * 2013-01-14 2016-10-25 Analog Devices Global Two-axis vertical mount package assembly
DE202013011995U1 (de) * 2013-01-22 2015-01-15 Baumüller Nürnberg GmbH Leiterplattenanordnung
US10317938B2 (en) * 2015-01-23 2019-06-11 Intel Corporation Apparatus utilizing computer on package construction
KR102457119B1 (ko) 2015-09-14 2022-10-24 삼성전자주식회사 반도체 패키지의 제조 방법
US9865387B2 (en) * 2015-12-02 2018-01-09 Intel IP Corporation Electronic package with coil formed on core
US10388636B2 (en) 2015-12-21 2019-08-20 Intel Corporation Integrating system in package (SIP) with input/output (IO) board for platform miniaturization
CN109040533B (zh) * 2017-06-12 2021-01-05 宁波舜宇光电信息有限公司 摄像模组
CN115379645A (zh) * 2019-12-19 2022-11-22 Oppo广东移动通信有限公司 基板组件、网络设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6512861B2 (en) 2001-06-26 2003-01-28 Intel Corporation Packaging and assembly method for optical coupling
US20050133913A1 (en) 2003-12-17 2005-06-23 Dan Okamoto Stress distribution package
KR100780961B1 (ko) 2006-10-02 2007-12-03 삼성전자주식회사 리워크가 가능한 수동소자 내장형 인쇄회로기판 및 그제조방법과 반도체 모듈

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4933808A (en) * 1989-05-11 1990-06-12 Westinghouse Electric Corp. Solderless printed wiring board module and multi-module assembly
US4979076A (en) * 1989-06-30 1990-12-18 Dibugnara Raymond Hybrid integrated circuit apparatus
KR100199286B1 (ko) 1996-12-02 1999-06-15 윤종용 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지
JP3437107B2 (ja) 1999-01-27 2003-08-18 シャープ株式会社 樹脂封止型半導体装置
US6806428B1 (en) * 1999-04-16 2004-10-19 Matsushita Electric Industrial Co., Ltd. Module component and method of manufacturing the same
JP3874062B2 (ja) * 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
TWI251916B (en) * 2003-08-28 2006-03-21 Phoenix Prec Technology Corp Semiconductor assembled heat sink structure for embedding electronic components
KR100631993B1 (ko) * 2005-07-20 2006-10-09 삼성전기주식회사 Ｌｅｄ 패키지 및 그 제조방법
KR100809254B1 (ko) 2006-07-24 2008-02-29 삼성전기주식회사 칩 스케일의 sip 모듈.
KR20080067891A (ko) * 2007-01-17 2008-07-22 주식회사 하이닉스반도체 멀티 칩 패키지
JP5073351B2 (ja) * 2007-04-12 2012-11-14 日本電波工業株式会社 表面実装用の電子デバイス
US8952511B2 (en) * 2007-12-18 2015-02-10 Intel Corporation Integrated circuit package having bottom-side stiffener

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6512861B2 (en) 2001-06-26 2003-01-28 Intel Corporation Packaging and assembly method for optical coupling
US20050133913A1 (en) 2003-12-17 2005-06-23 Dan Okamoto Stress distribution package
KR100780961B1 (ko) 2006-10-02 2007-12-03 삼성전자주식회사 리워크가 가능한 수동소자 내장형 인쇄회로기판 및 그제조방법과 반도체 모듈

Also Published As

Publication number Publication date
US9030838B2 (en) 2015-05-12
US8649186B2 (en) 2014-02-11
US20110141712A1 (en) 2011-06-16
US20140140026A1 (en) 2014-05-22
KR20110066701A (ko) 2011-06-17

Similar Documents

Publication Publication Date Title
KR101710681B1 (ko) 패키지 기판 및 이를 구비한 반도체 패키지
US7391105B2 (en) Unit semiconductor chip and multi chip package with center bonding pads and methods for manufacturing the same
KR102157551B1 (ko) 반도체 패키지 및 그 제조 방법
KR101006523B1 (ko) 메모리 카드용 회로 기판 및 이를 갖는 메모리 카드
US20050104196A1 (en) Semiconductor package
KR101692441B1 (ko) 반도체 패키지
KR20110055299A (ko) 멀티 피치 볼 랜드를 갖는 반도체 패키지
KR102486558B1 (ko) 회로 기판 및 이를 구비한 반도체 패키지
KR20150142140A (ko) 반도체 패키지 및 그 제조 방법
KR20160072420A (ko) 복수 개의 칩을 적층한 반도체 패키지
US20140374901A1 (en) Semiconductor package and method of fabricating the same
US9620492B2 (en) Package-on-package type stack package and method for manufacturing the same
KR20140048468A (ko) 패키지 기판 및 이를 포함하는 반도체 패키지
KR102628536B1 (ko) 적층 칩 구조를 가지는 반도체 패키지
US20080054450A1 (en) Chip package structure and heat sink for chip package
KR101688005B1 (ko) 이중 랜드를 갖는 반도체패키지 및 관련된 장치
US8018052B2 (en) Integrated circuit package system with side substrate having a top layer
KR102519571B1 (ko) 반도체 패키지
JP4370993B2 (ja) 半導体装置
KR100646474B1 (ko) 반도체패키지 및 그 제조방법
JP2008130075A (ja) メモリカードパッケージ構造、及び、その製作方法
US20130005092A1 (en) Method of fabricating semiconductor package
KR100542673B1 (ko) 반도체패키지
US20120049386A1 (en) Semiconductor package
KR101384342B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200131

Year of fee payment: 4