KR102486558B1 - 회로 기판 및 이를 구비한 반도체 패키지 - Google Patents

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Abstract

본 발명은 회로 기판 및 이를 구비한 반도체 패키지에 관한 것으로, 회로 기판은 적어도 하나의 반도체 칩이 실장되는 상면과 적어도 하나의 외부단자가 접속되는 하면을 포함한다. 상기 상면은 상기 반도체 칩과 전기적으로 연결되는 상부 도전 패턴이 제공된 상부 윈도우 영역을 포함하고, 상기 하면은 상기 상부 도전 패턴과 전기적으로 연결되는 하부 도전 패턴이 제공된 하부 윈도우 영역을 포함한다. 상기 상부 도전 패턴이 갖는 면적에 대한 상기 하부 도전 패턴이 갖는 면적의 비는 최대 1.5이다.

Description

회로 기판 및 이를 구비한 반도체 패키지{CIRCUIT BOARDS AND SEMICONDUCTOR PACKAGES INCLUDING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 회로 기판 및 이를 구비한 반도체 패키지에 관한 것이다.
회로 기판(예: PCB) 상에 반도체 칩을 실장하고 몰드막으로 몰딩하므로써 반도체 패키지를 제조하는 것이 일반적이다. 플립칩 본딩 방식으로 반도체 패키지를 제조하는 경우, 솔더링으로 회로 기판과 반도체 칩 사이에 솔더볼이나 솔더범프 등을 형성하여 반도체 칩을 회로 기판에 전기적으로 연결한다. 솔더링시 열에 의해 반도체 칩과 회로 기판이 휘어질 수 있다. 이 때 반도체 칩의 휨 방향과 회로 기판의 휨 방향이 서로 다르면 반도체 칩과 회로 기판 사이의 전기적 연결이 불량해질 수 있다.
본 발명의 목적은 반도체 칩과 회로 기판 사이의 양호한 전기적 연결을 확보할 수 있는 회로 기판 및 이를 구비한 반도체 패키지를 제공함에 있다.
본 발명의 다른 목적은 휘어지는 현상을 최소화할 수 있는 회로 기판 및 이를 구비한 반도체 패키지를 제공함에 있다.
본 발명의 다른 목적은 반도체 칩의 휨 방향과 동일한 방향으로 휘어질 수 있는 회로 기판 및 이를 구비한 반도체 패키지를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 회로 기판 및 이를 구비한 반도체 패키지는 회로 기판의 상하면에 제공된 도전 패턴들의 면적비를 최적화하여 회로 기판의 휨을 최소화할 수 있는 것을 일 특징으로 한다.
본 발명에 따른 회로 기판 및 이를 구비한 반도체 패키지는 회로 기판의 휨을 최소화하므로써 반도체 칩과 회로 기판 간의 양호한 전기적 연결을 확보할 수 있는 것을 다른 특징으로 한다.
본 발명에 따른 회로 기판 및 이를 구비한 반도체 패키지는 회로 기판의 휨 방향을 반도체 칩의 휨 방향에 일치시킬 수 있는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 회로 기판은: 적어도 하나의 반도체 칩이 실장되는 상면과 외부단자들이 접속되는 하면을 포함할 수 있다. 상기 상면은 상기 반도체 칩과 전기적으로 연결되는 상부 도전 패턴이 제공된 상부 윈도우 영역을 포함하고, 상기 하면은 상기 상부 도전 패턴과 전기적으로 연결되는 하부 도전 패턴이 제공된 하부 윈도우 영역을 포함할 수 있다. 상기 상부 도전 패턴이 갖는 면적에 대한 상기 하부 도전 패턴이 갖는 면적의 비는 최대 1.5일 수 있다.
일 실시예의 회로 기판에 있어서, 상기 상부 도전 패턴은 상기 반도체 칩과 전기적으로 연결되는 복수개의 본딩 패드들을 포함할 수 있고, 그리고 상기 하부 도전 패턴은 상기 본딩 패드들 중 적어도 어느 하나와 전기적으로 연결된 파워 혹은 접지 패턴을 포함할 수 있다.
일 실시예의 회로 기판에 있어서, 상기 상부 윈도우 영역은 상기 상면의 적어도 일부를 차지할 수 있고, 그리고 상기 하부 윈도우 영역은 상기 하면의 적어도 일부를 차지할 수 있다.
일 실시예의 회로 기판에 있어서, 상기 하부 윈도우 영역이 차지하는 상기 하면의 적어도 일부는 상기 상부 윈도우 영역이 차지하는 상기 상면의 적어도 일부와 중첩될 수 있다.
일 실시예의 회로 기판에 있어서, 상기 하면은 상기 외부단자들이 접속되는 볼 랜드들이 배열된 적어도 하나의 볼 랜드 영역을 더 포함할 수 있고, 상기 볼 랜드들 중 적어도 어느 하나는 상기 하부 도전 패턴과 전기적으로 연결될 수 있다.
일 실시예의 회로 기판에 있어서, 상기 하면은, 상기 외부단자들이 접속되는 볼 랜드들을 포함하는 그리고 상기 하면의 양측 가장자리에 제공된 복수개의 볼 랜드 영역들을 더 포함할 수 있고, 상기 하부 윈도우 영역은 상기 볼 랜드 영역들 사이의 상기 하면의 센터에 제공될 수 있다.
일 실시예의 회로 기판에 있어서, 상기 상부 윈도우 영역은 상기 하면의 센터와 중첩되는 상기 상면의 센터에 제공될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지는: 상면과 그 반대면인 하면을 갖는 회로 기판; 상기 회로 기판의 상면 상에 실장된 반도체 칩; 및 상기 회로 기판과 상기 반도체 칩을 전기적으로 연결하는 복수개의 연결단자들을 포함할 수 있다. 상기 회로 기판은: 상기 반도체 칩과 전기적으로 연결되는 상부 도전 패턴을 포함하는 그리고 상기 상면의 적어도 일부를 차지하는 상부 윈도우 영역; 및 상기 상부 도전 패턴과 전기적으로 연결되는 하부 도전 패턴을 포함하는 그리고 상기 하면의 적어도 일부를 차지하는 하부 윈도우 영역을 포함할 수 있다. 상기 상부 도전 패턴에 대한 상기 하부 도전 패턴의 면적비는 최대 1.5일 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 상부 도전 패턴은 상기 연결단자들과 접속되는 복수개의 본딩 패드들을 포함할 수 있고, 상기 하부 도전 패턴은 상기 본딩 패드들 중 적어도 하나와 전기적으로 연결된 전기적 패턴을 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 본딩 패드들은 상기 회로 기판의 상면의 센터에 제공될 수 있고, 상기 전기적 패턴은 상기 회로 기판의 하면의 센터에 제공될 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 회로 기판은 상기 하면의 양측 가장자리에 제공되어 상기 하부 윈도우 영역을 사이에 두고 이격된 복수개의 볼 랜드 영역들을 더 포함할 수 있고, 상기 볼 랜드 영역들 각각은 외부단자들이 접속되는 복수개의 볼 랜드들을 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 전기적 패턴은 상기 볼 랜드 영역들 중 적어도 어느 하나에 포함된 적어도 하나의 볼 랜드와 전기적으로 연결된 파워 혹은 접지 패턴을 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 상부 윈도우 영역은 상기 하부 윈도우 영역과 중첩될 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 반도체 칩은 상기 회로 기판의 상면을 바라보는 제1 면과 상기 제1 면에 반대되는 제2 면을 포함할 수 있고, 상기 연결단자들은 상기 반도체 칩의 제1 면과 상기 회로 기판의 상면 사이에 제공될 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 연결단자들은 상기 상부 윈도우 영역과 중첩되는 위치에 제공될 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 면적비는 0.5 내지 1.5 혹은 1 내지 1.4일 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 반도체 칩은 상기 회로 기판의 상면으로부터 멀어지는 방향을 따라 휘어질 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 회로 기판은 상기 반도체 칩의 휘어진 방향과 반대되는 방향을 따라 휘어질 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 회로 기판과 상기 반도체 칩 사이의 갭은 상기 회로 기판의 가장자리로부터 상기 회로 기판의 센터로 갈수록 커질 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 회로 기판은 상기 반도체 칩의 휘어진 방향과 동일한 방향을 따라 휘어질 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 회로 기판과 상기 반도체 칩 사이의 갭은 상기 회로 기판의 상면을 따라 일정할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 회로 기판의 상면 상에 제공되어 상기 반도체 칩을 감싸는 몰드막을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 패키지는: 본딩 패드들이 제공된 상면과 상기 본딩 패드들 중 적어도 어느 하나와 전기적으로 연결된 도전 패턴이 제공된 하면을 갖는 회로 기판; 상기 회로 기판의 상면 상에 실장된 반도체 칩; 및 상기 본딩 패드들에 접속되어 상기 반도체 칩을 상기 회로 기판에 전기적으로 연결하는 연결단자들을 포함할 수 있다. 상기 본딩 패드들에 대한 상기 도전 패턴의 면적비는 최대 1.5일 수 있다.
다른 실시예의 반도체 패키지에 있어서, 상기 회로 기판은 상기 상면의 적어도 일부를 차지하는 상부 윈도우 영역을 포함할 수 있고, 상기 본딩 패드들은 상기 상부 윈도우 영역 내에 배치될 수 있다.
다른 실시예의 반도체 패키지에 있어서, 상기 회로 기판은 상기 하면의 적어도 일부를 차지하는 하부 윈도우 영역을 포함할 수 있고, 상기 도전 패턴은 상기 하부 윈도우 영역 내에 배치될 수 있다.
다른 실시예의 반도체 패키지에 있어서, 상기 반도체 칩과 상기 회로 기판은 서로 다른 방향으로 휘어질 수 있다.
다른 실시예의 반도체 패키지에 있어서, 상기 반도체 칩은 상기 회로 기판으로부터 멀어지는 방향으로 휘어질 수 있고, 상기 회로 기판은 상기 반도체 칩으로부터 멀어지는 방향으로 휘어질 수 있다.
다른 실시예의 반도체 패키지에 있어서, 상기 반도체 칩과 상기 회로 기판 사이의 갭은 상기 회로 기판의 가장자리에 인접할수록 작아질 수 있고 상기 회로 기판의 센터에 인접할수록 커질 수 있다.
다른 실시예의 반도체 패키지에 있어서, 상기 반도체 칩과 상기 회로 기판은 동일한 방향으로 휘어질 수 있다.
다른 실시예의 반도체 패키지에 있어서, 상기 반도체 칩은 상기 회로 기판으로부터 멀어지는 방향으로 휘어질 수 있고, 상기 회로 기판은 상기 반도체 칩에 가까워지는 방향으로 휘어질 수 있다.
다른 실시예의 반도체 패키지에 있어서, 상기 반도체 칩과 상기 회로 기판 사이의 갭은 상기 회로 기판의 상면을 따라 일정할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 반도체 패키지는: 상면과 그 반대면인 하면을 갖는 회로 기판; 상기 회로 기판의 상면 상에 실장된 반도체 칩; 및 상기 회로 기판과 상기 반도체 칩을 전기적으로 연결하는 복수개의 연결단자들을 포함할 수 있다. 상기 회로 기판은: 상기 반도체 칩과 전기적으로 연결되는 상부 도전 패턴을 포함하는 그리고 상기 상면의 센터를 차지하는 상부 윈도우 영역; 상기 상부 윈도우 영역과 중첩되어 상기 하면의 센터를 차지하는 하부 윈도우 영역; 및 상기 하면의 센터를 제외한 다른 일부를 차지하며 외부단자들이 접속되는 볼 랜드들을 각각 포함하는 볼 랜드 영역들을 포함할 수 있다. 상기 하부 윈도우 영역은 전도성 패턴을 포함하지 않을 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 볼 랜드 영역들은 상기 하부 윈도우 영역을 사이에 두고 이격될 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 상부 윈도우 영역이 상기 회로 기판의 상면에서 차지하는 면적은 상기 하부 윈도우 영역이 상기 회로 기판의 하면에서 차지하는 면적과 동일할 수 있다.
또 다른 실시예의 반도체 패키지에 있어서, 상기 상부 윈도우 영역은 상기 하부 윈도우 영역과 동일한 형태를 포함할 수 있다.
본 발명에 의하면, 회로 기판의 휨을 최소화하거나 회로 기판의 휨 방향을 반도체 칩의 휨 방향에 일치시켜 반도체 칩과의 양호한 전기적 연결을 확보할 수 있고 이에 따라 반도체 패키지의 전기적 신뢰성을 높일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 패키지 기판을 도시한 단면도이다.
도 2b는 도 2a의 패키지 기판의 상면을 나타내는 평면도이다.
도 2c는 도 2a의 패키지 기판의 하면을 각각 나타내는 평면도이다.
도 2d는 도 2c의 변형예를 도시한 평면도이다.
도 2e는 도 2c의 다른 변형예를 도시한 평면도이다.
도 3a 내지 3e는 도 3a의 변형예들을 도시한 평면도들이다.
도 4a 내지 4d는 본 발명의 일 실시예에 따른 반도체 패키지의 휨 현상을 보여주는 단면도들이다.
도 5a는 본 발명의 다른 실시예에 따른 반도체 패키지의 휨 현상을 보여주는 단면도이다.
도 5b는 도 5a의 반도체 패키지에 있어서 패키지 기판의 하면을 도시한 평면도이다.
도 5c는 도 5a의 변형예를 도시한 단면도이다.
도 6a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 시스템을 도시한 블록도이다.
도 6b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 회로 기판 및 이를 구비한 반도체 패키지를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 2a는 본 발명의 일 실시예에 따른 패키지 기판을 도시한 단면도이다. 도 2b 및 2c는 도 2a의 패키지 기판의 상면 및 하면을 각각 나타내는 평면도들이다. 도 2d 및 2e는 도 2c의 변형예들을 도시한 평면도들이다. 도 3a 내지 3e는 도 3a의 변형예들을 도시한 평면도들이다.
도 1을 참조하면, 반도체 패키지(10)는 반도체 칩(200)과, 반도체 칩(200)이 실장되는 패키지 기판(100)과, 그리고 반도체 칩(200)을 몰딩하는 몰드막(300)을 포함할 수 있다. 반도체 칩(200)은 메모리 칩, 비메모리 칩, 혹은 이들의 조합일 수 있다. 패키지 기판(100)은 반도체 칩(200)이 실장되는 상면(100a)과 솔더볼과 같은 복수개의 외부단자들(150)이 부착되는 하면(100b)을 갖는 인쇄회로기판(PCB)일 수 있다. 반도체 칩(200)과 패키지 기판(100) 사이에 언더필막(310)이 더 제공될 수 있다. 도 1에는 하나의 반도체 칩(200)이 도시되어 있지만, 본 발명은 이에 한정되는 것은 아니다. 가령, 복수개의 반도체 칩들(200)이 패키지 기판(100) 상에 수직 적층되거나 혹은 옆으로 나란히 배치될 수 있다.
반도체 칩(200)은 연결단자들(250)을 통해 패키지 기판(100)과 전기적으로 연결될 수 있다. 예컨대, 반도체 칩(200)은 제1 면(200a)은 아래를 향하고 제2 면(200b)은 위를 향하는 상태로 패키지 기판(100)의 상면(100a) 상에 실장될 수 있다. 반도체 칩(200)의 제1 면(200a)과 패키지 기판(100)의 상면(100a) 사이에 제공된 솔더볼이나 솔더범프 혹은 솔더가 포함된 금속범프(예: 구리 필라범프)와 같은 복수개의 연결단자들(250)에 의해 반도체 칩(200)과 패키지 기판(100)이 전기적으로 연결될 수 있다.
제1 면(200a)은 집적회로가 배치된 활성면이고, 제2 면(200b)은 비활성면일 수 있다. 다른 예로, 제1 면(200a)은 비활성면이고, 제2 면(200b)은 활성면일 수 있다. 제1 면(200b)이 비활성면인 경우 반도체 칩(200)은 연결단자들(250)과 전기적으로 연결되는 도 4d에서 후술한 관통전극들(450)을 더 포함할 수 있다.
패키지 기판(100)의 상면(100a)은 도 2b에 도시된 것처럼 연결단자들(250)과 전기적으로 연결되는 본딩 패드들(115)이 배치된 상부 윈도우 영역(110)을 포함할 수 있다. 패키지 기판(100)의 하면(100b)은 도 2c에 도시된 바와 같이 외부단자들(150)이 전기적으로 연결되는 볼 랜드들(135)이 배치된 복수개의 이격된 볼 랜드 영역들(180)과 볼 랜드 영역들(180) 사이에 제공된 하부 윈도우 영역(160)을 포함할 수 있다.
도 1에 도시된 패키지 기판(100)의 상면(100a) 위의 구조는 도 2b의 상부 윈도우 영역(110)을 제1 방향(D1)을 따라 절개한 단면을 나타낼 수 있고, 패키지 기판(100)의 하면(100b) 아래의 구조는 도 2c의 어느 하나의 볼 랜드 영역(180)을 제1 방향(D1)을 따라 절개한 단면을 나타낼 수 있다.
이하에서 패키지 기판(100)을 도 2a 내지 2d를 참조하여 상세히 후술한다. 도 2a는 도 2b 혹은 도 2c에 도시된 패키지 기판(100)을 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 절개한 단면도이다. 제1 방향(D1)과 제2 방향(D2)은 직교할 수 있다.
도 1 및 2a를 참조하면, 패키지 기판(100)은 코어(101)의 상면에 제공된 본딩 패드들(115)과 상부 전기적 패턴들(117)을 포함하는 상부 도전 패턴(191), 코어(101)의 하면에 제공된 볼 랜드들(135)과 하부 전기적 패턴(165)을 포함하는 하부 도전 패턴(193), 코어(101)의 상면을 덮으며 본딩 패드들(115)을 개방하는 상부 솔더 레지스트막(103), 그리고 코어(101)의 하면을 덮으며 볼 랜드들(135)을 개방하는 하부 솔더 레지스트막(105)을 포함할 수 있다. 상부 솔더 레지스트막(103)은 상부 전기적 패턴들(117)을 덮거나 혹은 개방할 수 있다. 하부 솔더 레지스트막(105)은 하부 전기적 패턴(165)을 덮거나 혹은 개방할 수 있다.
상부 도전 패턴(191)은 본딩 패드들(115) 및 상부 전기적 패턴들(117) 중 적어도 어느 하나와 연결된 복수개의 상부 금속 배선들을 더 포함할 수 있다. 하부 도전 패턴(193)은 볼 랜드들(135)과 하부 전기적 패턴(165) 중 적어도 어느 하나와 연결된 복수개의 하부 금속 배선들을 더 포함할 수 있다. 상부 도전 패턴(191)과 하부 도전 패턴(193)은 동일하거나 유사한 금속(예: 구리, 알루미늄)으로 구성될 수 있고, 이에 따라 서로 동일하거나 유사한 열팽창률을 가질 수 있다. 상부 도전 패턴(191) 중 적어도 본딩 패드들(115)과 하부 도전 패턴(193) 중 적어도 하부 전기적 패턴(165)은 동일하거나 유사한 두께를 가질 수 있다. 편의상 상부 금속 배선들과 하부 금속 배선들에 대해서는 도시와 설명을 생략한다.
상부 전기적 패턴(117)은 본딩 패드(115)와 전기적으로 연결되거나 혹은 패키지 기판(100)에 제공되는 다른 전기적 부품(예: 커패시터, 저항기, 인덕터)과 전기적으로 연결되어 가령 전기적 신호의 전달 경로로 이용되는 패턴일 수 있다. 하부 전기적 패턴(165)은 코어(101)를 관통하는 비아(145)를 통해 본딩 패드들(115) 중 적어도 어느 하나와 전기적으로 연결되어 가령 파워 신호(혹은 접지 신호)의 전달 경로로 이용되는 파워 패턴(혹은 접지 패턴)일 수 있다. 하부 전기적 패턴(165)은 반도체 패키지(10)를 테스트하는데 활용될 수 있다. 예컨대, 하부 전기적 패턴(165)에 전기적 테스트(Electrical Die Sort) 장치가 접촉되어 반도체 패키지(10)의 전기적 테스트가 진행될 수 있다.
도 2a 및 2b를 참조하면, 상부 윈도우 영역(110)에서 반도체 칩(200)과 본딩 패드들(115)이 접속되어 반도체 칩(200)과 패키지 기판(100)이 전기적으로 연결될 수 있다. 상부 윈도우 영역(110)의 크기 및 위치는 반도체 칩(100)의 본딩 패드들(115)의 배열에 의존할 수 있다. 일례로, 본딩 패드들(115)이 제1 방향(D1)을 따라 반도체 칩(100)의 센터에 배열된 경우 상부 윈도우 영역(110)은 패키지 기판(100)의 상면(100a)의 센터에 제공될 수 있고 제1 방향(D1)을 따라 연장된 직사각형 모습을 가질 수 있다. 상부 윈도우 영역(110)은 패키지 기판(100)의 상면(100a)의 적어도 일부를 차지할 수 있다. 가령 상부 윈도우 영역(110)은 패키지 기판(100)의 상면(100a)의 면적의 약 15% 내지 20%에 해당하는 면적을 차지할 수 있다.
상부 윈도우 영역(110)의 크기 및 모습은 이에 한정되는 것이 아니고 다양하게 변형될 수 있다. 일례로, 도 3a에 도시된 바와 같이 복수개의 직사각형 모습을 갖는 상부 윈도우 영역들(110)이 패키지 기판(100)의 상면(100a)의 양측 가장자리에 제공되거나, 도 3b에서처럼 정사각형 혹은 직사각형 모습의 상부 윈도우 영역(110)이 패키지 기판(100)의 상면(100a)의 센터에 제공되거나, 또는 도 3c에서 보는 것처럼 패키지 기판(110)의 상면(100a)과 동일하거나 유사한 크기와 모습을 가진 상부 윈도우 영역(110)이 제공될 수 있다. 다른 예로, 상부 윈도우 영역(110)은 도 3d에서처럼 고리 모양을 갖거나 혹은 도 3e에서처럼 십자가 모습을 가질 수 있다.
도 2a 및 2c를 참조하면, 하부 윈도우 영역(160)은 상부 윈도우 영역(110)과 중첩될 수 있다. 상부 윈도우 영역(110)이 패키지 기판(100)의 상면(100a)의 센터에 제공된 경우 하부 윈도우 영역(160)은 패키지 기판(100)의 하면(100b)의 센터에 제공될 수 있다. 일례로, 상부 윈도우 영역(110)은 패키지 기판(100)의 상면(100a)의 적어도 일부를 차지하는 경우, 하부 윈도우 영역(160)은 패키지 기판(100)의 하면(100b)의 적어도 일부를 차지할 수 있다. 하부 윈도우 영역(160)은 상부 윈도우 영역(110)의 모습과 동일하거나 유사하게 제1 방향(D1)을 따라 연장된 직사각형의 모습을 가질 수 있다.
패키지 기판(100)의 하면(100b)에 하부 윈도우 영역(160)을 사이에 두고 복수개의 볼 랜드 영역들(180)이 이격되어 제공될 수 있다. 하부 윈도우 영역(160)은 패키지 기판(100)의 하면(100b)의 면적의 적어도 일부, 가령 약 15% 내지 20%에 해당하는 면적을 차지할 수 있다. 하부 윈도우 영역(160)에 제공된 하부 전기적 패턴(165)은 제1 방향(D1)으로 연장된 사다리 모양을 가질 수 있다. 다른 예로, 하부 전기적 패턴(165)은 도 2d에 도시된 것처럼 메쉬(mesh) 형태를 가질 수 있다. 하부 전기적 패턴(165)의 모습은 사다리나 메쉬 형태에 한정되는 것이 아니라 다양하게 변형될 수 있다.
하부 전기적 패턴(165)은 어느 하나의 볼 랜드 영역(180)에 속한 적어도 하나의 볼 랜드(135)와 전기적으로 연결될 수 있다. 다른 예로, 하부 전기적 패턴(165)은 어느 하나의 볼 랜드 영역(180)에 속한 적어도 하나의 볼 랜드(135)와 다른 하나의 볼 랜드 영역(180)에 속한 적어도 하나의 볼 랜드(135)와 전기적으로 연결될 수 있다. 이에 따라 볼 랜드(135)에 접속된 외부단자(150)를 통해 제공된 신호(예: 파워 신호)가 하부 전기적 패턴(165)을 경유하여 본딩 패드(115)에 접속된 연결단자(250)로 제공되어 반도체 칩(200)이 동작할 수 있다.
하부 윈도우 영역(160)의 위치나 모습은 도 3a 내지 3e에 도시된 것처럼 다양하게 변형될 수 있다. 예컨대, 하부 원도우 영역(160)은 도 3a에서처럼 패키지 기판(100)의 하면(100b)의 양측 가장자리에 각각 제공된 직사각형 모습을 가지거나, 도 3b에서처럼 패키지 기판(100)의 하면(100b)의 센터에 제공된 정사각형 혹은 직사각형 모습을 가질 수 있다. 혹은, 하부 윈도우 영역(160)은 도 3c에서처럼 패키지 기판(100)의 하면(100b)과 동일하거나 유사한 모습과 크기를 가질 수 있고, 볼 랜드들(135)은 하부 윈도우 영역(160) 내에 분포될 수 있다. 또 다른 예로, 하부 윈도우 영역(160)은 도 3d에서처럼 고리 모양을 갖거나 혹은 도 3e에서처럼 십자가 모습을 가질 수 있다.
하부 윈도우 영역(160)은 도 2a에 도시된 것처럼 상부 윈도우 영역(110)과 반드시 중첩되는 것은 아니다. 예컨대, 상부 윈도우 영역(110)은 도 3a에서처럼 패키지 기판(100)의 상면(100a)의 양측 가장자리 각각에 제공될 수 있고, 하부 윈도우 영역(160)은 도 2b에서처럼 패키지 기판(100)의 하면(100b)의 센터에 제공될 수 있다.
도 2a, 2b 및 2c를 참조하면, 패키지 기판(100)의 상면(100a) 상에 반도체 칩(200)이 실장되고 리플로우 공정으로 연결단자들(250)이 형성될 때, 리플로우 공정에 필요한 열로 인해 본딩 패드들(115)과 하부 전기적 패턴(165)이 팽창하여 패키지 기판(100)이 휘어질 수 있다. 상기 패키지 기판(100)의 휨과 아울러 반도체 칩(200)도 휘어질 수 있다.
만일, 반도체 칩(200)과 패키지 기판(100)이 서로 다른 방향으로 휘어지는 경우, 반도체 칩(200)과 패키지 기판(100) 사이의 간격이 커져 연결단자(250)는 반도체 칩(200)과 패키지 기판(100) 중 적어도 어느 하나와 전기적으로 연결되지 않을 수 있다. 그러나 본 실시예에 따르면, 하부 전기적 패턴(165)이 하부 윈도우 영역(160)에서 차지하는 면적을 최적화하므로써 패키지 기판(100)의 휨을 최소화하거나 혹은 패키지 기판(100)의 휨 방향을 반도체 칩(200)의 휨 방향과 일치시킬 수 있다.
일례에 따르면, 본딩 패드들(115)의 면적이 100(수치화된 값)이면 하부 전기적 패턴(165)의 면적은 최대 약 150(수치화된 값)일 수 있다. 즉, 본딩 패드들(115)의 면적(A)에 대한 하부 전기적 패턴(165)의 면적(B)의 비(B/A)는 최대 약 1.5일 수 있다. 본 실시예에 따르면, 면적비(B/A)는 본 발명을 이에 한정하려는 의도는 전혀 아닌 단지 일례로서 약 0.5~1.5, 혹은 약 1~1.4일 수 있다. 다른 예로, 도 2e에 도시된 것처럼 하부 전기적 패턴(165)이 제공되지 않을 수 있고, 이에 따라 면적비(B/A)는 0일 수 있다.
본딩 패드들(115)은 상부 윈도우 영역(110)의 면적의 약 30% 혹은 그 이상을 차지하고 하부 전기적 패턴(165)은 하부 윈도우 영역(180)의 면적의 약 45% 혹은 그 이하를 차지할 수 있다. 다시 말해, 본딩 패드들(115)은 패키지 기판(100)의 상면(100a)의 면적의 약 4.5% 내지 6% 혹은 그 이상에 해당하는 면적을 차지할 수 있고, 하부 전기적 패턴(165)은 패키지 기판(100)의 하면(100b)의 면적의 약 6.75% 내지 9% 혹은 그 이하에 해당하는 면적을 차지할 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니고, 반도체 칩(200)에서 연결단자들(250)이 차지하는 영역의 크기나 반도체 패키지(10)의 크기 등에 의해 본딩 패드들(115) 및 하부 전기적 패턴(165)의 면적들이 다양하게 변경될 수 있다. 상부 윈도우 영역(110)과 하부 윈도우 영역(160)이 동일한 면적을 가질 수 있다. 하부 전기적 패턴(165)은 도 2d에서처럼 약 400μm 이상의 피치를 갖는 메쉬 형태일 수 있다.
이처럼 하부 전기적 패턴(165)이 본딩 패드들(115)에 비해 작은 면적을 가지거나, 혹은 하부 전기적 패턴(165)의 면적(B)이 본딩 패드들(115)의 면적(A)에 비해 크더라도 면적비(B/A)가 1.5 이하이면 이하에서 후술한 바와 같이 반도체 칩(200)과 패키지 기판(100) 간의 양호한 전기적 연결을 확보할 수 있다.
도 4a 내지 4d는 본 발명의 일 실시예에 따른 반도체 패키지의 휨 현상을 보여주는 단면도들이다.
도 4a를 참조하면, 리플로우 공정으로 도 1에서 전술한 바와 같이 패키지 기판(100) 상에 반도체 칩(200)을 실장하여 반도체 패키지(10)를 제조할 수 있다. 상기 리플로우 공정시 열의 제공에 의해 반도체 칩(200)과 패키지 기판(100)이 팽창하거나 수축하여 어느 한 방향으로 휘어질 수 있다.
반도체 칩(200)의 휨(warpage)은 집적회로를 구성하는 금속 배선들 및 절연막들의 팽창이나 수축에 의해 주로 지배될 수 있다. 예컨대, 반도체 칩(200)은 열에 의해 집적회로가 배치된 제1 면(200a)이 제2 면(200b)에 비해 상대적으로 수축하여, 제1 면(200a)으로부터 제2 면(200b)을 향하는 상측 방향(A)으로 휘어질 수 있다.
패키지 기판(100)의 휨(warpage)은 상면(100a)에서는 도 2b의 본딩 패드들(115)의 팽창에 의해 영향받을 수 있고 하면(100b)에서는 도 2c의 하부 전기적 패턴(165)의 팽창에 의해 영향받을 수 있다. 일례로, 본딩 패드들(115)에 대한 하부 전기적 패턴(165)의 면적비(B/A)가 1.5 혹은 이에 근접한 경우 패키지 기판(100)의 하면(100b)의 팽창이 상면(100a)의 팽창에 비해 클 수 있다. 이에 따라 패키지 기판(100)은 반도체 칩(200)과 반대로 하측 방향(B)으로 휘어질 수 있다.
본딩 패드들(115)에 대한 하부 전기적 패턴(165)의 면적비(B/A)가 1.5 이하이면, 하부 전기적 패턴(165)의 팽창으로 인한 패키지 기판(100)의 하측 방향(B)으로의 휨이 반도체 칩(200)과 패키지 기판(100) 사이의 갭(G)이 연결단자들(250)의 접속 불량을 일으킬 수 있을 정도로 크지 않을 수 있다. 다시 말해, 본딩 패드들(115)에 대한 하부 전기적 패턴(165)의 면적비(B/A)가 1.5 이하이면 반도체 칩(200)과 패키지 기판(100)이 서로 다른 방향으로 휘어지더라도 반도체 칩(200)과 패키지 기판(100) 간의 양호한 전기적 연결을 확보할 수 있다.
반도체 칩(200)은 상측 방향(A)으로 휘어지고 패키지 기판(100)은 하측 방향(B)으로 휘어지므로, 반도체 칩(200)과 패키지 기판(100) 사이의 갭(G)은 패키지 기판(100)의 양측 가장자리에선 작고 패키지 기판(100)의 센터에선 클 수 있다. 일례에 따르면, 갭(G)은 반도체 칩(200)과 패키지 기판(100) 간의 양호한 전기적 연결을 확보할 수 있는 크기(예: 약 20μm) 내에서 변동될 수 있다.
도 4b를 참조하면, 반도체 칩(200)이 상측 방향(A)으로 휘어질 때 패키지 기판(100)은 휘어지지 않을 수 있다. 예컨대, 패키지 기판(100)은 유리섬유와 같은 경한(hard) 재질의 코어(도 2a의 101)를 포함할 수 있다. 따라서, 코어(101)의 강도(strength)가 열에 의한 본딩 패드들(115) 및 하부 전기적 패턴(165)의 팽창을 상쇄시킬 수 있을 경우 패키지 기판(100)은 휘어지지 않을 수 있다. 갭(G)은 패키지 기판(100)의 양측 가장자리에선 작고 센터에선 클 수 있다.
도 4c를 참조하면, 반도체 칩(200)은 상측 방향(A)으로 휘어질 수 있고 패키지 기판(100)은 반도체 칩(200)과 동일하게 상측 방향(A)으로 휘어질 수 있다. 패키지 기판(100)과 반도체 칩(200)의 동일한 방향으로의 휨은 하부 전기적 패턴(165)이 본딩 패드들(115)에 비해 작은 면적을 갖는 경우 두드러질 수 있다. 이 경우 갭(G)의 변동은 없거나 미미할 수 있다. 본 발명을 이에 한정하는 것이 아닌 단지 일례로서, 하부 전기적 패턴(165)의 면적이 본딩 패드들(115)에 비해 작은 경우 패키지 기판(100)은 상측 방향(A)으로 휘어질 수 있다.
도 4d를 참조하면, 패키지 기판(100) 상에 복수개의 관통전극들(450)을 갖는 반도체 칩(400)이 실장될 수 있다. 반도체 칩(400)은 제1 면(400a)이 위를 향하고 제2 면(400b)이 아래를 향하는 상태로 패키지 기판(100) 상에 실장될 수 있다. 반도체 칩(400)의 제2 면(400b)과 패키지 기판(100)의 상면(100a) 사이에 관통전극들(450)과 접속되는 연결단자들(250)이 제공될 수 있다. 제1 면(400a)은 활성면일 수 있고, 제2 면(400b)은 비활성면일 수 있다. 이와 달리, 제1 면(400a)은 비활성면일 수 있고, 제2 면(400b)은 활성면일 수 있다.
반도체 칩(400)은 제2 면(400b)으로부터 제1 면(400a)을 향하는 상측 방향(A)으로 휘어질 수 있다. 패키지 기판(100)은 반도체 칩(400)과 동일하게 상측 방향(A)으로 휘어질 수 있다. 이 경우, 반도체 칩(400)과 패키지 기판(100) 사이의 갭(G)의 변동은 없거나 미미할 수 있다. 이와 다르게, 패키지 기판(100)은 도 4a에서처럼 하측 방향(B)으로 휘어지거나 혹은 도 4b에서처럼 휘어지지 않을 수 있고, 갭(G)은 패키지 기판(100)과 반도체 칩(400) 간의 양호한 전기적 연결이 확보될 수 있는 범위내에서 변동될 수 있다.
도 5a는 본 발명의 다른 실시예에 따른 반도체 패키지의 휨 현상을 보여주는 단면도이다. 도 5b는 도 5a의 반도체 패키지에 있어서 패키지 기판의 하면을 도시한 평면도이다. 도 5c는 도 5a의 변형예를 도시한 단면도이다.
도 5a를 참조하면, 반도체 칩(200)은 리플로우 공정시 제2 면(200b)으로부터 제1 면(200a)을 향하는 하측 방향(B)으로 휘어지는 경우가 있을 수 있다. 이 경우, 패키지 기판(100)을 반도체 칩(200)의 휩 방향(B)과 동일한 하측 방향(B)으로 휘어지게 유도할 수 있다. 일례로, 패키지 기판(100)의 하면(100b) 상에 제공된 하부 전기적 패턴(165)은 도 5b에 도시된 것처럼 약 400μm 이하, 가령 300μm 혹은 250μm의 피치를 갖는 조밀한 메쉬 형태를 가질 수 있다. 패키지 기판(100)의 상면(100a)은 도 2b에 도시된 바와 동일하거나 유사한 구조를 가질 수 있다. 제1 면(200a)은 활성면일 수 있고, 제2 면(200b)은 비활성면일 수 있다. 이와 달리, 제1 면(200a)은 비활성면일 수 있고, 제2 면(200b)은 활성면일 수 있다.
본 실시예에 따르면, 본딩 패드들(115)의 면적(B)에 대한 하부 전기적 패턴(165)의 면적(A)의 비, 즉 면적비(B/A)는 1.5보다 클 수 있다. 이처럼 면적비(B/A)가 최소 1.5이면 패키지 기판(100)은 반도체 칩(200)의 휨 방향(B)과 동일하게 하측 방향(B)으로 휘어질 수 있다. 이에 따라 갭(G)의 변동은 없거나 미미할 수 있고, 반도체 칩(200)과 패키지 기판(100) 간의 양호한 전기적 연결이 확보될 수 있다.
패키지 기판(100)은 도 4c에서처럼 상측 방향(A)으로 휘어지거나 혹은 도 4b에서처럼 휘어지지 않을 수 있고,
도 5c를 참조하면, 패키지 기판(100) 상에 복수개의 관통전극들(450)을 갖는 반도체 칩(400)이 실장될 수 있다. 반도체 칩(400)은 제1 면(400a)으로부터 제2 면(400b)을 향하는 하측 방향(B)으로 휘어질 수 있다. 제1 면(400a)은 활성면일 수 있고, 제2 면(400b)은 비활성면일 수 있다. 이와 달리, 제1 면(400a)은 비활성면일 수 있고, 제2 면(400b)은 활성면일 수 있다.
패키지 기판(100)의 상면(100a)은 도 2b에 도시된 바와 동일하거나 유사한 구조를 가질 수 있고, 하면(100b)은 도 5b에 도시된 바와 동일하거나 유사한 구조를 가질 수 있다. 이 경우, 패키지 기판(100)은 반도체 칩(400)과 동일하게 하측 방향(B)으로 휘어질 수 있다. 다른 예로, 패키지 기판(100)은 도 4c에서처럼 상측 방향(A)으로 휘어지거나 혹은 도 4b에서처럼 휘어지지 않을 수 있고, 갭(G)은 패키지 기판(100)과 반도체 칩(400) 간의 양호한 전기적 연결이 확보될 수 있는 범위내에서 변동될 수 있다.
도 6a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 시스템을 도시한 블록도이다. 도 6b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 6a를 참조하면, 메모리 시스템(1210)은 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 메모리 시스템(1210)은 메모리(1210), 그리고 호스트(1230)와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210), 에스램(1221), 중앙처리장치(1222)는 본 발명의 실시예에 따른 반도체 패키지를 적어도 하나 포함할 수 있다.
도 6b를 참조하면, 정보 처리 시스템(1300)은 일례로 모바일 기기나 컴퓨터 등을 포함할 수 있다. 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 6a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD(Solid State Drive), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (21)

  1. 적어도 하나의 반도체 칩이 실장되는 상면과 외부단자들이 접속되는 하면을 포함하는 회로 기판에 있어서,
    상기 상면은 상기 반도체 칩과 전기적으로 연결되는 상부 도전 패턴이 제공된 상부 윈도우 영역을 포함하고,
    상기 하면은 상기 상부 도전 패턴과 전기적으로 연결되는 하부 도전 패턴이 제공된 하부 윈도우 영역을 포함하고,
    상기 하부 윈도우 영역은 상기 상부 윈도우 영역과 중첩되되, 상기 하부 윈도우 영역은 상기 하부 윈도우 영역과 동일한 크기를 갖고,
    상기 하부 도전 패턴 상에는 상기 외부 단자들이 제공되지 않고,
    상기 상부 도전 패턴이 갖는 면적에 대한 상기 하부 도전 패턴이 갖는 면적의 비는 최대 1.5인 회로 기판.
  2. 제1항에 있어서,
    상기 상부 도전 패턴은 상기 반도체 칩과 전기적으로 연결되는 복수개의 본딩 패드들을 포함하고, 그리고
    상기 하부 도전 패턴은 상기 본딩 패드들 중 적어도 어느 하나와 전기적으로 연결된 파워 혹은 접지 패턴을 포함하는 회로 기판.
  3. 제1항에 있어서,
    상기 상부 윈도우 영역은 상기 상면의 적어도 일부를 차지하고, 그리고
    상기 하부 윈도우 영역은 상기 하면의 적어도 일부를 차지하는 회로 기판.
  4. 제3항에 있어서,
    상기 하부 윈도우 영역이 차지하는 상기 하면의 적어도 일부는 상기 상부 윈도우 영역이 차지하는 상기 상면의 적어도 일부와 중첩되는 회로 기판.
  5. 제1항에 있어서,
    상기 하면은 상기 외부단자들이 접속되는 볼 랜드들이 배열된 적어도 하나의 볼 랜드 영역을 더 포함하고,
    상기 볼 랜드들 중 적어도 어느 하나는 상기 하부 도전 패턴과 전기적으로 연결된 회로 기판.
  6. 제1항에 있어서,
    상기 하면은, 상기 외부단자들이 접속되는 볼 랜드들을 포함하는 그리고 상기 하면의 양측 가장자리에 제공된 복수개의 볼 랜드 영역들을 더 포함하고,
    상기 하부 윈도우 영역은 상기 볼 랜드 영역들 사이의 상기 하면의 센터에 제공된 회로 기판.
  7. 제6항에 있어서,
    상기 상부 윈도우 영역은 상기 하면의 센터와 중첩되는 상기 상면의 센터에 제공된 회로 기판.
  8. 상면과 그 반대면인 하면을 갖는 회로 기판;
    상기 회로 기판의 상면 상에 실장된 반도체 칩; 및
    상기 회로 기판과 상기 반도체 칩을 전기적으로 연결하는 복수개의 연결단자들을 포함하고,
    상기 회로 기판은:
    상기 반도체 칩과 전기적으로 연결되는 상부 도전 패턴을 포함하는 그리고 상기 상면의 적어도 일부를 차지하는 상부 윈도우 영역, 상기 상부 도전 패턴은 상기 연결단자들과 접속되는 복수개의 본딩 패드들을 포함하고; 및
    상기 본딩 패드들 중 적어도 하나와 전기적으로 연결되는 하부 도전 패턴을 포함하는 그리고 상기 하면의 적어도 일부를 차지하는 하부 윈도우 영역을 포함하고,
    상기 하부 도전 패턴은 사다리 모양 또는 메쉬 형태를 갖고,
    상기 하부 도전 패턴 상에는 외부단자들이 제공되지 않고,
    상기 상부 도전 패턴에 대한 상기 하부 도전 패턴의 면적비는 최대 1.5인 반도체 패키지.
  9. 삭제
  10. 제8항에 있어서,
    상기 본딩 패드들은 상기 회로 기판의 상면의 센터에 제공되고,
    상기 하부 도전 패턴은 상기 본딩 패드들 중 적어도 하나와 전기적으로 연결된 전기적 패턴을 포함하고, 그리고
    상기 전기적 패턴은 상기 회로 기판의 하면의 센터에 제공되는 반도체 패키지.
  11. 제10항에 있어서,
    상기 회로 기판은 상기 하면의 양측 가장자리에 제공되어 상기 하부 윈도우 영역을 사이에 두고 이격된 복수개의 볼 랜드 영역들을 더 포함하고,
    상기 볼 랜드 영역들 각각은 상기 외부단자들이 접속되는 복수개의 볼 랜드들을 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 전기적 패턴은 상기 볼 랜드 영역들 중 적어도 어느 하나에 포함된 적어도 하나의 볼 랜드와 전기적으로 연결된 파워 혹은 접지 패턴을 포함하는 반도체 패키지.
  13. 제8항에 있어서,
    상기 상부 윈도우 영역은 상기 하부 윈도우 영역과 중첩되는 반도체 패키지.
  14. 제8항에 있어서,
    상기 반도체 칩은 상기 회로 기판의 상면을 바라보는 제1 면과 상기 제1 면에 반대되는 제2 면을 포함하고,
    상기 연결단자들은 상기 반도체 칩의 제1 면과 상기 회로 기판의 상면 사이에 제공된 반도체 패키지.
  15. 제14항에 있어서,
    상기 연결단자들은 상기 상부 윈도우 영역과 중첩되는 위치에 제공된 반도체 패키지.
  16. 제8항에 있어서,
    상기 반도체 칩은 상기 회로 기판의 상면으로부터 멀어지는 방향을 따라 휘어진 반도체 패키지.
  17. 제16항에 있어서,
    상기 회로 기판은 상기 반도체 칩의 휘어진 방향과 반대되는 방향을 따라 휘어진 반도체 패키지.
  18. 제16항에 있어서,
    상기 회로 기판과 상기 반도체 칩 사이의 갭은 상기 회로 기판의 가장자리로부터 상기 회로 기판의 센터로 갈수록 커지는 반도체 패키지.
  19. 제16항에 있어서,
    상기 회로 기판은 상기 반도체 칩의 휘어진 방향과 동일한 방향을 따라 휘어진 반도체 패키지.
  20. 제19항에 있어서,
    상기 회로 기판과 상기 반도체 칩 사이의 갭은 상기 회로 기판의 상면을 따라 일정한 반도체 패키지.
  21. 제1항에 있어서,
    상기 하부 도전 패턴은 사다리 모양 또는 메쉬 형태를 갖는 회로 기판.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102491069B1 (ko) * 2015-12-03 2023-01-26 삼성전자주식회사 반도체 소자
DE102016114145A1 (de) * 2016-08-01 2018-02-01 Endress+Hauser Flowtec Ag Testsystem zur Überprüfung von elektrischen Verbindungen von elektronischen Bauteilen mit einer Leiterplatte
US11304290B2 (en) * 2017-04-07 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods
KR102366970B1 (ko) 2017-05-16 2022-02-24 삼성전자주식회사 반도체 패키지
US11646288B2 (en) * 2017-09-29 2023-05-09 Intel Corporation Integrating and accessing passive components in wafer-level packages
KR102437245B1 (ko) * 2017-10-24 2022-08-30 삼성전자주식회사 인쇄회로기판 및 그를 포함하는 반도체 패키지
WO2023153240A1 (ja) * 2022-02-09 2023-08-17 株式会社村田製作所 複合部品

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015065468A (ja) 2014-12-05 2015-04-09 株式会社フジクラ 部品実装フレキシブルプリント基板

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5352926A (en) * 1993-01-04 1994-10-04 Motorola, Inc. Flip chip package and method of making
KR20010019763A (ko) 1999-08-30 2001-03-15 윤종용 인쇄회로기판
US6580159B1 (en) * 1999-11-05 2003-06-17 Amkor Technology, Inc. Integrated circuit device packages and substrates for making the packages
JP2001168503A (ja) 1999-12-14 2001-06-22 Matsushita Electric Ind Co Ltd プリント配線板
JP3870704B2 (ja) * 2001-03-14 2007-01-24 松下電器産業株式会社 半導体装置
JP2002343818A (ja) 2001-05-14 2002-11-29 Shinko Electric Ind Co Ltd Ｂｇａ型配線基板及びその製造方法並びに半導体装置の製造方法
US6657296B2 (en) * 2001-09-25 2003-12-02 Siliconware Precision Industries Co., Ltd. Semicondctor package
US7190056B2 (en) * 2004-03-31 2007-03-13 Nokia Corporation Thermally enhanced component interposer: finger and net structures
JP2005327805A (ja) * 2004-05-12 2005-11-24 Renesas Technology Corp 半導体装置およびその製造方法
JP4579617B2 (ja) 2004-08-11 2010-11-10 富士通株式会社 基板変形予測装置、基板変形予測方法および基板変形予測プログラム
JP4828164B2 (ja) * 2005-06-06 2011-11-30 ローム株式会社 インタポーザおよび半導体装置
KR20080014004A (ko) * 2005-06-06 2008-02-13 로무 가부시키가이샤 인터포저 및 반도체 장치
JP2007328498A (ja) 2006-06-07 2007-12-20 Fujifilm Corp 基板パターン設計装置および基板パターン生成方法
JP2008091714A (ja) * 2006-10-03 2008-04-17 Rohm Co Ltd 半導体装置
US7803693B2 (en) * 2007-02-15 2010-09-28 John Trezza Bowed wafer hybridization compensation
JP4424449B2 (ja) * 2007-05-02 2010-03-03 株式会社村田製作所 部品内蔵モジュール及びその製造方法
JP5539800B2 (ja) 2010-07-07 2014-07-02 日本特殊陶業株式会社 配線基板の中間製品及び配線基板の製造方法
JP5761671B2 (ja) 2012-01-23 2015-08-12 京セラサーキットソリューションズ株式会社 多数個取り配線基板の組立体および多数個取り配線基板の組立方法
JP5808055B2 (ja) 2012-02-23 2015-11-10 京セラサーキットソリューションズ株式会社 配線基板
US9105535B2 (en) 2012-06-19 2015-08-11 International Business Machines Corporation Copper feature design for warpage control of substrates
US8927334B2 (en) 2012-09-25 2015-01-06 International Business Machines Corporation Overcoming chip warping to enhance wetting of solder bumps and flip chip attaches in a flip chip package
JP6013960B2 (ja) 2013-03-28 2016-10-25 京セラ株式会社 配線基板
US9000302B2 (en) 2013-04-17 2015-04-07 Shinko Electric Industries Co., Ltd. Wiring board
CN104377181B (zh) * 2013-08-15 2018-06-15 日月光半导体制造股份有限公司 半导体封装件及其制造方法
KR102107034B1 (ko) * 2013-11-13 2020-05-07 삼성전기주식회사 인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015065468A (ja) 2014-12-05 2015-04-09 株式会社フジクラ 部品実装フレキシブルプリント基板

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Publication number Publication date
US10002822B2 (en) 2018-06-19
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CN106298731A (zh) 2017-01-04
KR20170000895A (ko) 2017-01-04
US20160379921A1 (en) 2016-12-29
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